CN118200757A - 基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 - Google Patents
基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 Download PDFInfo
- Publication number
- CN118200757A CN118200757A CN202211610895.1A CN202211610895A CN118200757A CN 118200757 A CN118200757 A CN 118200757A CN 202211610895 A CN202211610895 A CN 202211610895A CN 118200757 A CN118200757 A CN 118200757A
- Authority
- CN
- China
- Prior art keywords
- channel
- data
- state
- module
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 136
- 230000001360 synchronised effect Effects 0.000 claims abstract description 25
- 230000009191 jumping Effects 0.000 claims description 8
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000008859 change Effects 0.000 claims description 4
- 238000013461 design Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 15
- 230000006399 behavior Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 102100034112 Alkyldihydroxyacetonephosphate synthase, peroxisomal Human genes 0.000 description 1
- 101000799143 Homo sapiens Alkyldihydroxyacetonephosphate synthase, peroxisomal Proteins 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000848 angular dependent Auger electron spectroscopy Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
Landscapes
- Communication Control (AREA)
Abstract
本发明的基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片，通过对应各数据通道以及时钟通道设置的发送端D‑PHY模块以及接收端D‑PHY模块实现了对各数据通道的传输通道数据以及时钟数据的同步发送以及同步接收。本发明为后续超高清全速率CIS芯片系统提供可行的接口方案，针对多通道下不同层做了定制化设计，提出了一种复用D‑PHY物理层控制时钟的设计结构，在对数据通道做进一步扩展的时候不用提高时钟频率匹配数据速率，并且提高带宽的同时保持相对较低的时钟频率，保持了较好的灵活性和可扩展性，为多通道下传输提供了新的解决方案。
Description
技术领域
本发明涉及CMOS图像传感器领域，特别是涉及一种基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片。
背景技术
CMOS图像传感器芯片已成为很多工业生产、科学研究及人们日常生活中不可或缺的重要组成部分，其被广泛应用在消费电子、汽车电子、安防系统、机器视觉、空间成像、医疗电子、航空航天等诸多领域中，已经对我们的日常生活产生十分深远的影响，是一种事关国计民生的战略芯片。
但是CMOS图像传感器依然面临看不清、看不到的问题，现如今对于更高分辨率、更高刷新率的图像需求越来越强烈，工信部发布了《超高清视频产业发展行动计划(2019-2022年)》，该计划要求到2022年，突破图像传感器等核心器件的技术壁垒，针对超高清前端核心设备形成产业化能力。
大面阵超高清全速率图像传感器芯片设计中存在诸多技术难点和挑战，随着像素数目的增多和自身刷新帧率的提高，越来越要求CIS芯片的接口的速度更快，传输更大的数据量同时保持更好的兼容性，但是传统的接口电路表现出应对高速数据流的不足，造成大面阵高清CIS芯片像素数据流的拥堵和丢失，为了进一步推动超高清视频产业发展，设计适用于大面阵高清全速率图像传感器芯片的高速接口非常重要。
虽然MIPI(Mobile Industry Processor Interface)联盟的成立使市面上很多传输接口有了统一的规范，但现有研究成果难以应对超大规模数据流传输。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片，用于解决现有技术中以上技术问题。
为实现上述目的及其他相关目的，本发明提供一种基于MIPI CSI协议的高速接口电路，所述装置包括：所述电路包括：多个数据通道以及一时钟通道；对应各数据通道以及时钟通道设置的发送端D-PHY模块以及接收端D-PHY模块；其中，每个数据通道分别对应有两条通道数据线；所述时钟通道对应有一时钟数据线；所述发送端D-PHY模块，包括：对应各数据通道分别设置的发送端数据通道模块，用于通过各数据通道向一接收端D-PHY模块同步发送传输通道数据；对应所述时钟通道设置的发送端时钟通道模块，连接各发送端数据通道模块，用于通过所述时钟通道向一接收端D-PHY模块发送各数据通道的时钟数据；所述接收端D-PHY模块，包括：对应各数据通道分别设置的接收端数据通道模块，用于通过各数据通道接收由一发送端D-PHY模块同步发送的各数据通道的传输通道数据；对应所述时钟通道设置的发送端时钟通道模块，连接各接收端数据通道模块，用于通过所述时钟通道接收一发送端D-PHY模块发送的各数据通道的时钟数据。
于本发明的一实施例中，所述发送端数据通道模块包括：差分高速发送模块、低功耗发送模块以及与所述差分高速发送模块以及低功耗发送模块连接的发送端数据通道状态机模块；其中，所述发送端数据通道状态机模块，包括：高速模式发送端数据通道状态机，用于基于高速模式发送规则，通过对应数据通道的两条通道数据线向一接收端D-PHY模块在高速模式下发送由差分高速发送模块输出的对应通道的高速传输通道数据；超低功耗模式发送端数据通道状态机，用于基于低功耗模式发送规则，通过所述数据通道的两条通道数据线向一接收端D-PHY模块在超低功耗模式下发送由低功耗发送模块输出的对应数据通道的低功耗传输通道数据。
于本发明的一实施例中，所述高速模式发送规则包括：当接收到高速传输请求后，执行对应的SoT序列发送控制流程；其中，所述SoT序列发送控制流程包括：当检测到对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；在维持了准备发送状态阈值时间后，控制所述差分高速发送模块启动输出状态，并关闭所述低功耗发送模块；控制通过数据通道的两条通道数据线发送分0序列；在维持了一阈值时间后，通过数据通道的两条通道数据线在一个时钟上升沿发送同步序列，并在发送结束后自身进入Tx-HS-Payload状态；当执行完SoT序列发送控制流程后，控制通过所述对应数据通道的两条通道数据线向目标接收装置发送由差分高速发送模块输出的高速传输通道数据包；当数据包发送完毕后，执行对应的EoT序列发送控制流程；其中，所述EoT序列发送控制流程包括：当数据包发送完毕后，进入Tx-Trail-HS模式，并控制通过数据通道的两条通道数据线发送一段尾流数据；在维持了一阈值时间后，控制所述差分高速发送模块关闭，并启动所述低功耗发送模块的输出状态；持续一阈值时间后，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身转换为STOP状态。
于本发明的一实施例中，所述低功耗模式发送规则包括：当检测到对应数据通道的两条通道数据线的电平信号状态保持在LP-00状态，则通过对应数据通道的数两条通道数据线发送对应进入逃逸模式的电平指令；控制对应数据通道的两条通道数据线发送操作指令，对应进入超低功耗状态；通过数据通道的两条通道数据线向目标接收装置发送低功耗发送模块输出的低功耗传输通道数据；当检测到对应数据通道的数两条通道数据线的电平信号状态变为LP-10并维持了一阈值时间后，退出超低功耗状态，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身状态转换为STOP状态。
于本发明的一实施例中，所述发送端时钟通道模块包括：
高速模式发送端时钟通道状态机，用于当对数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；控制通过时钟数据线发送差分0序列；通过时钟数据线发送对应数据通道的DDR时钟；当所有数据通道的高速传输通道数据发送完毕后，通过时钟数据线发送一段全为0的尾流数据，对应数据通道的两条通道数据线的电平信号状态为LP-11，自身回到STOP状态；超低功耗模式发送端时钟通道状态机，用于当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态稳定在LP-00一阈值时间时，对应数据通道的时钟数据线的状态由LP-10变化为LP-11，并在维持一阈值的时间后回到STOP状态。
于本发明的一实施例中，所述接收端数据通道模块包括：差分高速接收模块、低功耗接收模块以及与所述差分高速接收模块以及低功耗接收模块连接的发送端数据通道状态机模块；其中，所述接收端数据通道状态机模块，包括：高速模式接收端数据通道状态机，用于基于高速模式接收规则，通过对应数据通道的两条通道数据线在高速模式下接收一接收端D-PHY模块发送的对应数据通道的高速传输通道数据；超低功耗模式接收端数据通道状态机，用于基于低功耗模式接收规则，通过对应数据通道的两条通道数据线在超低功耗模式下接收一接收端D-PHY模块发送的对应数据通道的低功耗传输通道数据。
于本发明的一实施例中，所述高速模式接收规则包括：当检测到当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01时，执行对应的SoT序列接收控制流程；其中，所述SoT序列接收控制流程包括：当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了准备接收状态阈值时间后，控制所述差分高速接收模块启动输入状态，并关闭所述低功耗接收模块；在维持了一阈值时间后，检测由对应数据通道的两条通道数据线发送的同步序列；在检测到同步序列后，由差分高速接收模块接收通过所述对应数据通道的两条通道数据线传输的由一接收模块发送的高速传输通道数据包；当数据包接收完毕后，执行对应的EoT序列接收控制流程；其中，所述EoT序列接收控制流程包括：当检测到对应数据通道的两条通道数据线的电平信号状态由LP-00变化为LP-11时，自身转换为STOP状态。
于本发明的一实施例中，所述接收端时钟通道模块包括：高速模式接收端时钟通道状态机，用于当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了一阈值时间后通过时钟数据线接收对应数据通道的DDR时钟；当检测到DDR时钟长时间未转变，则进入Rx-HS-End状态；当检测到对应数据通道的两条通道数据线的电平信号状态为LP-11，则回到STOP状态；超低功耗模式发送端时钟通道状态机，用于当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-11时，回到STOP状态。
为实现上述目的及其他相关目的，本发明提供一种CMOS图像传感器芯片，包括：所述的基于MIPI CSI协议的高速接口电路。
如上所述，本发明是一种基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片，具有以下有益效果：本发明通过对应各数据通道以及时钟通道设置的发送端D-PHY模块以及接收端D-PHY模块实现了对各数据通道的传输通道数据以及时钟数据的同步发送以及同步接收。本发明为后续超高清全速率CIS芯片系统提供可行的接口方案，针对多通道下不同层做了定制化设计，提出了一种复用D-PHY物理层控制时钟的设计结构，在对数据通道做进一步扩展的时候不用提高时钟频率匹配数据速率，并且提高带宽的同时保持相对较低的时钟频率，保持了较好的灵活性和可扩展性，为多通道下传输提供了新的解决方案。
附图说明
图1显示为本发明一实施例中的实施场景的示意图。
图2显示为本发明一实施例中的基于MIPI CSI协议的高速接口电路的结构示意图。
图3显示为本发明一实施例中的高速模式发送端数据通道状态机的高速模式传输控制示意图。
图4显示为本发明一实施例中的超低功耗模式发送端数据通道状态机的低功耗模式传输控制示意图。
图5显示为本发明一实施例中的高速模式发送端时钟通道状态机的高速模式传输控制示意图。
图6显示为本发明一实施例中的超低功耗模式发送端时钟通道状态机的低功耗模式传输控制示意图。
图7显示为本发明一实施例中的高速模式接收端数据通道状态机的高速模式传输控制示意图。
图8显示为本发明一实施例中的超低功耗模式接收端数据通道状态机的低功耗模式传输控制示意图。
图9显示为本发明一实施例中的高速模式接收端时钟通道状态机的高速模式传输控制示意图。
图10显示为本发明一实施例中的超低功耗模式接收端时钟通道状态机的低功耗模式传输控制示意图。
图11显示为本发明一实施例中的CMOS图像传感器芯片的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，在下述描述中，参考附图，附图描述了本发明的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本发明的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本发明的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本发明。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、““下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
在通篇说明书中，当说某部分与另一部分“连接”时，这不仅包括“直接连接”的情形，也包括在其中间把其它元件置于其间而“间接连接”的情形。另外，当说某种部分“包括”某种构成要素时，只要没有特别相反的记载，则并非将其它构成要素，排除在外，而是意味着可以还包括其它构成要素。
其中提到的第一、第二及第三等术语是为了说明多样的部分、成分、区域、层及/或段而使用的，但并非限定于此。这些术语只用于把某部分、成分、区域、层或段区别于其它部分、成分、区域、层或段。因此，以下叙述的第一部分、成分、区域、层或段在不超出本发明范围的范围内，可以言及到第二部分、成分、区域、层或段。
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
本发明提供一种基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片，通过对应各数据通道以及时钟通道设置的发送端D-PHY模块以及接收端D-PHY模块实现了对各数据通道的传输通道数据以及时钟数据的同步发送以及同步接收。本发明为后续超高清全速率CIS芯片系统提供可行的接口方案，针对多通道下不同层做了定制化设计，提出了一种复用D-PHY物理层控制时钟的设计结构，在对数据通道做进一步扩展的时候不用提高时钟频率匹配数据速率，并且提高带宽的同时保持相对较低的时钟频率，保持了较好的灵活性和可扩展性，为多通道下传输提供了新的解决方案。
D-PHY是MIPI联盟制定的一种源同步、高速、低功耗、低成本的物理层，特别适合应用在移动应用上。D-PHY可以将相机或各类显示设备连接到主机处理器，也可以应用在其他移动设备上。发送端和接收端可以通过D-PHY进行物理同步连接。
本发明的基于MIPI CSI协议的高速接口电路是基于D-PHY物理层进行设计，以实现图像数据的高速传输。
下面以附图为参考，针对本发明的实施例进行详细说明，以便本发明所述技术领域的技术人员能够容易地实施。本发明可以以多种不同形态体现，并不限于此处说明的实施例。
如图1展示本申请实施例中实际应用的实施场景图。
具有分别应用于一发送装置1的基于MIPI CSI协议的高速接口电路10以及应用于一接收装置2的基于MIPI CSI协议的高速接口电路20；
所述发送装置1为CMOS图像传感器，其对应的高速接口电路10具有发送端D-PHY模块11以及接收端D-PHY模块12；
所述接收装置2可以为CMOS图像传感器也可以为其他装置，例如计算机或移动装置，其为用于接收CMOS图像传感器传输数据的任一装置；其对应的高速接口电路20具有接收端D-PHY模块21以及接收端D-PHY模块22；
其中，所述发送端D-PHY模块11以及接收端D-PHY模块12与D-PHY模块21以及接收端D-PHY模块22均应用D-PHY物理层扩展，即采用的数据通道为D-PHY物理层数据通道进行数据传输。
高速接口电路10通过设置的多个数据通道以及时钟通道同步发送各数据通道的传输通道数据以及各数据通道的时钟数据，高速接口电路20通过各数据通道以及时钟通道接收各数据通道的传输通道数据以及各数据通道的时钟数据。
基于以上的实施环境，如图2展示本发明实施例中的一种基于MIPI CSI协议的高速接口电路的结构示意图。
其可以应用于发送装置，也可以应用于接收装置。
所述电路包括：多个数据通道101以及一时钟通道102；时钟通道的传输是单向的，从主机发送到从机，而根据应用要求，数据通道既可以进行单向传输，也可以进行双向传输。对于半双向传输，反向带宽一般是正向带宽的四分之一，数据通道的通信方向可以通过令牌控制；对应各数据通道以及时钟通道设置的发送端D-PHY模块11以及接收端D-PHY模块12；其中，每个数据通道101分别对应有两条通道数据线；所述时钟通道102对应有一时钟数据线；
所述发送端D-PHY模块11，通过各数据通道101的两条通道数据线以及时钟通道102的时钟数据线与一接收端D-PHY模块连接；该接收端D-PHY模块可以为本装置中的接收端D-PHY模块，也可以为其他接收装置的接收端D-PHY模块；需要说明的是，所述接收端D-PHY模块与本高速接口电路中的接收端D-PHY模块的结构相同。
所述发送端D-PHY模块11，包括：对应各数据通道101分别设置的发送端数据通道模块111，用于通过各数据通道向一接收端D-PHY模块同步发送传输通道数据；对应所述时钟通道102设置的发送端时钟通道模块112，连接各发送端数据通道模块111，用于通过所述时钟通道向一接收端D-PHY模块发送各数据通道的时钟数据；
所述接收端D-PHY模块12，通过各数据通道101的两条两条通道数据线以及时钟通道102的时钟数据线与一发送端D-PHY模块连接；该发送端D-PHY模块可以为本装置中的发送端D-PHY模块，也可以为其他接收装置的发送端D-PHY模块；需要说明的是，所述发送端D-PHY模块与本高速接口电路中的发送端D-PHY模块的结构相同。
所述接收端D-PHY模块12，包括：对应各数据通道101分别设置的接收端数据通道模块121，用于通过各数据通道101接收由一发送端D-PHY模块同步发送的各数据通道的传输通道数据；对应所述时钟通道102设置的发送端时钟通道模块122，连接各接收端数据通道模块1011，用于通过所述时钟通道接收一发送端D-PHY模块发送的各数据通道的时钟数据。
需要说明的是，图1仅以设置2个数据通道为例，本申请对该数量不作限定。常用的优选为8通道。
在一实施例中，所述发送端数据通道模块111包括：差分高速发送模块1111、低功耗发送模块1112以及与所述差分高速发送模块1111以及低功耗发送模块1112连接的发送端数据通道状态机模块；
物理层数据通道在正常工作时一般处在控制模式或者高速传输模式，逃逸模式可以在控制模式下请求进入，主要传输低速数据，在逃逸模式下又可以分为Trigger-Reset、低功耗数据传输模式(Low Power Data Transmission,LPDT)和超低功耗模式(ULPS)。
高速数据模式下电压摆幅较低，用来传输高速数据载荷；低功耗模式下电压摆幅高，主要用来传输控制信号，包括一些用户自定义的指令。输入输出端口的功能和对应传输行为由控制和接口逻辑控制。
其中，所述发送端数据通道状态机模块，包括：
高速模式发送端数据通道状态机1113，用于基于高速模式发送规则，通过对应数据通道的两条通道数据线向一接收端D-PHY模块在高速模式下发送由差分高速发送模块输出的对应通道的高速传输通道数据；
超低功耗模式发送端数据通道状态机1114，用于基于低功耗模式发送规则，通过所述数据通道的两条通道数据线向一接收端D-PHY模块在超低功耗模式下发送由低功耗发送模块输出的对应数据通道的低功耗传输通道数据。
在一实施例中，Dp和Dn分别代表数据通道上的两根线，在正式捕捉到第一个数据之前和在发送最后一个数据之后PHY都做了扩展，并在接收端的时候消除。D-PHY通过不同的电平信号进入不同的工作模式。一次突发传输以LP-11状态开始，以LP-11状态结束。
因此，如图3所示，表示了高速模式下数据传输的过程，在短包或者长包数据发送时，数据包之前和之后均有SoT和EoT两个同步序列，分别代表传输开始时D-PHY从STOP状态进入Hign Speed模式，和传输结束D-PHY从High Speed状态重新回归到STOP状态，均在D-PHY实现。
具体的，所述高速模式发送规则包括：
当接收到高速传输请求后，执行对应的SoT序列发送控制流程；其中，所述SoT序列发送控制流程包括：如图3所示，当检测到对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；在维持了准备发送状态阈值时间后，控制所述差分高速发送模块启动输出状态，并关闭所述低功耗发送模块；控制通过数据通道的两条通道数据线发送分0序列；在维持了一阈值时间后，通过数据通道的两条通道数据线在一个时钟上升沿发送同步序列，并在发送结束后自身进入Tx-HS-Payload状态；具体的，如表1所示，高速模式发送端数据通道状态机，复位结束后进入STOP状态，此时数据通道两条线状态为LP-11，在接受到高速传输请求后，两条线上电平信息按照LP-11至LP-01最后到LP-00，状态机依次跳转到对应的Tx-HS-Rqst状态和Tx-HS-Prpr状态，此时处于发送准备状态，当时间Prepare结束后，发送低电平差分0序列，维持一段时间后在接下来的时钟上升沿发送同步序列方便接收端对数据做同步工作，同步序列发送结束进入Tx-HS-Payload状态，正式开始发送高速数据。
此时处于发送准备状态，当时准备发送状态阈值时间结束后，控制通过数据通道的两条通道数据线发送低电平差分0序列，维持一段时间后在接下来的时钟上升沿发送同步序列方便接收端对数据做同步工作，同步序列发送结束进入Tx-HS-Payload状态，正式开始发送高速数据；
当执行完SoT序列发送控制流程后，控制通过所述对应数据通道的两条通道数据线向目标接收装置发送由差分高速发送模块输出的高速传输通道数据包；
当数据包发送完毕后，执行对应的EoT序列发送控制流程；其中，所述EoT序列发送控制流程包括：如图3，当数据包发送完毕后，进入Tx-Trail-HS模式，并控制通过数据通道的两条通道数据线发送一段尾流数据；在维持了一阈值时间后，控制所述差分高速发送模块关闭，并启动所述低功耗发送模块的输出状态；持续一阈值时间后，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身转换为STOP状态。具体的，其在发送端的具体操作如表1所示，当数据发送完毕后，rqst信号拉低，进入Tx-Trail-HS模式，发送一段尾流数据，尾流数据是一串全为0或者全为1的数据，是0还是1取决于最后一个有效数据位取反。在持续一段时间后回到STOP状态，结束本次高速传输。状态机中不同状态持续时间均通过内部寄存器保存，由计数器访问控制。
表1SoT序列发送控制以及SoT序列发送控制
在一实施例中，Escape模式比较特殊，工作在低功耗状态，可以分为复位触发(Reset Trigger)、低功耗数据传输模式和超低功耗模式，在该模式下，数据通道可以通过发送不同的序列进入低功耗模式，对于大面阵高清全速CMOS图像传感器应用的CSI接口电路，本发明只保留超低功耗模式Ultra Low PowerState。
所述低功耗模式发送规则包括：如图4所示，当检测到对应数据通道的两条通道数据线的电平信号状态保持在LP-00状态，则通过对应数据通道的数两条通道数据线发送对应进入逃逸模式的电平指令；控制对应数据通道的两条通道数据线发送操作指令，对应进入超低功耗状态；通过数据通道的两条通道数据线向目标接收装置发送低功耗发送模块输出的低功耗传输通道数据；当检测到对应数据通道的数两条通道数据线的电平信号状态变为LP-10并维持了一阈值时间后，退出超低功耗状态，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身状态转换为STOP状态。具体的，如图4所示，在超低功耗模式下，所有通道电平保持在LP-00状态，高速发送模块关闭，Dp和Dn两条线依次发送指令进入到逃逸模式，紧接着发送8位操作命令，数据通道进入超低功耗状态，当线路上出现LP-10并维持一段时间TWAKEUP后从超低功耗状态下退出回到STOP状态。由此工作过程，可以设计得到如图3所示对应Escape模式的状态机。
在一实施例中，所述发送端时钟通道模块112包括：
高速模式发送端时钟通道状态机1121，在高速模式下，时钟通道为数据传输提供了一个差分低摆幅的DDR时钟，与数据通道的传输行为对比，当最后一个数据通道切换到Low Power模式后，时钟通道信号仍然持续一段时间；同样时钟通道在启动进入High Speed模式时同样也需要做扩展，该过程与数据通道切换类似。如图5所示，高速模式发送端时钟通道状态机1121用于当对数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；控制通过时钟数据线发送差分0序列；通过时钟数据线发送对应数据通道的DDR时钟；当所有数据通道的高速传输通道数据发送完毕后，通过时钟数据线发送一段全为0的尾流数据，对应数据通道的两条通道数据线的电平信号状态为LP-11，自身回到STOP状态；具体的，复位结束后进入STOP状态，收到高速传输请求后，两条线电平分别从LP-11至LP-01最后到LP-00，依次跳转到对应的Tx-HS-Rqst状态和Tx-HS-Prpr状态，随后发送差分信号HS-0序列，持续一段时间后开始发送DDR时钟，当最后一个通道数据发送结束后，时钟通道应跳转到Low-Power状态，发送一段全为0的尾流数据，回到STOP状态。
超低功耗模式发送端时钟通道状态机1122，时钟通道虽然不支持常规的Escape模式，但同样支持超低功耗模式，相对于数据通道更加简单，其状态转移图如6所示，当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态稳定在LP-00一阈值时间时，对应数据通道的时钟数据线的状态由LP-10变化为LP-11，并在维持一阈值的时间后回到STOP状态。具体的，从STOP状态开始，Dp和Dn两条线依次发送指令LP-10->LP-00，随后时钟通道进入ULPS状态，两条线电平稳定在LP-00，需要从ULPS状态从恢复时，同样发送Mark-1并维持时间TWAKEUP后回到STOP状态。当状态转移发生错误时，在Tx-ULPS-Rqst状态下检测到LP-11或者LP-01时，时钟通道进入ULPS状态终止，接收端等待或者返回STOP状态。
在一实施例中，所述接收端数据通道模块121包括：差分高速接收模块1211、低功耗接收模块1212以及与所述差分高速接收模块1211以及低功耗接收模块1212连接的发送端数据通道状态机模块；
其中，所述接收端数据通道状态机模块，包括：
高速模式接收端数据通道状态机1213，用于基于高速模式接收规则，通过对应数据通道的两条通道数据线在高速模式下接收一接收端D-PHY模块发送的对应数据通道的高速传输通道数据；
超低功耗模式接收端数据通道状态机1214，用于基于低功耗模式接收规则，通过对应数据通道的两条通道数据线在超低功耗模式下接收一接收端D-PHY模块发送的对应数据通道的低功耗传输通道数据。
在一实施例中，对于接收端一侧D-PHY一般工作在控制模式或者高速传输模式，逃逸模式在控制模式下请求进入，接收端所处状态和工作状态改变均依赖于接收到两条线的电平信息。在高速传输模式下，接收端接收SoT和EoT同步序列，分别从STOP状态进入高速传输模式接收高速数据、数据接收完毕从高速传输模式回到STOP状态，在接收端接收同步序列的具体行为如图7所示。
所述高速模式接收规则包括：如表2所示，当检测到当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01时，执行对应的SoT序列接收控制流程；其中，所述SoT序列接收控制流程包括：当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了准备接收状态阈值时间后，控制所述差分高速接收模块启动输入状态，并关闭所述低功耗接收模块即经过一段时间TD-T ERM-E后，进入RX-HS-Term状态，HS-RX开始工作；在维持了一阈值时间后，进入RX-HS-Sync状态，开始检测高速同步序列；
在检测到同步序列后，由差分高速接收模块接收通过所述对应数据通道的两条通道数据线传输的由一接收模块发送的高速传输通道数据包；
当数据包接收完毕后，执行对应的EoT序列接收控制流程；其中，所述EoT序列接收控制流程包括：当检测到对应数据通道的两条通道数据线的电平信号状态由LP-00变化为LP-11时，自身转换为STOP状态。
需要说明的是，在检测同步序列时，解串器内数据与同步序列比对，允许出现1-bit的传输错误，不影响后续数据传输，此时把错误识别信号ErrSotHS拉高一个时钟周期，表明数据完整性受损；当出现更多位的传输错误，该错误不可恢复，同步错误信号ErrSotSynHS拉高，本轮传输接收到的数据作废。
表2SoT序列接收控制以及SoT序列接收控制
在一实施例中，在Escape模式下，本发明接收端为匹配发送端功能，只支持超低功耗模式，接收端在逃逸模式下的状态机改变过程与发送端接近，区别为在发送端需要维持相应电平持续一段时间，在接收端只需要按顺序接收到电平跳转的信号即可，根据发送端状态机设计和ULPS工作过程，数据通道在逃逸模式下的状态机如图8所示。
所述低功耗模式接收规则包括：
当通过对应数据通道的数两条通道数据线接收到对应进入逃逸模式的电平指令，则进入逃逸模式；当通过对应数据通道的两条通道数据线接收到操作指令，则进入超低功耗状态；由低功耗接收模块接收通过数据通道的两条通道数据线发送的低功耗传输通道数据；当检测到对应数据通道的两条通道数据线的电平信号状态由LP-10变为LP-11，自身状态转换为STOP状态。
在一实施例中，所述接收端时钟通道模块122包括：
高速模式接收端时钟通道状态机1221，如图9所示，用于当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了一阈值时间后通过时钟数据线接收对应数据通道的DDR时钟；当检测到DDR时钟长时间未转变，则进入Rx-HS-End状态；当检测到对应数据通道的两条通道数据线的电平信号状态为LP-11，则回到STOP状态；具体的，时钟通道状态同样依赖于输入电平信息，电平依次从LP-11到LP-01再到LP-00，状态机依次进入Rx-HS-Rqst和Rx-HS-Prpr状态，在稳定一段时间TCLK-SETTLE后开始接收DDR时钟信号，不断在0和1之间挑战，当时钟信号长时间为转变进入Rx-HS-End状态，检测到电平LP-11回到STOP状态。
超低功耗模式发送端时钟通道状态机1222，如图10所示，用于当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-11时，返回到STOP的状态。
如图11展示本发明实施例中的一种CMOS图像传感器芯片的结构示意图。
所述CMOS图像传感器芯片3包括能实现以上实施例所描述功能的基于MIPI CSI协议的高速接口电路31。
本申请的CMOS图像传感器芯片，简称CIS芯片，是互补金属氧化物半导体图像传感器的芯片装置，CIS的结构主要包括感光单元阵列与辅助控制电路，外部物体的亮度和色彩信号被传感器感知，进而应用在图像与视频采集的地方，集成于摄像头模组中。
CIS芯片在摄像头中广泛应用，主要在各大图像和视频采集场所广泛应用，特别是它是摄像头模组的重要组成部分。简单的说，CIS芯片几乎可以利用在任何需要图像采集的设备中。典型的如手机摄像头、安防摄像头、汽车ADAS的视觉辅助摄像头、医疗行业的X-Ray以及内窥镜、甚至于指纹识别的图像识别芯片等等，都需要用到CIS芯片。CIS芯片通过感光单元——感光二极管(Photodiode)接受光信号，每个感光单元对应一个像素单元，并将光信号转变成电信号，电信号的强度体现了不同光照的强度，根据这个原理，最终构成一幅色彩斑斓的画面。CIS分辨率的计算是由CIS的面积除以单个像素点的面积得到的。
并且由于该高速接口电路的实现原理已在前述实施例中进行了叙述，因此此处不作重复赘述。
针对大面阵高清全速CMOS图像传感器的超大规模数据流传输，经过FPGA验证结果显示，本发明的方案在时钟频率和处理传输速度方面有较大提升，8通道下最高数据传输速度可达12Gbps，能够满足大面阵高清全速CIS芯片的应用需求。
综上所述，本发明的基于MIPI CSI协议的高速接口电路以及CMOS图像传感器芯片，通过对应各数据通道以及时钟通道设置的发送端D-PHY模块以及接收端D-PHY模块实现了对各数据通道的传输通道数据以及时钟数据的同步发送以及同步接收。本发明为后续超高清全速率CIS芯片系统提供可行的接口方案，针对多通道下不同层做了定制化设计，提出了一种复用D-PHY物理层控制时钟的设计结构，在对数据通道做进一步扩展的时候不用提高时钟频率匹配数据速率，并且提高带宽的同时保持相对较低的时钟频率，保持了较好的灵活性和可扩展性，为多通道下传输提供了新的解决方案。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种基于MIPI CSI协议的高速接口电路，其特征在于，所述电路包括：多个数据通道以及一时钟通道；对应各数据通道以及时钟通道设置的发送端D-PHY模块以及接收端D-PHY模块；其中，每个数据通道分别对应有两条通道数据线；所述时钟通道对应有一时钟数据线；
所述发送端D-PHY模块，包括：对应各数据通道分别设置的发送端数据通道模块，用于通过各数据通道向一接收端D-PHY模块同步发送传输通道数据；对应所述时钟通道设置的发送端时钟通道模块，连接各发送端数据通道模块，用于通过所述时钟通道向一接收端D-PHY模块发送各数据通道的时钟数据；
所述接收端D-PHY模块，包括：对应各数据通道分别设置的接收端数据通道模块，用于通过各数据通道接收由一发送端D-PHY模块同步发送的各数据通道的传输通道数据；对应所述时钟通道设置的发送端时钟通道模块，连接各接收端数据通道模块，用于通过所述时钟通道接收一发送端D-PHY模块发送的各数据通道的时钟数据。
2.根据权利要求1中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述发送端数据通道模块包括：差分高速发送模块、低功耗发送模块以及与所述差分高速发送模块以及低功耗发送模块连接的发送端数据通道状态机模块；
其中，所述发送端数据通道状态机模块，包括：
高速模式发送端数据通道状态机，用于基于高速模式发送规则，通过对应数据通道的两条通道数据线向一接收端D-PHY模块在高速模式下发送由差分高速发送模块输出的对应通道的高速传输通道数据；
超低功耗模式发送端数据通道状态机，用于基于低功耗模式发送规则，通过所述数据通道的两条通道数据线向一接收端D-PHY模块在超低功耗模式下发送由低功耗发送模块输出的对应数据通道的低功耗传输通道数据。
3.根据权利要求2中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述高速模式发送规则包括：
当接收到高速传输请求后，执行对应的SoT序列发送控制流程；其中，所述SoT序列发送控制流程包括：当检测到对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；在维持了准备发送状态阈值时间后，控制所述差分高速发送模块启动输出状态，并关闭所述低功耗发送模块；控制通过数据通道的两条通道数据线发送分0序列；在维持了一阈值时间后，通过数据通道的两条通道数据线在一个时钟上升沿发送同步序列，并在发送结束后自身进入Tx-HS-Payload状态；
当执行完SoT序列发送控制流程后，控制通过所述对应数据通道的两条通道数据线向目标接收装置发送由差分高速发送模块输出的高速传输通道数据包；
当数据包发送完毕后，执行对应的EoT序列发送控制流程；其中，所述EoT序列发送控制流程包括：当数据包发送完毕后，进入Tx-Trail-HS模式，并控制通过数据通道的两条通道数据线发送一段尾流数据；在维持了一阈值时间后，控制所述差分高速发送模块关闭，并启动所述低功耗发送模块的输出状态；持续一阈值时间后，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身转换为STOP状态。
4.根据权利要求2中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述低功耗模式发送规则包括：当检测到对应数据通道的两条通道数据线的电平信号状态保持在LP-00状态，则通过对应数据通道的数两条通道数据线发送对应进入逃逸模式的电平指令；控制对应数据通道的两条通道数据线发送操作指令，对应进入超低功耗状态；通过数据通道的两条通道数据线向目标接收装置发送低功耗发送模块输出的低功耗传输通道数据；当检测到对应数据通道的数两条通道数据线的电平信号状态变为LP-10并维持了一阈值时间后，退出超低功耗状态，所述数据通道的两条通道数据线的电平信号状态变化为LP-11，自身状态转换为STOP状态。
5.根据权利要求1中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述发送端时钟通道模块包括：
高速模式发送端时钟通道状态机，用于当对数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00，将自身由STOP状态依次跳转到Tx-HS-Rqst状态以及Tx-HS-Prpr状态；控制通过时钟数据线发送差分0序列；通过时钟数据线发送对应数据通道的DDR时钟；当所有数据通道的高速传输通道数据发送完毕后，通过时钟数据线发送一段全为0的尾流数据，对应数据通道的两条通道数据线的电平信号状态为LP-11，自身回到STOP状态；
超低功耗模式发送端时钟通道状态机，用于当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态稳定在LP-00一阈值时间时，对应数据通道的时钟数据线的状态由LP-10变化为LP-11，并在维持一阈值的时间后回到STOP状态。
6.根据权利要求1中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述接收端数据通道模块包括：差分高速接收模块、低功耗接收模块以及与所述差分高速接收模块以及低功耗接收模块连接的发送端数据通道状态机模块；
其中，所述接收端数据通道状态机模块，包括：
高速模式接收端数据通道状态机，用于基于高速模式接收规则，通过对应数据通道的两条通道数据线在高速模式下接收一接收端D-PHY模块发送的对应数据通道的高速传输通道数据；
超低功耗模式接收端数据通道状态机，用于基于低功耗模式接收规则，通过对应数据通道的两条通道数据线在超低功耗模式下接收一接收端D-PHY模块发送的对应数据通道的低功耗传输通道数据。
7.根据权利要求6中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述高速模式接收规则包括：
当检测到当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01时，执行对应的SoT序列接收控制流程；其中，所述SoT序列接收控制流程包括：当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了准备接收状态阈值时间后，控制所述差分高速接收模块启动输入状态，并关闭所述低功耗接收模块；在维持了一阈值时间后，检测由对应数据通道的两条通道数据线发送的同步序列；
在检测到同步序列后，由差分高速接收模块接收通过所述对应数据通道的两条通道数据线传输的由一接收模块发送的高速传输通道数据包；
当数据包接收完毕后，执行对应的EoT序列接收控制流程；其中，所述EoT序列接收控制流程包括：当检测到对应数据通道的两条通道数据线的电平信号状态由LP-00变化为LP-11时，自身转换为STOP状态。
8.根据权利要求6中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述低功耗模式接收规则包括：
当通过对应数据通道的数两条通道数据线接收到对应进入逃逸模式的电平指令，则进入逃逸模式；当通过对应数据通道的两条通道数据线接收到操作指令，则进入超低功耗状态；由低功耗接收模块接收通过数据通道的两条通道数据线发送的低功耗传输通道数据；当检测到对应数据通道的两条通道数据线的电平信号状态由LP-10变为LP-11，自身状态转换为STOP状态。
9.根据权利要求1中所述的基于MIPI CSI协议的高速接口电路，其特征在于，所述接收端时钟通道模块包括：
高速模式接收端时钟通道状态机，用于当对应数据通道的两条通道数据线的电平信号状态由LP-11变化为LP-01，再由LP-01变化为LP-00时，将自身由STOP状态依次跳转到Rx-HS-Rqst状态以及Rx-HS-Prpr状态；在维持了一阈值时间后通过时钟数据线接收对应数据通道的DDR时钟；当检测到DDR时钟长时间未转变，则进入Rx-HS-End状态；
当检测到对应数据通道的两条通道数据线的电平信号状态为LP-11，则回到STOP状态；
超低功耗模式发送端时钟通道状态机，用于当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-00时，将自身由STOP状态跳转到超低功耗状态；当各数据通道的两条通道数据线的电平信号状态由LP-10变化为LP-11时，回到STOP状态。
10.一种CMOS图像传感器芯片，其特征在于，包括：
如权利要求1至9中任一项所述的基于MIPI CSI协议的高速接口电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211610895.1A CN118200757A (zh) | 2022-12-14 | 2022-12-14 | 基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211610895.1A CN118200757A (zh) | 2022-12-14 | 2022-12-14 | 基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118200757A true CN118200757A (zh) | 2024-06-14 |
Family
ID=91393618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211610895.1A Pending CN118200757A (zh) | 2022-12-14 | 2022-12-14 | 基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118200757A (zh) |
-
2022
- 2022-12-14 CN CN202211610895.1A patent/CN118200757A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7990992B2 (en) | Electronically configurable interface | |
| US20150220472A1 (en) | Increasing throughput on multi-wire and multi-lane interfaces | |
| JP6883377B2 (ja) | 表示ドライバ、表示装置及び表示ドライバの動作方法 | |
| KR101111946B1 (ko) | 촬상 장치, 이미지 시그널 프로세서 칩 및 칩 간의 메모리 공유 방법 | |
| US11258947B2 (en) | Methods and apparatus for multi-lane mapping, link training and lower power modes for a high speed bus interface | |
| CN101359425B (zh) | 接收器与接收方法 | |
| KR102352905B1 (ko) | 수신 장치, 송신 장치, 및 통신 시스템, 및, 신호 수신 방법, 신호 송신 방법, 및 통신 방법 | |
| JP2000333081A (ja) | シリアルデータ伝送機能付ｃｍｏｓセンサユニット、それを用いた撮像ユニット及び画像データ送受信システム | |
| WO2018017232A1 (en) | Signaling camera configuration changes using metadata defined for a camera command set | |
| CN103795467A (zh) | 识别摄像机接收的可见光通信信号的方法和装置 | |
| US9563582B2 (en) | Modular device, system, and method for reconfigurable data distribution | |
| US11962899B2 (en) | Using an image sensor for always-on application within a mobile device | |
| US8624990B2 (en) | Signal processing device, camera module, mobile terminal device and imaging method | |
| CN113099133A (zh) | 串行解串器链路传输高带宽相机数据的方法 | |
| CN118200757A (zh) | 基于mipi csi协议的高速接口电路以及cmos图像传感器芯片 | |
| CN107038132B (zh) | 对多路外设进行同步控制的电路及方法 | |
| KR20000042653A (ko) | 유에스비(usb) 카메라의 스냅 샷 처리장치 및 처리 방법 | |
| CN110383826B (zh) | 图像传感器和传输系统 | |
| Malviya et al. | Tiny I2C protocol for camera command exchange in CSI-2: a review | |
| CN115134043B (zh) | 确定数据传输模式的方法及其装置 | |
| TWI702566B (zh) | 相機系統 | |
| CN111787184B (zh) | 相机系统 | |
| US20220276980A1 (en) | Transmission device and communication system | |
| KR20200057158A (ko) | 클록 장애를 복원하는 수신 장치 및 이를 포함하는 전송 시스템 | |
| KR102104327B1 (ko) | 저전력 ｌｖｄｓ 영상 전송 시스템 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination |