CN118199634A - 一种改良缩放式模数转换器 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 113
- 238000013139 quantization Methods 0.000 claims abstract description 44
- 238000007493 shaping process Methods 0.000 claims abstract description 26
- 238000012545 processing Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 7
- 238000004088 simulation Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000008358 core component Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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Abstract
本发明适用于数模混合集成电路技术领域，提供了一种改良缩放式模数转换器，包括：噪声整形逐次逼近寄存器型模数转换器、校准转换模块、二位量化调制器、缩放数字逻辑模块；噪声整形逐次逼近寄存器型模数转换器，用于在第一转换周期内，对输入信号进行量化处理，输出第一输出信号；二位量化调制器，用于基于模拟信号和输入信号，输出第二输出信号；校准转换模块，用于根据第二转换周期对应的总输出信号生成模拟信号；缩放数字逻辑模块，用于对同步输入的第一输出信号和第二输出信号进行处理，获得第一转换周期对应的总输出信号。本发明提供的改良缩放式模数转换器可有效降低带外模糊和抑制噪声泄露，提高线性度，在便携音频领域有极高的使用价值。
Description
技术领域
本发明属于数模混合集成电路技术领域，具体涉及一种改良缩放式模数转换器。
背景技术
随着人工智能技术的飞速发展和集成电路性能的不断进步，越来越多智能物联网设备被广泛应用于各个领域，如语音识别、健康检测等。这些应用推动着人类社会朝更加智能化的方向迈进，给人们的生活带来极大便利。对于部署到真实世界的边缘端智能物联网设备，它对真实世界的声音、图像乃至生物电等信号(模拟信号)的感知和探测都需要依靠传感芯片来进行。模数转换器(Analog to Digital Converter，ADC)作为边缘端传感芯片中的核心部件，承担了跨接在模拟域与数字域之间的桥梁作用。
随着物联网和便携式设备逐渐广泛应用于人们的日常生活中，对高性能模数转换器的要求也越来越高。为解决单一类型的ADC在转换精度、转换速度和功耗等方面的不可兼顾的问题，缩放式模数转换器(ZOOM ADC)逐渐成为研究热点。然而传统的ZOOM ADC的工作模式存在输出信号线性度较低的问题，线性度是用于衡量实际转换结果与理想转换结果之间的误差的标准。线性度越低，输出信号引入的误差就越大。这意味着传统的ZOOM ADC难以满足ADC的转换精度要求。
发明内容
为了解决相关技术中存在的上述问题，本发明提供了一种改良缩放式模数转换器。本发明要解决的技术问题通过以下技术方案实现：
本发明提供一种改良缩放式模数转换器，所述改良缩放式模数转换器包括：噪声整形逐次逼近寄存器型模数转换器、校准转换模块、二位量化调制器、缩放数字逻辑模块；其中，所述噪声整形逐次逼近寄存器型模数转换器的输入端和所述二位量化调制器的输入端接入输入信号，所述缩放数字逻辑模块的第一输出端输出总输出信号；所述噪声整形逐次逼近寄存器型模数转换器的输出端和所述二位量化调制器的输出端接入所述缩放式逻辑模块的输入端，所述缩放数字逻辑模块的第二输出端与所述校准转换模块的输入端电连接，所述校准转换模块的输出端与所述二位量化调制器的输入端电连接；所述噪声整形逐次逼近寄存器型模数转换器，用于在第一转换周期内，对所述输入信号进行量化处理，输出第一输出信号；所述二位量化调制器，用于在所述第一转换周期内，基于模拟信号和所述输入信号，输出第二输出信号；所述校准转换模块，用于根据第二转换周期对应的总输出信号生成所述模拟信号；所述第二转换周期是指所述第一转换周期相邻的前一个转换周期；所述缩放数字逻辑模块，用于对同步输入的所述第一输出信号和所述第二输出信号进行处理，获得所述第一转换周期对应的总输出信号。
本发明具有如下有益技术效果：使用噪声整形逐次逼近寄存器型模数转换器对输入信号进行粗略转换处理，有效降低了带外模糊和抑制了噪声泄露，有效提高了总输出信号的线性度；以及使用二位量化调制器向数模转换器提供取值范围缩小且跟随粗略转换结果不断更新的参考电压，有效提高了总输出信号的信号噪声比，降低了对过采样率的要求，使得改良缩放式模数转换器的整体架构具备更低的功耗。本发明提供的改良缩放式模数转换器在便携式音频领域具有极高的应用价值。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的改良缩放式模数转换器的结构示意图；
图2是本发明实施例提供的改良缩放式模数转换器的具体结构示意图；
图3是本发明实施例提供的使用传统缩放式模数转换器进行仿真的结果示例图；
图4是本发明实施例提供的使用改良缩放式模数转换器进行仿真的结果示例图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
为了达到降低功耗的目的，传统的缩放式模数转换器会使用各项指标不高的低位数逐次逼近寄存器型模数转换器(Successive Approximation Register ADC，SAR ADC)，然而这种低位数的SAR ADC会引入较大的量化误差，并且Sigma-Delta调制器(δ-Δ调制器)的环路滤波器并不涉及对输入信号进行处理，在后续使用缩放数字逻辑模块对SAR ADC输出的N位数字码和Sigma-Delta调制器输出的噪声整形后的数字码进行处理时，会有残余输入信号的影响，导致最终输出信号中引入“带外模糊”，致使信噪比(Signal to NoiseRatio,SNR)下降；此外，由于Sigma-Delta调制器的非理想特性，无法完全抵消SAR ADC的量化误差，导致最终输出结果存在“噪声泄露”，降低了缩放式模数转换器的线性度。
为解决上述问题，本发明提供了一种改良缩放式模数转换器，所述改良缩放式模数转换器可有效解决带外模糊和噪声泄露的问题，提高整体缩放式模数转换器最终输出信号的线性度，满足转换精度要求。
现结合图1本发明提出的改良缩放式模数转换器进行详细描述。图1是本发明实施例提供的改良缩放式模数转换器的结构示意图。如图1所示，改良缩放式模数转换器包括：噪声整形逐次逼近寄存器型模数转换器、校准转换模块、二位量化调制器、缩放数字逻辑模块；其中，噪声整形逐次逼近寄存器型模数转换器的输入端和二位量化调制器的输入端接入输入信号，缩放数字逻辑模块的第一输出端输出总输出信号；噪声整形逐次逼近寄存器型模数转换器的输出端和二位量化调制器的输出端接入缩放式逻辑模块的输入端，缩放数字逻辑模块的第二输出端与校准转换模块的输入端电连接，校准转换模块的输出端与二位量化调制器的输入端电连接缩放数字逻辑模块的第二输出端与校准转换模块的输入端电连接，校准转换模块的输出端与二位量化调制器的输入端电连接；噪声整形逐次逼近寄存器型模数转换器，用于在第一转换周期内，对输入信号进行量化处理，输出第一输出信号；二位量化调制器，用于在第一转换周期内，基于模拟信号和输入信号，输出第二输出信号；校准转换模块，用于根据第二转换周期对应的总输出信号生成模拟信号；第二转换周期是指第一转换周期相邻的前一个转换周期；缩放数字逻辑模块，用于对同步输入的第一输出信号和第二输出信号进行处理，获得第一转换周期对应的总输出信号。
应理解，此处引入“第一转换周期”，仅是为了与“第二转换周期”进行区分，并不对本发明实施例的内容进行限制。第一转换周期也可以理解为当前正在处理的转换周期，第二转换周期可以理解为当前转换周期相邻的上一个转换周期。
这里，在每个转换周期内，校准转换模块生成一个模拟信号。例如，在第一转换周期生成一个对应的(第一)模拟信号，在第三转换周期生成一个对应的(第三)模拟信号。
这里，噪声整形逐次逼近寄存器型模数转换器为采用前馈无源噪声整形技术的异步逐次逼近寄存器型模数转换器(为便于说明，下文统称为噪声整形SAR ADC)，二位量化调制器为二位量化三阶单环级积分前馈(Cascade of Integrators Feed Forward,CIFF)Sigma-Delta调制器，其是由二位量化器和三阶CIFF结构组成；缩放式逻辑模块为Combine逻辑模块。
这里，噪声逐次逼近寄存器型模数转换器和二位量化调制器采用并行工作时序。具体地，本发明提供的ZOOM ADC中，噪声整形SAR ADC和二位量化调制器同步工作，每经过一个采样周期，噪声整形SAR ADC会产生一组第一输出信号，以及二位量化调制器会产生一组第二输出信号。需要说明的是，噪声整形SAR ADC的采样周期长度是二位量化调制器的采样周期长度的n倍。一个转换周期里可以包括一个噪声整形SAR ADC的采样周期和n个二位量化调制器的采样周期。通过噪声整形SAR ADC和二位量化调制器同步工作的方式，可以有效提高改良缩放式模数转换器的转换效率。
这里，输入信号首先进入噪声整形SAR ADC中，通过噪声整形SAR ADC中的无源滤波器对输入信号进行滤波处理，获得粗略量化后的第一输出信号；再将输入信号输入二位量化调制器中，获取第二输出信号，第二输出信号是用于后续确定预防过载的预设超量程因子；在获取到第一输出信号和第二输出信号后，利用确定的预设超量程因子，对第一输出信号再次进行处理，获得第一转换周期对应的输出信号。
图2是本发明实施例提供的改良缩放式模数转换器的具体结构示意图。现结合图2详细说明第二输出信号的方式。在一种可能的实现方式里，校准转换模块包括：数字校准模块和数模转换模块；其中，数字校准模块的输出端与数模转换模块的输入端电连接，数模转换模块的输出端与二位量化调制器的输入端电连接，并且，缩放数字逻辑模块的第二输出端与数字校准模块的输入端电连接；数字校准模块，用于对缩放数字逻辑模块的输出的第二转换周期对应的总输出信号进行电容失配校准，生成电容失配校准后的输出信号；数模转换模块，用于对数字校准模块生成的电容失配校准后的输出信号进行转换处理，输出模拟信号。
数字校准模块为采用数据加权平均技术(Data Weighted Averaging,DWA)的数字校准模块，数模转换模块为反馈电容数模转换模块。此处，使用数字校准模块对第二转换周期对应的总输出信号进行电容失配校准，是因为数模转换模块是由多组相同的单位电容组成的，由于在实际生产过程中，制造出来的单位电容存在工艺误差，不可能完全相同，这种现象又称为电容失配，为保证精度，需要对第二转换周期的总输出信号进行电容失配校准后再输入数模转换器中。
在一种可能的实现方式里，二位量化调制器，具体用于对模拟信号和输入信号进行做差，获得仅包含转换量化误差的信号，对仅包含转换量化误差的信号进行转换处理，获得第二输出信号。第二输出信号包括：第一码流、第二码流、第三码流和第四码流中的任意一种码流。示例性地，第一码流的取值为00，第二码流的取值为01，第三码流的取值为10，以及第四码流的取值为11。
第二输出信号的取值不同，对第一输出信号的处理方式也不同。缩放数字逻辑模块，具体用于获取预设超量程因子，在第二输出信号为第一码流或第二码流时，利用预设超量程因子，对第一输出信号进行做差，获得第一转换周期对应的总输出信号，在第二输出信号为第三码流或第四码流时，利用预设超量程因子，对第一输出信号进行求和，获得第一转换周期对应的总输出信号。
这里，预设超量程因子的取值包括：第一预设超量程因子和第二预设超量程因子；其中，在第二输出信号为第一码流或第四码流时，对应的预设超量程因子的取值为第一预设超量程因子；在第二输出信号为第二码流或第三码流时，对应的预设超量程因子的取值为第二预设超量程因子。示例性地，第一预设超量程因子为1，第二预设超量程因子为0。
在一种可能的实现方式里，第一转换周期对应的总输出信号满足下式：
其中，Dout是指第一转换周期对应的总输出信号，k是指第一输出信号，M是指预设超量因子。
举例来说，当第二输出信号为00时，第一转换周期对应的总输出信号Dout的取值为k-1；当第二输出信号为01时，第一转换周期对应的总输出信号Dout的取值为k；当第二输出信号为10时，第一转换周期对应的总输出信号Dout的取值为k+1；当第二输出信号为00时，第一转换周期对应的总输出信号Dout的取值为k+2。也就是说，第一转换周期对应的总输出信号的取值范围是：k+{-1,0,1,2}。
需要说明的是，此处为了便于说明，仅给出了第一转换周期对应的总输出信号的求解方式，但该求解方式同样适用于其他转换周期。
这里，第一输出信号、第二输出信号、第一转换周期对应的总输出信号，以及第二转换周期对应的总输出信号的表现形式为数字码。
在获得第一转换周期的总输出信号后，一方面将第一转换周期的总输出信号Dout进行输出，另一方面将第一转换周期的总输出信号Dout输入数字校准模块和数模转换模块中进行处理，将其作为下一转换周期中生成模拟信号的参数。这种方式相当于利用第一输出信号k和预设超量程因子共同调节数模转换器的参考电压。相比于传统ZOOM ADC单纯使用预设超量程因子对数模转换器的参考电压进行调节的方式，本发明提供的利用第一输出信号k和预设超量程因子共同调节数模转换器的参考电压的方式，可向数模转换器提供取值范围缩小且跟随粗略转换结果不断更新的参考电压，有效保证二位量化调制器的线性度。
这里，数模转换模块的参考电压满足下式：
Vref+＝(k+M+1)·VLSB,C
Vref-＝(k-M)·VLSB,C
其中，Vref+是指数模转换模块的最大参考电压，Vref-是指数模转换模块的最小参考电压，k是指第一输出信号，M是指预设超量程因子，VLSB是指数模转换模块的最低有效位。
针对传统的缩放式模数转换器存在带外模糊和噪声泄露，造成最终输出信号线性度低，难以满足转换精度要求的问题，本发明提供了一种改良缩放式模数转换器，通过在第一转换周期内，使用噪声整形SAR ADC对输入信号进行粗略量化处理，获得第一输出信号；再使用二位量化调制器对输入信号进行处理，获得第二输出信号；基于第二输出信号，选取合适的预设超量程因子，对第一输出信号进行处理，获得第一转换周期对应的总输出信号；其中，使用二位量化调制器缩小数模转换器的参考电压。本发明提供的改良缩放式模数转换器可有效降低带外模糊和抑制噪声泄露的问题，提高整体输出信号的线性度，并有效降低对过采样率的要求，提高总输出信号的信号噪声比，进而进一步降低能耗。
为进一步说明本发明提供的改良缩放式模数转换器的效果，图3是本发明实施例提供的使用传统缩放式模数转换器进行仿真的结果示例图，图4是本发明实施例提供的使用改良缩放式模数转换器进行仿真的结果示例图。如图3所示，图中的纵轴为功率谱密度，单位为dB，横轴为频率，单位为Hz。由仿真结果可得，信噪比为103.1dB，总输出信号的有效位数为16.83bits。如图4所示，图中的纵轴为功率谱密度，单位为dB，横轴为频率，单位为Hz。由仿真结果可得，信号噪声比为109.3dB,总输出信号的有效位数为17.86bits。将图3和图4进行对比可以发现，信号噪声比提高了6.2dB，有效位数也增加了1.03bits，有效位数的增加，意味着转换精度的提高。也就是说，本发明提供的改良缩放式模数转换器很好的改善了噪声泄露的现象，并有效降低了带外模糊，提高总输出信号的线性度。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种改良缩放式模数转换器，其特征在于，所述改良缩放式模数转换器包括：噪声整形逐次逼近寄存器型模数转换器、校准转换模块、二位量化调制器、缩放数字逻辑模块；其中，
所述噪声整形逐次逼近寄存器型模数转换器的输入端和所述二位量化调制器的输入端接入输入信号，所述缩放数字逻辑模块的第一输出端输出总输出信号；所述噪声整形逐次逼近寄存器型模数转换器的输出端和所述二位量化调制器的输出端接入所述缩放式逻辑模块的输入端，所述缩放数字逻辑模块的第二输出端与所述校准转换模块的输入端电连接，所述校准转换模块的输出端与所述二位量化调制器的输入端电连接；
所述噪声整形逐次逼近寄存器型模数转换器，用于在第一转换周期内，对所述输入信号进行量化处理，输出第一输出信号；
所述二位量化调制器，用于在所述第一转换周期内，基于模拟信号和所述输入信号，输出第二输出信号；
所述校准转换模块，用于根据第二转换周期对应的总输出信号生成所述模拟信号；所述第二转换周期是指所述第一转换周期相邻的前一个转换周期；
所述缩放数字逻辑模块，用于对同步输入的所述第一输出信号和所述第二输出信号进行处理，获得所述第一转换周期对应的总输出信号。
2.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述第二输出信号包括第一码流、第二码流、第三码流和第四码流中的任意一种码流；所述缩放数字逻辑模块，具体用于获取预设超量程因子，在所述第二输出信号为所述第一码流或所述第二码流时，利用所述预设超量程因子，对所述第一输出信号进行做差，获得所述第一转换周期对应的总输出信号，在所述第二输出信号为所述第三码流或所述第四码流时，利用所述预设超量程因子，对所述第一输出信号进行求和，获得所述第一转换周期对应的总输出信号。
3.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述预设超量程因子的取值包括：第一预设超量程因子和第二预设超量程因子；其中，
在所述第二输出信号为所述第一码流或所述第四码流时，对应的所述预设超量程因子的取值为所述第一预设超量程因子；
在所述第二输出信号为所述第二码流或所述第三码流时，对应的所述预设超量程因子的取值为所述第二预设超量程因子。
4.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述校准转换模块包括：数字校准模块和数模转换模块；其中，
所述数字校准模块的输出端与所述数模转换模块的输入端电连接，所述数模转换模块的输出端与所述二位量化调制器的输入端电连接，并且，所述缩放数字逻辑模块的第二输出端与所述数字校准模块的输入端电连接；
所述数字校准模块，用于对所述缩放数字逻辑模块的输出的所述第二转换周期对应的总输出信号进行电容失配校准，生成电容失配校准后的输出信号；
所述数模转换模块，用于对所述数字校准模块生成的所述电容失配校准后的输出信号进行转换处理，输出所述模拟信号。
5.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述二位量化调制器，具体用于对所述模拟信号和所述输入信号进行做差，获得仅包含转换量化误差的信号，对所述仅包含转换量化误差的信号进行转换处理，获得所述第二输出信号。
6.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述噪声逐次逼近寄存器型模数转换器和所述二位量化调制器采用并行工作时序。
7.根据权利要求2所述的改良缩放式模数转换器，其特征在于，所述第一转换周期对应的总输出信号满足下式：
其中，Dout是指所述第一转换周期对应的总输出信号，k是指所述第一输出信号，M是指所述预设超量因子。
8.根据权利要求4所述的改良缩放式模数转换器，其特征在于，所述数模转换模块的参考电压满足下式：
其中，Vref+是指所述数模转换模块的最大参考电压，Vref-是指所述数模转换模块的最小参考电压，k是指所述第一输出信号，M是指所述预设超量程因子，VLSB是指所述数模转换模块的最低有效位。
9.根据权利要求4所述的改良缩放式模数转换器，其特征在于，所述数字校准模块为采用数据加权平均技术的数字校准模块，所述数模转换模块为反馈电容数模转换模块。
10.根据权利要求1所述的改良缩放式模数转换器，其特征在于，所述第一输出信号、所述第二输出信号、所述第一转换周期对应的总输出信号，以及所述第二转换周期对应的总输出信号的表现形式为数字码。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410193157.4A CN118199634A (zh) | 2024-02-21 | 2024-02-21 | 一种改良缩放式模数转换器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410193157.4A CN118199634A (zh) | 2024-02-21 | 2024-02-21 | 一种改良缩放式模数转换器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118199634A true CN118199634A (zh) | 2024-06-14 |
Family
ID=91395659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410193157.4A Pending CN118199634A (zh) | 2024-02-21 | 2024-02-21 | 一种改良缩放式模数转换器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN118199634A (zh) |
-
2024
- 2024-02-21 CN CN202410193157.4A patent/CN118199634A/zh active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication |