CN118173145A - 三维nand存储器装置和系统以及执行其读取操作的方法 - Google Patents

三维nand存储器装置和系统以及执行其读取操作的方法 Download PDF

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CN118173145A CN202211569383.5A CN202211569383A CN118173145A CN 118173145 A CN118173145 A CN 118173145A CN 202211569383 A CN202211569383 A CN 202211569383A CN 118173145 A CN118173145 A CN 118173145A
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Abstract

本公开提供了一种存储器装置，其包括通过字线和位线寻址的存储器单元以及用于执行对该存储器装置的读取操作的外围电路。该外围电路被配置为：向选定字线施加读取电压；并且向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。

Description

三维NAND存储器装置和系统以及执行其读取操作的方法
技术领域
本公开总体上涉及半导体技术领域，更具体而言涉及执行NAND存储器装置和系统中的读取操作。
背景技术
随着存储器装置缩小到更小的管芯尺寸以降低制造成本并且提高存储密度，平面存储器单元的缩放因加工技术限制和可靠性问题而面临挑战。三维(3D)存储器架构能够解决平面存储器单元中的密度和性能限制。
在3D NAND存储器装置中，存储器阵列可以包括多个垂直布置于衬底上的存储器串，每一存储器串具有垂直堆叠设置的多个存储器单元。照此，可以极大地提高单位面积的存储密度。在3D NAND存储器装置中，可以同时对共享同一字线的存储器单元进行编程和读取。在读取操作期间，可以对未选的字线施加通过电压，从而开启未选存储器单元，并且可以对选定字线施加读取电压，从能够在选定位线上感测到通过目标存储器单元流动的电流。为了确保开启所有的未选存储器单元，通过电压往往高于读取电压。本公开涉及3DNAND存储器装置和系统中的相关读取操作的优化。
发明内容
本公开中描述了三维NAND存储器装置和系统以及执行所述NAND存储器装置和系统中的读取操作的方法的实施例。
本公开的一个方面提供了一种存储器装置，其包括通过字线和位线寻址的存储器单元以及用于执行对该存储器装置的读取操作的外围电路。该外围电路被配置为：向选定字线施加读取电压；并且向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
在一些实施例中，读取电压包括第一读取参考电压和高于第一读取参考电压的第二读取参考电压；并且该通过电压包括第一通过电压和低于第一通过电压的第二通过电压。在第一读取参考电压和第二读取参考电压被分别施加至选定字线时，第一通过电压和第二通过电压被施加至该未选字线。
在一些实施例中，读取电压进一步包括第一组读取参考电压和高于第一组读取参考电压的第二组读取参考电压；在第一组中的任何读取参考电压被施加至选定字线时所述第一通过电压被施加至该未选字线；并且在第二组中的任何读取参考电压被施加至选定字线时所述第二通过电压被施加至该未选字线。
在一些实施例中，该外围电路被进一步配置为向不与选定字线相邻的另一未选字线施加另一通过电压，其中，该另一通过电压低于被施加至与选定字线相邻的未选字线的通过电压。
在一些实施例中，所述通过电压和所述另一通过电压被配置为开启耦合至所述通过电压和所述另一通过电压的存储器单元。
在一些实施例中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
在一些实施例中，施加至与选定字线相邻的两条未选字线的通过电压包括不同幅值。
在一些实施例中，读取电压包括一个或多个读取参考电压，并且所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
本公开的另一方面提供了一种用于执行对存储器装置的读取操作的方法，该存储器装置包括可通过字线和位线寻址的存储器单元。该方法包括：向选定字线施加读取电压；以及向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
在一些实施例中，该方法进一步包括：在第一时间向选定字线施加第一读取参考电压；在该第一时间向该未选字线施加第一通过电压；在第二时间向选定字线施加第二读取参考电压，其中，第二读取参考电压高于第一读取参考电压；以及在该第二时间向该未选字线施加第二通过电压，其中，第二通过电压低于第一通过电压。
在一些实施例中，该方法进一步包括：在施加至选定字线的读取电压包括第一组读取参考电压时，向该未选字线施加第一通过电压；以及在施加至选定字线的读取电压包括第二组读取参考电压时，向该未选字线施加第二通过电压，其中，第二组读取参考电压包括高于第一组读取参考电压的幅值。
在一些实施例中，该方法进一步包括向不与选定字线相邻的另一未选字线施加另一通过电压，其中，该另一通过电压低于被施加至与选定字线相邻的未选字线的通过电压。
在一些实施例中，所述通过电压和所述另一通过电压被配置为开启耦合至所述通过电压和所述另一通过电压的存储器单元。
在一些实施例中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
在一些实施例中，该方法进一步包括向与选定字线相邻的两条未选字线施加包括不同幅值的通过电压。
在一些实施例中，施加读取电压包括施加一个或多个读取参考电压，其中，所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
本公开的又一方面提供了一种存储器系统，其包括存储器控制器以及被配置为接收来自该存储器控制器的指令以执行读取操作的存储器装置。该存储器装置包括：由字线和位线寻址的存储器单元；以及外围电路，该外围电路被配置为向选定字线施加读取电压并且向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
在一些实施例中，读取电压包括第一读取参考电压和高于第一读取参考电压的第二读取参考电压；并且该通过电压包括第一通过电压和低于第一通过电压的第二通过电压，其中，在第一读取参考电压和第二读取参考电压被分别施加至选定字线时，第一通过电压和第二通过电压被施加至该未选字线。
在一些实施例中，读取电压进一步包括第一组读取参考电压和高于第一组读取参考电压的第二组读取参考电压；在第一组中的任何读取参考电压被施加至选定字线时所述第一通过电压被施加至该未选字线；并且在第二组中的任何读取参考电压被施加至选定字线时所述第二通过电压被施加至该未选字线。
在一些实施例中，该外围电路被进一步配置为向不与选定字线相邻的另一未选字线施加另一通过电压，其中，该另一通过电压低于被施加至与选定字线相邻的未选字线的通过电压。
在一些实施例中，所述通过电压和所述另一通过电压被配置为开启耦合至所述通过电压和所述另一通过电压的存储器单元。
在一些实施例中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
在一些实施例中，施加至与选定字线相邻的两条未选字线的通过电压包括不同幅值。
在一些实施例中，读取电压包括一个或多个读取参考电压，并且所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
本领域技术人员根据本公开的描述、权利要求和附图能够理解本公开的其他方面。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-1C示出了根据本公开的一些实施例的具有NAND存储器装置的存储器系统。
图2示出了根据本公开的一些实施例的NAND存储器装置的示意性电路图。
图3示出了根据本公开的一些实施例的三维(3D)NAND存储器装置的透视图。
图4A示出了根据本公开的一些实施例的3D NAND存储器装置中的阈值电压分布。
图4B示出了根据本公开的一些实施例的二进制代码与NAND存储器装置的状态的映射方案。
图5A示出了根据本公开的一些实施例的3D NAND存储器装置的示意性电路图。
图5B示出了根据本公开的一些实施例的3D NAND存储器装置的读取操作的波形。
图6A和图6B示出了根据本公开的一些实施例的用于3D NAND存储器装置的读取操作的波形。
图7示出了根据本公开的一些实施例的用于执行3D NAND存储器装置中的读取操作的方法。
在结合附图考虑时，根据下文阐述的详细描述，本公开的特征和优点将变得更加显而易见，在所有附图中，类似附图标记标识对应的元件。在附图中，类似的附图标记一般指示相同的、功能上类似的以及/或者结构上类似的元件。
将参考附图描述本公开的实施例。
具体实施方式
尽管论述了具体配置和布置，但是应当理解该论述只是为了达到举例说明的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。本领域技术人员显然将认识到也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等表示所述的实施例可以包括特定的特征、结构或特点，但未必每个实施例都包括该特定特征、结构或特点。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特点时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特点处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地由语境下的使用来理解术语。例如，文中采用的词语“一个或多个”可以至少部分地根据语境用来从单数的意义上描述任何特征、结构或特点，或者可以用来从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一”、“一个”或“该”理解为传达单数使用或者传达复数使用，其至少部分地取决于语境。此外，可以将词语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素，其还是至少部分地取决于语境。
文中所使用的词语“标称/标称地”是指在产品或工艺的设计阶段期间设置的部件或工艺步骤的特点或参数的预期或目标值连同高于和/或低于预期值的某一值范围。该值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，“大约”一词是指给定量的值可能基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，“大约”一词可以指示给定量的值在(例如)该值的10-30％(例如，该值的±10％、±20％或者30％)以内发生变动。
图1A示出了根据本公开的一些实施例的具有存储器系统10的示例性电子设备S1的框图。电子设备S1可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或者任何其他具有位于其内的存储设备的电子装置。存储器系统10包括NAND存储器装置100和存储器控制器20，其中，NAND存储器装置100可以包括本公开下文描述的任何NAND存储器装置。存储器系统10可以通过存储器控制器20与主机15通信，其中，存储器控制器20可以经由存储器信道30连接至NAND存储器装置100。在一些实施例中，存储器系统10可以具有不止一个NAND存储器装置100，与此同时可以由存储器控制器20管理每一NAND存储器装置100。
在一些实施例中，主机15可以包括电子装置的处理器，例如，中央处理单元(CPU)，或者可以包括片上系统(SoC)，例如，应用处理器(AP)。主机15发送将被存储到存储器系统10处的数据，或者通过读取存储器系统10而检索数据。
存储器控制器20可以处理从主机15接收到的I/O请求，确保数据完整性和有效率的存储，并且管理NAND存储器装置100。存储器信道30可以经由数据总线在存储器控制器20和NAND存储器装置100之间提供数据和控制通信。
存储器控制器20和一个或多个NAND存储器装置100可以被集成到各种类型的存储设备当中，例如，被包含到同一封装(诸如通用闪速存储(UFS)封装或eMMC封装)当中。也就是说，存储器系统10可以被实施并且封装到不同类型的最终电子产品当中。在图1B所示的一个示例中，存储器控制器20和单个NAND存储器装置100可以被集成到存储器卡26当中。存储器卡26可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26可以进一步包括将存储器卡26与主机(例如，图1A中的主机15)耦合起来的存储器卡连接器24。在如图1C所示的另一示例中，存储器控制器20和多个NAND存储器装置100可以被集成到固态驱动器(SSD)27当中。SSD 27可以进一步包括将SSD 27与主机(例如，图1A中的主机15)耦合起来的SSD连接器28。
参考图1A，NAND存储器装置100(例如，“闪存”、“NAND闪存”或“NAND”)可以是存储器芯片(封装)、存储器管芯或者存储器管芯的任何部分，并且可以包括一个或多个存储器平面101，存储器平面101中的每者可以包括多个存储器块103。在每一存储器平面101处可以发生等同的并发操作。可以具有数兆字节(MB)的大小的存储器块103是执行擦除操作的最小大小。如图1A所示，示例性NAND存储器装置100包括四个存储器平面101，并且每一存储器平面101包括六个存储器块103。每一存储器块103可以包括多个存储器单元，其中，可以通过诸如位线和字线的互连对每一存储器单元寻址。位线和字线可以是相互垂直布设的(例如，分别按照行和列)，从而形成金属线的阵列。如图1A中所示，位线和字线可以是分别沿x方向和y方向布设的。在本公开中，一个或多个存储器块103还可以被称为“存储器阵列”或“阵列”。存储器阵列是存储器装置中的执行存储功能的核心区。
NAND存储器装置100还包括外围区105，即围绕存储器平面101的区域。又称为外围电路的外围区105包含很多用以支持存储器阵列的功能的数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器60和控制电路70。控制电路70包括寄存器、有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。外围区105的控制电路70可以被配置为发起对存储器块103中的NAND存储器串的选定存储器单元的读取或编程操作。在一些实施方式中，控制电路70通过接口接收来自存储器控制器(例如，存储器控制器20)的读取或编程命令，并且作为响应，至少向设置在外围区105中的行解码器/字线驱动器40、列解码器/位线驱动器60和电压发生器发送控制信号，以发起对选定存储器单元的读取或编程操作。
应当指出，图1A中的存储器系统10和NAND存储器装置100中的电子部件的布局是作为示例示出的。存储器系统10和NAND存储器装置100可以具有其他布局并且可以包括额外部件。例如，NAND存储器装置100还可以具有高压电荷泵、I/O电路等。存储器系统10还可以包括固件、数据加扰器等。在一些实施方式中，外围电路区105和存储器阵列可以单独形成于分开的晶圆上，之后通过晶圆键合相互连接。
图2示出了根据本公开的一些实施例的NAND存储器装置100的示意图。NAND存储器装置100包括一个或多个存储器块103。每一存储器块103包括存储器串212。每一存储器串212包括存储器单元340。共享同一条字线的存储器单元340形成物理存储器页448。存储器串212还可以在每一端包括分别通过底部选择栅(BSG)332和顶部选择栅(TSG)334加以控制的至少一个场效应晶体管(例如，MOSFET)。顶部选择晶体管334-T的漏极端子可以连接至位线341，并且底部选择晶体管332-T的源极端子可以连接至阵列公共源极(ACS)446。ACS 446可以被整个存储器块中的存储器串212共享，因而又被称为公共源极线。
NAND存储器装置100还可以包括外围电路，该外围电路包括用以支持存储器块103的功能的很多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器60、控制电路70、电压发生器65以及输入/输出缓冲器55。这些电路包括有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
存储器块103可以经由字线(WL)333、底部选择栅(BSG)332和顶部选择栅极(TSG)334与行解码器/字线驱动器40耦合。存储器块103可以经由位线(BL)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号选择NAND存储器装置100上的存储器块103中的一个。行解码器/字线驱动器40可以根据X路径控制信号将从电压发生器65提供的电压传送至字线333。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收到的X路径控制信号将读取电压Vread和编程电压Vpgm传送至选定字线，并且将通过电压Vpass传送至未选字线。
列解码器/位线驱动器60可以根据从控制电路70接收的Y路径控制信号向未选位线传送禁止电压Vinhibit并且将选定位线连接至地。换言之，列解码器/位线驱动器60可以被配置为根据来自控制电路70的Y路径控制信号对一个或多个存储器串212选定或去选定。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的Y路径控制信号从存储器块103读取数据以及向存储器块103编程(写入)数据。例如，页缓冲器/感测放大器50可以存储将被编程到一个物理存储器页448当中的一个或多个逻辑页的数据。在另一个示例中，页缓冲器/感测放大器50可以执行验证操作，以确保数据已经被正确地编程到了每一存储器单元340当中。在又一个示例中，在读取操作期间，页缓冲器/感测放大器50可以感测流经位线341的反映存储器单元340的逻辑状态(即数据)的电流并且将小信号放大至可测量的放大结果。
输入/输出缓冲器55可以传送往返于页缓冲器/感测放大器50的I/O数据并且向控制电路70传送地址ADDR或命令CMD。在一些实施例中，输入/输出缓冲器55可以起着(图1A中的)存储器控制器20与NAND存储器装置100之间的接口的作用。
控制电路70可以响应于由输入/输出缓冲器55传送的命令CMD而控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，从而通过选择字线和位线对目标存储器单元进行编程。由此可以对通过选定字线和选定位线寻址的目标存储器单元进行编程。在读取操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以读取目标存储器单元。X路径控制信号和Y路径控制信号包括可以用来对存储器块103中的目标存储器单元定位的行地址X-ADDR和列地址Y-ADDR。行地址X-ADDR可以包括页索引、块索引和平面索引，从而分别标示出(图1A中的)物理存储器页448、存储器块103和存储器平面101。
在一些实施方式中，控制电路70可以包括一个或多个控制逻辑单元。本文描述的每一控制逻辑单元可以是在作为控制电路70的部分的处理器(例如，微控制器单元(MCU))上运行的软件模块和/或固件模块，或者可以是有限状态机(FSM)的硬件模块，例如，集成电路(IC，例如，专用IC(ASIC)、现场可编程门阵列(FPGA)等)，或者可以是软件模块、固件模块和硬件模块的组合。
电压发生器65可以在控制电路70的控制之下生成将供应给字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等。
在一些实施例中，NAND存储器装置100可以是基于浮栅技术形成的。在一些实施例中，NAND存储器装置100可以是基于电荷捕获技术形成的。基于电荷捕获的NAND存储器装置可以提供高存储密度和高固有可靠性。存储数据或逻辑状态(例如，存储器单元340的阈值电压Vth)取决于在存储层中捕获的电荷的数量。在一些实施例中，NAND存储器装置100可以是三维(3D)存储器装置，其中，存储器单元340可以是一个叠一个地垂直堆叠设置的。
图3示出了根据本公开的一些实施例的3D NAND存储器装置300的透视图。3D NAND存储器装置300可以是图1A中所示的NAND存储器装置100的部分，并且可以包括衬底330、位于衬底330之上的绝缘膜331、位于绝缘膜331之上的一个层级的底部选择栅(BSG)332、以及堆叠设置在BSG 332的顶上的又被称为“字线(WL)”的若干层级的控制栅333，从而形成了在z方向上由交替的导电层和电介质层构成的膜堆叠体335。在图3中为了清楚起见没有示出与各个层级的控制栅相邻的电介质层。
每一层级的控制栅通过在x方向(例如，字线方向)上贯穿膜堆叠体335的狭缝结构216-1和216-2分开。3D NAND存储器装置300还包括位于控制栅333的堆叠体之上的一个层级的顶部选择栅(TSG)334。TSG 334、控制栅333和BSG 332的堆叠体又被称为“栅电极”。3DNAND存储器装置300进一步包括存储器串212以及位于衬底330的处在相邻BSG 332之间的部分内的掺杂源极线区344。每一存储器串212包括在z方向上穿过绝缘膜331以及由交替的导电层和电介质层构成的膜堆叠体335延伸的沟道孔336。存储器串212还包括位于沟道孔336的侧壁上的存储器膜337、位于存储器膜337之上的沟道层338以及被沟道层338包围的核心填充物339。存储器膜337可以包括阻挡层、存储层和隧穿层，其中，存储器膜的存储层可以用于存储电子电荷(例如，电子或空穴)。存储器单元340(例如，340-1、340-2、340-3)可以形成于控制栅333(例如，333-1、333-2、333-3)与存储器串212的相交处。沟道层338的对应于相应的控制栅的部分还可以被称为该存储器单元的沟道。3D NAND存储器装置300进一步包括在TSG 334之上沿y方向(例如，位线方向)延伸并且与存储器串212连接的位线(BL)341。3D NAND存储器装置300还包括通过接触结构214与各栅电极连接的金属互连线343。膜堆叠体335的边缘被配置为具有阶梯形状，从而允许实现对每一层级的栅电极的电连接。
在图3中，出于例示的目的，将三个层级的控制栅333-1、333-2和333-3与一个层级的TSG 334和一个层级的BSG 332一起示出。在这一示例中，每一存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储器单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储器单元的数量可以超过三个，以提高存储容量。而且，TSG 334和BSG 332可以具有不止一个层级。3D NAND存储器装置300还可以包括其他结构，例如，TSG切口、公共源极接触部/阵列公共源极和虚设存储器串。为了简单起见，在图3中未示出这些结构。
在NAND存储器装置中，可以对共享同一字线的，即位于图2的同一物理存储器页448中的所有存储器单元340执行读取和编程操作。在一个示例中，NAND存储器装置可以被配置为在单级单元(SLC)模式中操作。在这一示例中个，存储器单元340可以处于擦除状态ER或者编程状态P1。最初，存储器阵列103中的所有存储器单元340可以被复位至作为逻辑“1”的擦除状态ER，其方式是在存储器单元的控制栅333与源极端子(例如，阵列公共源极446)之间实施负电压差，从而能够消除存储器单元340的存储层中的所有捕获到的电子电荷。例如，可以通过将存储器单元340的控制栅333设置到地并且向阵列公共源极446施加高正电压而引发该负电压差。在擦除状态ER(“状态ER”)中，存储器单元340的阈值电压Vth可以被复位至最低值，并且可以在位线341处受到测量或感测。在编程(即写入)期间，编程电压Vpgm(例如，位于10V和25V之间的正电压脉冲)可以被施加到控制栅333上，使得电子电荷(例如，电子)能够被注入到存储器单元340的存储层内，并由此提高存储器单元340的阈值电压Vth。因而，存储器单元340可以被编程至编程状态P1(又被称为“状态P1”)。
为了提高存储容量，NAND存储器装置还可以被配置为在多级单元(MLC)模式、三级单元(TLC)模式、四级单元(QLC)模式或者这些模式的组合中操作。在SLC模式中，一个存储器单元存储1个位，并且具有两个逻辑状态(或“状态”)，即状态ER和P1。在MLC模式中，一个存储器单元存储2个位，并且具有四个状态，即状态ER、P1、P2和P3。在TLC模式中，一个存储器单元存储3个位，并且具有八个状态，即状态ER和状态P1–P7。在QLC模式中，一个存储器单元存储4个位，并且具有16个状态(即状态EP和状态P1–P15)。一般而言，处于xLC模式中的一个存储器单元可以具有2n个状态，并且可以存储n位数据，其中，n是整数。例如，对于SLC、MLC、TLC和QLC模式而言，n分别等于1、2、3和4。
图4A示出了根据本公开的一些实施例的在xLC模式中受到编程的NAND存储器装置的阈值电压Vth分布。由于各种变化的原因，存储器单元的每一状态包括一定范围的阈值电压Vth，其中，每一状态的阈值电压Vth分布可以由概率密度表示。在一些实施例中，可以使用增量步进脉冲编程(ISPP)方案对该xLC模式(SLC、MLC、TLC、QLC等)的每一状态进行编程，其中，可以通过增加步长脉冲Vstep而使编程电压Vpgm递增式增大。例如，可以从状态ER首先向具有较低阈值电压的状态P1，之后向具有较高阈值电压的状态P2、P3直至状态P7对八个TLC状态进行编程。在一些实施例中，可以从ER顺次向状态P1、P2……P(2n-1)对xLC模式的2n个状态进行编程。如图4中所示，从状态ER到状态P(2n-1)，存储器单元的阈值电压Vth增大。因此，状态ER又被称为最低状态，并且状态P(2n-1)又被称为最高状态。较高状态具有较高阈值电压，并且较低状态具有较低阈值电压。
可以将存储器单元的状态映射至NAND存储器装置中存储的具有二进制代码的形式的数据。例如，可以按照格雷码的形式表示n位存储器单元的2n个状态。格雷码(即反射二进制代码(RBC)或反射二元码(RB))是一种二进制数系的排序，从而使得两个相继的值仅存在一个位(二进制数位)的差异。图4B示出了根据本公开的一些实施例的n位二进制代码与NAND存储器装置的状态的映射方案。在这一示例中，TLC模式中的八个状态(状态ER和P1-P7)可以分别对应于3位二进制代码(111)、(110)、(100)、(000)、(010)、(011)、(001)和(101)。
在TLC模式中，在从左到右来读的情况下，二进制代码的三个位可以被命名为最高有效位(MSB)、中心有效位(CSB)和最低有效位(LSB)。例如，状态P5可以被映射至二进制代码(011)，其中，MSB、CSB和LSB分别为“0”、“1”和“1”。在一些实施例中，可以同时对同一物理存储器页中的存储器单元进行读取或编程，其中，每一存储器单元可以根据逻辑页(例如，TLC模式中的分别对应于二进制代码的LSB、CSB和MSB的下页、中间页和上页)中的编程数据而受到编程。在编程期间，n位二进制代码的逻辑页(即编程数据)可以被暂时存储在页缓冲器50(图1A和图2)中。
注意，本公开的范围不限于图4B中所示的映射方案。本文公开的NAND存储器装置和系统以及方法可以被应用于与xLC模式的2n个状态相关联的不同的一组二进制代码。
参考图4A，可以通过将存储器单元的阈值电压Vth与一个或多个参考电压VR(例如，VR1、VR2……)进行比较而确定存储器单元的状态。由此可以确定存储器单元中存储的状态或数据。可以将参考电压VR选择为位于两个相邻状态之间的读取裕量内，即位于较低状态的最高可能阈值电压与较高状态的最低可能阈值电压之间。在采用图4A中的八个TLC状态ER和P1-P7作为示例的情况下，通过向目标存储器单元的控制栅施加读取参考电压VR1-VR7，能够确定该存储器单元的阈值电压Vth的范围。例如，为了验证目标存储器单元是否处于状态ER上，可以使用读取参考电压VR1。如果目标存储器单元处于状态ER上，那么目标存储器单元的阈值电压Vth低于读取参考电压VR1。该目标存储器单元可以被开启并且在沟道中形成导电通路。如果目标存储器单元处于状态P1-P7中的任何一者上，那么目标存储器单元的阈值电压Vth高于读取参考电压VR1。由此目标存储器单元被关闭。通过在对应位线处测量或感测通过目标存储器单元的电流，能够确定目标存储器单元的阈值电压Vth或状态。
要想确定在SLC模式中存储的两个状态ER和P1，只需要读取参考电压VR1。要想确定MLC模式中的四个状态ER和P1-P3，可以使用读取参考电压VR1、VR2和VR3。要想确定TLC模式的八个状态ER和P1-P7，可以使用读取参考电压VR1-VR7。例如，在TLC模式中，状态ER的阈值电压低于VR1，并且状态P7的阈值电压高于VR7，其中，状态P1的阈值电压介于VR1和VR2之间。可以类似地确定状态P2-P6。类似地，在QLC模式中，可以采用15个读取参考电压验证所述的16个状态(ER和P1-P15)。为了验证xLC模式中的2n个状态，可以使用数量2n-1个读取参考电压。在一些实施例中，可以使用单个读取参考电压执行SLC读取，从而将两组逻辑状态分开。例如，通过将存储器单元的阈值电压与读取参考电压VR4进行比较，可以将状态ER和P1-P3与状态P4-P7分开。
图5A和图5B示出了根据本公开的一些实施例的NAND存储器装置的示意图500A以及在读取操作期间使用的波形500B。图5A的NAND存储器装置可以是图1A-1C和图2中所示的NAND存储器装置100。图5A的NAND存储器装置还可以包括图3所示的3D NAND存储器装置300。
要想读取选定存储器串212-S中的目标存储器单元340-S当中存储的数据，可以对选定字线(例如，WLn)施加读取电压Vread，与此同时可以对未选字线(例如，WLn±1和WLn±i，其中，i>1)施加通过电压Vpass(例如，图5B中所示的第三通过电压Vpass_3和第二通过电压Vpass_2)。在这一示例中，选定字线WLn是从BSG 332数的第n条字线，并且未选字线WLn±1与选定字线WLn相邻，其中，未选字线WLn+1位于选定字线WLn以上，并且未选字线WLn-1位于选定字线WLn以下。在未选字线WLn±i(其中，i>1)与选定字线WLn之间有至少一条字线。
在读取电压Vread被施加至选定字线WLn时，耦合至选定字线WLn的存储器单元可以被基于存储器单元的阈值电压而开启或关闭。对于具有低于读取电压Vread的阈值电压Vth的存储器单元而言，所述存储器单元可以被开启。导电路径可以形成于存储器单元的沟道中。如果存储器单元的阈值电压Vth高于读取电压Vread，那么该存储器单元被关闭。通过感测选定位线212-S处的电流，可以相应地确定耦合至选定字线WLn和选定位线212-S的目标存储器单元340-S的状态。
在一些实施方式中，可以分别在SLC、MLC、TLC、QLC或xLC模式下将存储器单元编程为具有2、4、8、16或2n个状态。相应地，在读取操作期间，读取电压Vread可以包括一个或多个电压水平。例如，要想从按照MLC模式编程的存储器单元读取数据，读取电压Vread可以包括三个读取参考电压VR1、VR2和VR3，以确定四个状态(ER、P1、P2和P3)。参见图3和图5B。要想从按照xLC模式编程的存储器单元读取数据，读取电压Vread可以包括2n-1个读取参考电压VR1、VR2、VR3……它们中的每者区分存储器单元的两个逻辑状态。在一些实施例中，读取电压Vread可以按照从最低读取参考电压(例如，VR1)到最高读取参考电压(例如，/>)的顺序增大，从而首先确定目标存储器单元是否处于最低状态(即，擦除状态ER)上，并且最后确定目标存储器单元是否处于最高状态(即，状态P(2n-1))上。在一些实施例中，可以在读取操作中实施预留(reserved)顺序。在一些实施例中，可以根据逻辑状态与二进制代码的映射方案采用所述2n-1个读取参考电压VR1、VR2、VR3……/>的子集确定目标存储器单元的逻辑状态。例如，在使用图4B中所示的映射方案的TLC模式下，读取参考电压的第一子集，即VR3和VR7可以用于确定目标存储器单元的MSB，而读取参考电压的第二子集，即VR2、VR4和VR6则可以用于确定目标存储器单元的CSB，并且读取参考电压的第三子集，即VR1和VR5可以用于确定目标存储器单元的LSB。施加读取参考电压的第一子集VR3、VR7、读取参考电压的第二子集VR2、VR4、VR6以及读取参考电压的第三子集VR1、VR5的顺序可以就按照这一顺序或者逆顺序或者任何其他适当顺序。
在一些实施例中，施加至未选字线WLn±1和WLn±i(其中，i>1)的通过电压Vpass(例如，第三通过电压Vpass_3和第二通过电压Vpass_2)可以是高于存储器单元的最高状态(例如，xLC模式的状态P(2n-1))的阈值电压Vth的任何适当电压，使得在读取操作期间所有未选存储器单元均被开启。在一些实施例中，读取电压Vread可以是处于0V和4V之间的范围内的任何适当电压，并且通过电压Vpass(例如，Vpass_3、Vpass_2)可以处于5V和9V之间的范围内。
在读取操作期间，由于来自与目标存储器单元相邻的未选存储器单元的影响，可能发生读取干扰。存储在相邻存储器单元中的电子电荷可能电耦合至存储在目标存储器单元中的电子电荷。因此，可能缩小目标存储器单元的读取裕量。在相邻存储器单元处于具有较高阈值电压Vth的较高状态上时，存储在所述相邻存储器单元中的电子电荷的数量更大，并且从所述相邻存储器单元到目标存储器单元的耦合效应也可能更大。在目标存储器单元处于较低状态上时，目标存储器单元中存储的电子电荷更少，并且来自所述相邻存储器单元的影响可能更大。因此，较低状态的读取裕量缩减可能比较高状态更加严重。
在一些实施例中，如图5B中所示，施加至与选定字线WLn相邻的未选字线WLn-1和WLn+1的第二通过电压Vpass_2可以高于或者大于施加至其他未选字线WLn±i(其中，i>1)的第三通过电压Vpass_3。提高的第二通过电压Vpass_2可以形成更强的约束相邻存储器单元中的电子电荷的电场，并且由此抑制从相邻存储器单元到目标存储器单元的耦合效应。
在图5B的示例中，可以向未选字线WLn-1和WLn+1施加相同的第二通过电压Vpass_2。在一些实施例中，可以向未选字线WLn-1和WLn+1施加具有不同幅值的通过电压，从而对3D NAND存储器装置中的来自位于目标存储器单元以下和以上的相邻存储器单元的耦合效应进行细调。在下文的描述中，为了简单起见，向未选字线WLn-1和WLn+1施加相同的通过电压。
尽管在读取操作期间提高通过电压能够抑制来自相邻存储器单元的耦合效应，但是存储器单元可能因提高的通过电压Vpass所诱发的福勒-诺特海姆(Fowler-Northeim，FN)隧穿而遭受软编程。电子电荷(例如，热电子)可能被注入到存储器单元的存储层内，从而引起存储器单元的阈值电压Vth的移位。因此，希望优化施加至未选字线WLn±1和WLn±i(其中，i>1)的通过电压Vpass(例如，Vpass_3和Vpass_2)，从而减少因软编程以及来自相邻存储器单元的耦合效应造成的读取干扰。
图6A和图6B示出了根据本公开的一些实施例的用于NAND存储器装置的读取操作的波形600A和600B。图6A和图6B中描绘的NAND存储器装置可以是图1A-1C和图2中所示的NAND存储器装置100，还可以包括图3和图5A中所示的3D NAND存储器装置。
与图5B类似，图6A和图6B中描绘的读取操作也包括向选定字线WLn施加读取电压Vread，其中，读取电压Vread可以包括2n-1个读取参考电压VR1、VR2、VR3……中的一者或多者，以读取数据，即，确定目标存储器单元处于所述的2n个状态中的哪一状态上。在一个示例中，读取电压Vread可以按照从最低读取参考电压VR1到最高读取参考电压/>的顺序增大，以确定目标存储器单元是否处于状态ER、P1、P2……或者P(2n-1)上。在图6A中被示为示例的三个读取参考电压VR1、VR2和VR3可以被用作读取电压Vread，以确定目标存储器单元是否处于擦除状态ER、状态P1、状态P2或状态P3上。在另一个示例中，读取电压Vread可以按照从最高读取参考电压/>到最低读取参考电压VR1的顺序减小，以确定目标存储器单元是否处于状态P(2n-1)、状态P(2n-2)、状态P(2n-3)……状态P2,状态P1或状态ER上。在图6B中被示为示例的三个读取参考电压VR3、VR2和VR1可以被用作读取电压Vread，以确定目标存储器单元是否处于状态P3、状态P2、状态P1或擦除状态ER上，其为图6A的逆顺序。
注意，在图5B、图6A和图6B中示出了分别用于确定擦除状态ER、状态P1、状态P2或状态P3的三个读取参考电压VR1、VR2和VR3作为示例。在一些实施例中，读取电压Vread可以包括读取参考电压VR1、VR2、VR3……的n个子集，其可以用于确定表示2n个状态的n位二进制代码，其中，所述的n个子集中的每者可以根据映射方案(例如，参见图4B)包括任何适当数量的读取参考电压VR1、VR2、VR3……/>例如，读取电压Vread可以包括读取参考电压VR1、VR2、VR3……/>的第一子集(例如，VR3和VR7)，以确定二进制代码的第一位(例如，TLC模式中的MSB)。读取电压Vread可以包括读取参考电压VR1、VR2、VR3……/>的第二子集(例如，VR2、VR4和VR6)，以确定二进制代码的第二位(例如，TLC模式中的CSB)。读取电压Vread还可以包括读取参考电压VR1、VR2、VR3……/>的第三子集(例如，VR1和VR5)，以确定二进制代码的第三位(例如，TLC模式中的LSB)。尽管可以顺次确定二进制代码的第一、第二和第三位，但是可以采用任何适当顺序，其仍然落在本公开的范围内。此外，每一子集中的读取参考电压VR1、VR2、VR3……/>也可以是按照任何适当顺序施加的。一般而言，读取参考电压VR1、VR2、VR3……/>可以用于确定对应于xLC模式内的存储器单元的2n个状态的n位二进制代码。
与图5B中的波形500B类似，在波形600A和600B中，第三通过电压Vpass_3可以被施加至不与选定字线WLn相邻的未选字线WLn±i(其中，i>1)。如前文所论述的，第三通过电压Vpass_3可以是高于存储器单元的最高状态(即，xLC模式中的状态P(2n-1))的阈值电压Vth的任何适当电压。第三通过电压Vpass_3可以处于5V和9V之间的范围内。
与图5B中的波形500B不同，在波形600A和600B中，可以根据施加至选定字线WLn的读取电压Vread的幅值，即根据要在该读取操作期间确定的目标存储器的状态，向与选定字线WLn相邻的未选字线WLn±1中的每者施加两个或更多通过电压。例如，在第一时间，第一读取参考电压(例如，VR1)可以被施加至选定字线WLn，并且第一通过电压Vpass_1可以被施加至未选字线WLn±1。在第二时间，高于第一读取参考电压的第二读取参考电压(例如，VR3)可以被施加至选定字线WLn，并且低于第一通过电压Vpass_1的第二通过电压Vpass_2可以被施加至未选字线WLn±1。此外，在读取电压Vread包括用于确定目标存储器单元的第一组状态(例如，状态ER和P1)的第一组读取参考电压(例如，VR1和VR2)时，第一通过电压Vpass_1可以被施加至未选字线WLn±1。在读取电压Vread包括用于确定目标存储器单元的第二组状态(例如，状态P2和P3)的第二组读取参考电压(例如，VR3)时，第二通过电压Vpass_2可以被施加至未选字线WLn±1。在第二组状态是比第一组状态高的状态时，第二组读取参考电压可以高于第一组读取参考电压。
如前文所论述的，第二通过电压Vpass_2可以高于或大于第三通过电压Vpass_3，从而能够抑制从相邻存储器单元到目标存储器单元的耦合效应。由于在较高状态(例如，第二组状态)上相邻存储器单元对目标存储器单元的耦合效应相对较小，因而可以使第二通过电压Vpass_2从第三通过电压Vpass_3增大第一预先给定值。在一些实施方式中，第一预先给定值可以处于0.5V和1V之间的范围内。由于在较低状态(例如，第一组状态)上相邻存储器单元对目标存储器单元的耦合效应相对较大，因而可以使第一通过电压Vpass_1从第三通过电压Vpass_3增大第二预先给定值，其中，第二预先给定值大于第一预先给定值。在一些实施方式中，第二预先给定值可以处于1V和2V之间的范围内。换言之，在确定较低状态(例如，第一组状态)时使用的第一通过电压Vpass_1可以高于或者大于在确定较高状态(例如，第二组状态)时使用的第二通过电压Vpass_2。照此，可以通过根据施加至选定字线WLn的读取电压调整施加至与选定字线WLn相邻的未选字线WLn±1的通过电压的幅值而抑制来自相邻存储器单元的耦合效应，与此同时还能够减少因高通过电压引起的软编程。
一般而言，读取电压Vread可以被划分成任何适当数量的组，并且不限于图6A和图6B中所示的两个组，其中，每一组可以包括用于确定xLC模式中的2n个状态的读取参考电压VR1、VR2、VR3……中的一者或多者。在一个示例中，第二组中的每一读取参考电压可以具有高于第一组中的任何读取参考电压的幅值。在这一示例中，在第二组读取参考电压被作为读取电压Vread施加至选定字线WLn时施加至未选字线WLn±1的第二通过电压Vpass_2可以具有比在第一组读取参考电压被作为读取电压Vread施加至选定字线WLn时施加至未选字线WLn±1的第一通过电压Vpass_1更低的幅值。
图7示出了根据本公开的一些实施例的NAND存储器装置的读取操作的方法700。应当理解，方法700并不具有排他性，也可以在所例示的操作步骤中的任何操作步骤之前、之后或之间执行其他操作步骤。在一些实施例中，方法700的一些操作步骤可以省略，或者可以包含在这里为了简洁起见而未描述的其他操作步骤。在一些实施例中，方法700的操作步骤可以是按照不同顺序执行的，并且/或者可以发生变化。
在图6A-6B和图7中所示的示例中，可以实施以下操作步骤，从而从NAND存储器装置读取数据。
在操作步骤S710中，可以对选定字线WLn施加读取电压Vread，其中，读取电压Vread可以被设置为具有初始读取参考电压，例如，读取参考电压VR1。
在操作步骤S720中，第三通过电压Vpass_3可以被施加至不与选定字线WLn相邻的未选字线WLn±i(其中，i>1)，即，在选定字线WLn与未选字线WLn±i之间有至少一条字线。第三通过电压Vpass_3是高于存储器单元的最高状态(即，状态P(2n-1))的阈值电压Vth的任何适当电压，从而使所有未选存储器单元都能够被开启。
在操作步骤S730中，方法700检查读取电压Vread是否小于或低于预定水平。例如，方法700可以检查读取电压Vread是否处于用于确定较低状态的第一组读取参考电压中。在图6A和图6B的示例中，第一组读取参考电压包括用于确定状态ER和P1的读取参考电压VR1和VR2。
如果读取电压Vread小于或低于该预定水平，或者第一组中的任何读取参考电压被作为读取电压Vread施加，那么第一通过电压Vpass_1可以在操作步骤S740中被施加至与选定字线WLn相邻的未选字线WLn±1。
如果读取电压Vread不小于或低于该预定水平，例如，如果读取电压Vread处于第二组读取参考电压中(例如，读取参考电压VR3)，那么第二通过电压Vpass_2可以在操作步骤S750中被施加至与选定字线WLn相邻的未选字线WLn±1。第一通过电压Vpass_1大于第二通过电压Vpass_2，而第二通过电压Vpass_2又大于第三通过电压Vpass_3。
在操作步骤S760中，可以通过感测流经选定位线的电流而将目标存储器单元的阈值电压Vth与读取电压Vread进行比较。如果该电流高于预先给定的电流水平，那么可以认为目标存储器单元被开启，并且可以认为目标存储器单元的阈值电压Vth低于读取电压Vread。如果该电流不高于该预先给定的电流水平，那么可以认为目标存储器单元被关闭，并且可以认为目标存储器单元的阈值电压Vth不低于读取电压Vread。
在操作步骤S770中，如果可以确定目标存储器单元的逻辑状态，那么可以结束读取操作。例如，在读取参考电压VR1被设置为读取电压Vread并且确定目标存储器单元的阈值电压Vth低于读取电压Vread时，那么目标存储器单元处于擦除状态ER上。参见图4A。类似地，在读取电压Vread是最高读取参考电压(例如，)时，如果目标存储器单元的阈值电压Vth不低于读取参考电压/>那么可以认为目标存储器单元处于最高状态P(2n-1)上，并且也可以结束读取操作。
如果在读取步骤S770中不能确定目标存储器单元的逻辑状态，那么可以在操作步骤S780中将读取电压Vread改为下一读取参考电压，可以在操作步骤S710中继续并重复读取操作。例如，如果读取电压Vread被设置在读取参考电压VR1上并且确定目标存储器单元的阈值电压Vth不低于读取电压Vread，那么不能唯独基于读取参考电压VR1确定目标存储器单元的状态。在一个示例中，可以将读取电压Vread设置在读取参考电压VR2上，并且可以再次重复操作步骤S710-S770。如果目标存储器单元的阈值电压Vth低于读取参考电压VR2，那么可以确定目标存储器单元处于状态P1上。
在一种实施方式中，可以按照(例如)从读取参考电压VR1、VR2、VR3……直至的增大顺序向选定字线施加读取电压Vread，并且可以将目标存储器单元的阈值电压Vth按照所述增大顺序顺次与读取参考电压VR1、VR2、VR3……直至/>进行比较。在这种实施方式中，如果目标存储器单元的阈值电压Vth低于读取参考电压VRm，那么可以认为目标存储器单元处于状态P(m-1)(其中，m＝1,2,…,2n-1)上。
在另一种实施方式中，可以按照(例如)从读取参考电压直至VR1的减小顺序向选定字线施加读取电压Vread，并且可以将目标存储器单元的阈值电压Vth按照所述减小顺序顺次与读取参考电压/>直至VR1进行比较。在这种实施方式中，如果目标存储器单元的阈值电压Vth不低于读取参考电压VRm，那么可以认为目标存储器单元处于状态P(m)(其中，m＝1,2,…,2n-1)上。
在又一种实施方式中，可以根据n位二进制代码的映射方案(例如，图4B中的)将读取电压Vread设置为读取参考电压VR1、VR2、VR3……例如，按照VR3、VR7，之后是VR2、VR4、VR6，随后是VR1和VR5的顺序，从而确定TLC模式中的3位二进制代码的MSB、CSB和LSB。在这种实施方式中，可以将目标存储器单元的阈值电压Vth与读取参考电压VR3、VR7，之后与VR2、VR4、VR6，随后与VR1和VR5进行比较。
在图7中，在操作步骤S730中，可以将读取参考电压划分成两组，即，具有小于预定水平的幅值的第一组和具有不小于该预定水平的幅值的第二组，在这两组中相应地对未选字线WLn±1施加两种不同的通过电压。注意，可以将用于确定xLC模式中的2n个状态的读取参考电压VR1、VR2、VR3……划分成任何适当数量的组，其中，可以相应地对未选字线WLn±1施加不同的通过电压。每一组可以包括读取参考电压中的一者或多者。在施加至选定字线WLn的读取电压Vread被设置成具有较高幅值的组中的读取参考电压时，施加至未选字线WLn±1的对应的通过电压可以被设置得较低。反之，在施加至选定字线WLn的读取电压Vread被设置成具有较低幅值的组中的读取参考电压时，施加至未选字线WLn±1的对应的通过电压可以被设置得较高。需要说明的是，虽然有这些操作步骤，但是这些电压可以同时提供到选定字线、未选字线等。
总之，本公开提供了一种存储器装置，其包括通过字线和位线寻址的存储器单元以及用于执行对该存储器装置的读取操作的外围电路。该外围电路被配置为：向选定字线施加读取电压；并且向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
本公开还提供了一种用于执行对存储器装置的读取操作的方法，该存储器装置包括可通过字线和位线寻址的存储器单元。该方法包括：向选定字线施加读取电压；以及向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
本公开进一步提供了一种存储器系统，其包括存储器控制器以及被配置为接收来自该存储器控制器的指令以执行读取操作的存储器装置。该存储器装置包括：由字线和位线寻址的存储器单元；以及外围电路，该外围电路被配置为向选定字线施加读取电压并且向与选定字线相邻的未选字线施加通过电压，其中，该通过电压的幅值根据施加至选定字线的读取电压而受到调整。
上文对具体实施例的描述将充分揭示本公开的概括实质，本领域其他技术人员不需要过多的试验就能够通过本领域的知识和技能容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开的一般原理。因此，基于文中提供的公开内容和指引，意在使这样的调整和修改落在所公开的实施例的等价方案的含义以及范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，因而本领域技术人员应当根据所述公开内容和指引对本说明书的术语或措辞加以解释。
上文借助于对所指定的功能及其关系的实施方式进行举例说明的功能构建块描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系即可。
发明内容部分和说明书摘要部分可能阐述了(多个)本发明人设想的本公开的一个或多个示例性实施例，而非全部的示例性实施例，因而并非意在通过任何方式对本公开和所附权利要求构成限制。
本公开的广度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是仅应根据下述权利要求及其等价方案限定。

Claims (24)

1.一种存储器装置，包括：
通过字线和位线寻址的存储器单元；以及
外围电路，所述外围电路被配置为：
提供读取电压到选定字线；并且
提供通过电压到与所述选定字线相邻的未选字线，其中，所述通过电压的幅值根据提供到所述选定字线的所述读取电压而调整。
2.根据权利要求1所述的存储器装置，其中：
所述读取电压包括第一读取参考电压和高于所述第一读取参考电压的第二读取参考电压；并且
所述通过电压包括第一通过电压和低于所述第一通过电压的第二通过电压；其中，在提供所述第一读取参考电压到所述选定字线时，提供所述第一通过电压到所述未选字线；在提供所述第二读取参考电压到所述选定字线时，提供所述第二通过电压到所述未选字线。
3.根据权利要求1所述的存储器装置，其中：
所述读取电压包括第一组的读取参考电压和高于所述第一组的读取参考电压的第二组的读取参考电压；
在所述第一组中的任何读取参考电压被提供到所述选定字线时所述第一通过电压被提供到所述未选字线；并且
在所述第二组中的任何读取参考电压被提供到所述选定字线时所述第二通过电压被提供到所述未选字线。
4.根据权利要求2所述的存储器装置，其中，所述外围电路被进一步配置为：
提供另一通过电压到不与所述选定字线相邻的另一未选字线，其中，所述另一通过电压低于被提供到与所述选定字线相邻的所述未选字线的所述通过电压。
5.根据权利要求4所述的存储器装置，其中，所述通过电压和所述另一通过电压被配置为开启耦合至所述选定字线和所述未选字线的所述存储器单元。
6.根据权利要求4所述的存储器装置，其中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
7.根据权利要求1所述的存储器装置，其中，提供到与所述选定字线相邻的两条未选字线的通过电压包括不同幅值。
8.根据权利要求1所述的存储器装置，其中，所述读取电压包括一个或多个读取参考电压，并且所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
9.一种用于执行对存储器装置的读取操作的方法，所述存储器装置包括能够通过字线和位线寻址的存储器单元，所述方法包括：
提供读取电压到选定字线；
提供通过电压到与所述选定字线相邻的未选字线，其中，所述通过电压的幅值根据提供到所述选定字线的所述读取电压而调整。
10.根据权利要求9所述的方法，进一步包括：
在第一时间提供第一读取参考电压到所述选定字线；
在所述第一时间提供第一通过电压到所述未选字线；
在第二时间提供第二读取参考电压到所述选定字线，其中，所述第二读取参考电压高于所述第一读取参考电压；以及
在所述第二时间提供第二通过电压到所述未选字线，其中，所述第二通过电压低于所述第一通过电压。
11.根据权利要求10所述的方法，进一步包括：
在提供到所述选定字线的读取电压包括第一组的读取参考电压时，提供所述第一通过电压到所述未选字线；以及
在提供到所述选定字线的所述读取电压包括第二组的读取参考电压时，提供所述第二通过电压到所述未选字线，其中，所述第二组的读取参考电压包括高于所述第一组的读取参考电压的幅值。
12.根据权利要求10所述的方法，进一步包括：
提供另一通过电压到不与所述选定字线相邻的另一未选字线，其中，所述另一通过电压低于被提供到与所述选定字线相邻的所述未选字线的所述通过电压。
13.根据权利要求12所述的方法，其中，所述通过电压和所述另一通过电压被配置为开启耦合至所述通过电压和所述另一通过电压的所述存储器单元。
14.根据权利要求12所述的方法，其中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
15.根据权利要求9所述的方法，进一步包括：
提供包括不同幅值的通过电压到与所述选定字线相邻的两条未选字线。
16.根据权利要求9所述的方法，其中，所述提供所述读取电压包括提供一个或多个读取参考电压，其中，所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
17.一种存储器系统，包括：
存储器控制器；以及
被配置为接收来自所述存储器控制器的指令以执行读取操作的存储器装置，所述存储器装置包括：
通过字线和位线寻址的存储器单元；以及
外围电路，所述外围电路被配置为：
提供读取电压到选定字线；并且
提供通过电压到与所述选定字线相邻的未选字线，其中，所述通过电压的幅值根据提供到所述选定字线的所述读取电压而调整。
18.根据权利要求17所述的存储器系统，其中：
所述读取电压包括第一读取参考电压和高于所述第一读取参考电压的第二读取参考电压；并且
所述通过电压包括第一通过电压和低于所述第一通过电压的第二通过电压；其中，在提供所述第一读取参考电压到所述选定字线时，提供所述第一通过电压到所述未选字线；在提供所述第二读取参考电压到所述选定字线时，提供所述第二通过电压到所述未选字线。
19.根据权利要求18所述的存储器系统，其中：
所述读取电压包括第一组的读取参考电压和高于所述第一组的读取参考电压的第二组的读取参考电压；
在所述第一组中的任何读取参考电压被提供到所述选定字线时所述第一通过电压被提供到所述未选字线；并且
在所述第二组中的任何读取参考电压被提供到所述选定字线时所述第二通过电压被提供到所述未选字线。
20.根据权利要求18所述的存储器系统，其中，所述外围电路被进一步配置为：
提供另一通过电压到不与所述选定字线相邻的另一未选字线，其中，所述另一通过电压低于被提供到与所述选定字线相邻的所述未选字线的所述通过电压。
21.根据权利要求20所述的存储器系统，其中，所述通过电压和所述另一通过电压被配置为开启耦合至所述通过电压和所述另一通过电压的所述存储器单元。
22.根据权利要求20所述的存储器系统，其中，所述第二通过电压比所述另一通过电压高0.5V到1V，并且所述第一通过电压比所述另一通过电压高1V到2V。
23.根据权利要求17所述的存储器系统，其中，提供到与所述选定字线相邻的两条未选字线的通过电压包括不同的幅值。
24.根据权利要求17所述的存储器系统，其中，所述读取电压包括一个或多个读取参考电压，并且所述一个或多个读取参考电压中的每者区分所述存储器单元的两个逻辑状态。
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