CN118116424A - 信号生成电路、存储系统以及方法 - Google Patents

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CN118116424A CN202211485725.5A CN202211485725A CN118116424A CN 118116424 A CN118116424 A CN 118116424A CN 202211485725 A CN202211485725 A CN 202211485725A CN 118116424 A CN118116424 A CN 118116424A
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郑载勲
张志强
唐玉玲
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Abstract

本公开实施例提供一种信号生成电路、存储系统以及方法，电路包括：第一级电路，被配置为，接收第一时钟信号，且响应于存储器接收到的片选信号，生成与片选信号相对应的第一使能信号；第二级电路，被配置为，接收第一使能信号，并响应于存储器接收到的操作命令，生成与操作命令相对应的第二使能信号；输出电路，被配置为，接收第二时钟信号，并响应于第二使能信号，输出ODT触发信号，存储器的ODT电路响应于ODT触发信号调整工作状态。本公开实施例有利于改善信号完整性。

Description

信号生成电路、存储系统以及方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种信号生成电路、存储系统以及方法。
背景技术
存储系统通常被提供为计算机或其他电子系统中的内部半导体集成电路。目前存在多种不同类型的存储系统，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)和快闪存储器。
存储系统通常包括发送器和接收器，发送器和接收器通过通信总线进行信号传输，通信总线可以为地址总线、数据总线或者控制信号总线。为了减小发送器与接收器之间的信号反射提高信号完整性，引入片内终结器(ODT，On-Die Termination)电路，ODT电路可通过提供与通信总线的阻抗匹配的终结电阻来减少信号反射，以提高信号完整性。
发明内容
本公开实施例提供一种信号生成电路、存储系统以及操作存储系统的方法，至少有利于改善ODT电路提高信号完整性的效果。
根据本公开实施例，本公开实施例一方面提供一种信号生成电路，应用于存储系统，所述存储系统包括存储器，包括：第一级电路，被配置为，接收第一时钟信号，且响应于所述存储器接收到的片选信号，生成与所述片选信号相对应的第一使能信号；第二级电路，被配置为，接收所述第一使能信号，并响应于所述存储器接收到的操作命令，生成与所述操作命令相对应的第二使能信号；输出电路，被配置为，接收第二时钟信号，并响应于所述第二使能信号，输出ODT触发信号，所述存储器的ODT电路响应于所述ODT触发信号调整工作状态。
在一些实施例中，所述第一级电路还被配置为，接收所述第一时钟信号并生成第三时钟信号，所述第三时钟信号的时钟周期为所述第一时钟信号的时钟周期的M倍，所述第一使能信号基于所述片选信号以及所述第三时钟信号生成。
在一些实施例中，所述第一级电路包括：倍频电路，被配置为，接收所述第一时钟信号并进行倍频处理，以生成所述第三时钟信号；第一锁存电路，被配置为，接收所述片选信号以及所述第三时钟信号，并生成所述第一使能信号。
在一些实施例中，所述第一锁存电路包括：第一SR锁存器，所述第一SR锁存器的S输入端接收所述片选信号，R输入端接收所述第三时钟信号，Q输出端输出所述第一使能信号。
在一些实施例中，所述倍频电路包括：N个级联的触发器；处于首级的所述触发器的时钟输入端接收所述第一时钟信号，前一级的所述触发器的正相输出端连接下一级的所述触发器的时钟输入端，每一级的所述触发器的触发输入端与负相输出端连接，且处于尾级的所述触发器的正相输出端输出所述第三时钟信号。
在一些实施例中，所述触发器还具有复位端，且所述复位端接收所述片选信号。
在一些实施例中，所述第一级电路还包括：或门，所述或门的两个输入端分别接收所述片选信号以及休眠命令，输出端连接所述复位端，所述存储器响应于所述休眠命令进入休眠状态。
在一些实施例中，所述第一级电路还被配置为，接收休眠命令，并响应于所述休眠命令，以使所述第一使能信号保持为无效状态。
在一些实施例中，所述第二级电路包括：第二锁存电路，被配置为，接收所述操作命令以及所述第一使能信号，若所述操作命令有效，则触发输出所述第一使能信号作为所述第二使能信号。
在一些实施例中，所述第二锁存电路包括：第二SR锁存器，所述第二SR锁存器的S输入端接收所述操作命令，R输入端接收所述第一使能信号，Q输出端输出所述第二使能信号。
在一些实施例中，所述存储系统包括多个存储区块，每一所述存储区块包括多个所述存储器，定义执行操作的所述存储区块为目标存储区块，定义未执行操作的所述存储区块为非目标存储区块；所述操作命令包括目标写命令、非目标写命令、和/或非目标读命令，其中，所述目标写命令为所述目标存储区块中的所述存储器接收的所述操作命令，所述非目标写命令或所述非目标读命令为所述非目标存储区块中的所述存储器接收的所述操作命令；所述第二锁存电路还被配置为，接收所述目标写命令，并生成第一子使能信号作为与所述目标写命令相对应的所述第二使能信号；和/或，接收所述非目标写命令，并生成第二子使能信号作为与所述非目标写命令相对应的所述第二使能信号；和/或，接收所述非目标读命令，并生成第三子使能信号作为与所述非目标读命令相对应的所述第二使能信号。
在一些实施例中，所述第二锁存电路包括：第一子SR锁存器，所述第一子SR锁存器的S输入端接收所述目标写命令，R输入端接收所述第一使能信号，Q输出端输出所述第一子使能信号；和/或，第二子SR锁存器，所述第二子SR锁存器的S输入端接收所述非目标写命令，R输入端接收所述第一使能信号，Q输出端输出所述第二子使能信号；和/或，第三子SR锁存器，所述第三子SR锁存器的S输入端接收所述非目标读命令，R输入端接收所述第一使能信号，Q输出端输出所述第三子使能信号。
在一些实施例中，所述输出电路包括：至少一个与非门，所述与非门的两个输入端分别接收所述第二时钟信号以及所述第二使能信号，输出端输出所述ODT触发信号。
根据本公开一些实施例中，本公开实施例另一方面还提供一种存系统，包括：存储器，所述存储器具有ODT电路；上述实施例提供的信号生成电路，所述ODT电路响应于所述ODT触发信号调整工作状态。
在一些实施例中，还包括：触发电路，所述触发电路的输入端接收所述操作命令，触发端接收所述ODT触发信号，输出端输出ODT控制信号，所述ODT电路接收所述ODT控制信号以调整工作状态。
根据本公开一些实施例中，本公开实施例另一方面还提供一种操作存储系统的方法，所述存储系统包括存储器，且所述存储器具有ODT电路，包括：接收第一时钟信号，且响应于所述存储器接收到的片选信号，生成与所述片选信号相对应的第一使能信号；接收所述第一使能信号，并响应于所述存储器接收到的操作命令，生成与所述操作命令相对应的第二使能信号，其中，所述第二使能信号基于所述第一使能信号生成；接收第二时钟信号，并响应于所述第二使能信号，输出ODT触发信号，所述存储器的ODT电路响应于所述ODT触发信号调整工作状态。
在一些实施例中，所述生成与片选信号相对应的第一使能信号，包括：接收所述第一时钟信号并生成第三时钟信号，所述第三时钟信号的时钟周期为所述第一时钟信号的时钟周期的M倍；若所述片选信号无效，则所述第一使能信号保持无效状态，直至所述片选信号有效，则触发输出有效的所述第一使能信号。
在一些实施例中，所述生成与片选信号相对应的第一使能信号，还包括：响应于休眠命令，以使所述第一使能信号保持为无效状态，其中，所述存储器响应于所述休眠命令进入休眠状态。
在一些实施例中，所述存储系统包括多个存储区块，每一所述存储区块均包括多个所述存储器，多个所述存储区块包括执行操作的目标存储区块以及未执行操作的非目标存储区块；所述生成与所述操作命令相对应的第二使能信号，包括：基于目标写命令，生成与所述目标写命令相对应的第一子使能信号，所述目标写命令为所述目标存储区块中的所述存储器接收到的所述操作命令，所述第一子使能信号作为所述目标写命令相对应的所述第二使能信号；和/或，基于非目标写命令，生成与所述非目标写命令相对应的第二子使能信号，所述非目标写命令为所述非目标存储区块中的所述存储器接收到的所述操作命令，所述第二子使能信号作为所述非目标写命令相对应的所述第二使能信号；和/或，基于非目标读命令，生成与所述非目标读命令相对应的第三子使能信号，所述非目标读命令为所述非目标存储区块中的所述存储器接收到的所述操作命令，所述第三子使能信号作为所述非目标读命令相对应的所述第二使能信号。
在一些实施例中，所述输出ODT触发信号，包括：接收所述第二时钟信号并响应于所述第一子使能信号，输出第一ODT触发信号，所述目标存储区块中的所述存储器的ODT电路响应于所述第一ODT触发信号调整工作状态；和/或，接收所述第二时钟信号并响应于所述第二子使能信号，输出第二ODT触发信号，所述非目标存储区块中的所述存储器的ODT电路响应于所述第二ODT触发信号调整工作状态；和/或，接收所述第二时钟信号并响应于所述第三子使能信号，输出第三ODT触发信号，所述非目标存储区块中的所述存储器的ODT电路响应于所述第三ODT触发信号调整工作状态。
在一些实施例中，所述方法还包括：响应于包括第一模式寄存器设置信息的第一编码信号，将响应于所述第一ODT触发信号调整工作状态的所述ODT电路的电阻设置为第一电阻值；和/或，响应于包括第二模式寄存器设置信息的第二编码信号，将响应于所述第二ODT触发信号调整工作状态的所述ODT电路的电阻设置为第二电阻值；和/或，响应于包括第三模式寄存器设置信息的第三编码信号，将响应于所述第三ODT触发信号调整工作状态的所述ODT电路的电阻设置为第三电阻值。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的信号生成电路，第一级电路接收第一时钟信号和片选信号并生成第一使能信号，即第一级电路无需接收操作命令；第二级电路接收第一使能信号和操作命令，并生成第二使能信号；输出电路接收第二时钟信号和第二使能信号，并输出ODT触发信号，存储器的ODT电路响应于ODT触发信号调整工作状态。相较于操作命令需给到第一级电路的方案而言，本公开实施例中，由于操作命令提供给第二级电路，从而缩短了响应于操作命令生成第二使能信号所需的延迟，进而缩短了ODT触发信号相较于操作命令的延迟，使得ODT电路可以响应于ODT触发信号及时的调整工作状态，以便于使得ODT电路可以及时与响应于操作命令执行相应操作的存储器系统进行阻抗匹配，进而改善存储系统的信号完整性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为一种信号传输电路以及相应的时序图；
图2为本公开实施例提供的存储系统的一种功能框图；
图3为本公开实施例提供的信号生成电路的一种功能框图；
图4为本公开实施例提供的第一级电路的一种功能框图；
图5为本公开实施例提供的信号生成电路的各信号的一种时序图；
图6为第一锁存电路的一种电路结构示意图；
图7为倍频电路的一种电路结构示意图；
图8为第一级电路101的一种具体电路结构；
图9为信号生成电路的一种功能框图；
图10和图11为第一级电路的两种不同功能框图；
图12为倍频电路的另一种电路结构示意图；
图13为第二级电路的一种电路结构示意图；
图14为信号生成电路的又一种功能框图；
图15为存储系统的另一种功能框图；
图16为第二锁存电路的一种功能框图；
图17为第二锁存电路的一种电路结构示意图；
图18为第二锁存电路以及输出电路的一种功能框图；
图19为第二锁存电路以及输出电路的一种电路结构示意图；
图20为信号生成电路中各信号的一种时序图；
图21为存储系统的一种功能框图；
图22为存储系统的另一种功能框图；
图23为操作存储系统的方法的流程示意图。
具体实施方式
图1为一种信号传输电路以及相应的时序图。参考图1，电路包括：第一逻辑电路1，接收第一操作命令cmd，进行对应的逻辑处理，并以第一延迟量t1延迟输出第二操作命令cmd1；第二逻辑电路2，接收第一操作命令cmd，进行对应的逻辑处理，并以第一延迟量t1延迟输出第二操作命令cmd1；使能产生电路3，接收第二逻辑电路2输出的第二操作命令cmd1，并以第二延迟量t2延迟输出使能信号gating_en，使能信号gating_en相较于第二逻辑电路2接收的第一操作命令cmd具有第二延迟量t2；输出电路4接收使能信号gating_en以及时钟信号clk，并输出ODT触发信号ODT_CLK，ODT触发信号ODT_CLK相较于第二操作命令cmd1具有第三延迟量t3；触发电路5，触发电路5接收第二操作命令cmd1以及ODT触发信号ODT_CLK，并在第二操作命令cmd1有效且ODT触发信号ODT_CLK变化沿来临时触发输出ODT控制信号cn，ODT电路响应于ODT控制信号调整工作状态。
参考图1，ODT触发信号ODT_CLK相较于第二操作命令cmd1具有第三延迟量t3，由于第二延迟量t2较大使得第三延迟量t3也相对较大，这就导致生成的有效的ODT触发信号ODT_CLK较有效的第二操作命令cmd1更晚到来，即触发电路5接收到有效的第二操作命令cmd1与接收到有效的ODT触发信号ODT_CLK之间的时间间隔较大，因此实际可进行ODT电路调节的时间节点也发生的较晚，使得阻抗匹配的效果有待提高。
分析发现，由于第一操作命令经由了第二逻辑电路、使能产生电路之后，才基于第一操作命令生成了用于控制生成ODT触发信号的使能信号，这是导致触发电路5接收到有效的第二操作命令与接收到有效的ODT触发信号的时间间隔较大的主要原因之一。
本公开实施例提供一种信号生成电路，第一级电路接收第一时钟信号和片选信号并生成第一使能信号，即第一级电路无需接收操作命令；第二级电路接收第一使能信号和操作命令，并生成第二使能信号；输出电路接收第二时钟和第二使能信号，并输出ODT触发信号，存储器的ODT电路响应于ODT触发信号调整工作状态。相较于操作命令需给到第一级电路的方案而言，本公开实施例中，由于操作命令提供给第二级电路，从而缩短了响应于操作命令生成第二使能信号所需的延迟，进而缩短了ODT触发信号相较于操作命令的延迟，使得ODT电路可以响应于ODT触发信号及时的调整工作状态，以便于使得ODT电路可以及时与响应于操作命令执行相应操作的存储器系统进行阻抗匹配，进而改善存储系统的信号完整性。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图2为存储系统的一种功能框图，图3为信号生成电路的一种功能框图，图4为第一级电路的一种功能框图。
参考图2至图4，信号生成电路应用于存储系统，存储系统包括存储器201，存储器201还具有ODT电路20，包括：第一级电路101，被配置为，接收第一时钟信号CLK1，且响应于存储器201接收到的片选信号CS，生成与片选信号相对应的第一使能信号En1；第二级电路102，被配置为，接收第一使能信号En1，并响应于存储器201接收到的操作命令CMD，生成与操作命令CMD相对应的第二使能信号En2；输出电路103，被配置为，接收第二时钟信号CLK2，并响应于第二使能信号En2，输出ODT触发信号CLK，存储器201的ODT电路20响应于ODT触发信号CLK调整工作状态。
由于第一级电路101接收第一时钟信号并响应于片选信号CS而触发输出第一使能信号En1，使得操作命令无需经由第一级电路101传输，且操作命令CMD提供给第二级电路102，第二级电路102基于操作命令CMD以及第一使能信号En1产生第二使能信号En2，该第二使能信号En2用于使能ODT触发信号CLK的产生。由此，对于有效的第二使能信号En2较有效的操作命令CMD之间的延迟而言，受到第二级电路102带来的延迟的影响，而未受到第一级电路101带来的延迟的影响，使得有效的第二使能信号En2较有效的操作命令CMD之间的时间间隔相对较短，进而使得有效的第二使能信号En2较有效的ODT触发信号CLK之间的延迟也相对较大。因此，ODT电路20可以及时的响应于有效的ODT触发信号CLK来调整工作状态，以更好的与存储器201进行阻抗匹配。
以下将结合附图对信号生成电路进行详细说明。
存储系统包括存储器201以及控制器202。控制器202与存储器201之间通过通信总线连接，通信总线可以包括传输命令/地址信号的命令/地址总线即CMD/ADD总线、传输数据信号的数据总线即DATA总线以及传输控制信号的控制总线即CTRL总线。控制器202生成针对存储器201的存取命令，以便于对存储器201完成操作，该操作可以为读操作、写操作、休眠操作、唤醒操作或者刷新操作等。
存储器201可以包括具有存储数据的多个存储单元的存储单元阵列。例如，存储器201被配置为从控制器202中接收命令和地址，并且被配置为访问存储器201的存储单元阵列中通过地址所选中的存储单元。也就是说，存储器201可以通过地址所选择的区域执行与命令相对应的操作。例如，存储器201可以根据接收到的命令执行写操作、读操作或者擦除操作。当存储器201从控制器202接收到写命令时，存储器201可以将数据编程写入地址所选择的存储单元；当存储器201从控制器202接收到读命令时，存储器201可以从通过地址所选择的存储单元中读取数据；当存储器201从控制器202接收到刷新命令时，存储器201可以刷新通过地址所选择的存储单元中存储的数据。
在一些例子中，若第一时钟信号CLK1的时钟周期较长，则第一级电路101生成第一使能信号EN1的原理可以为：在片选信号CS有效且第一时钟信号CLK1为高电平，则生成具有高电平的第一使能信号EN1，且第一使能信号EN1的高电平一直持续直至第一时钟信号CLK1由高电平变为低电平，相应第一使能信号EN1也随之变为低电平。
结合参考图3和图4，第一级电路101可以包括倍频电路111，倍频电路111被配置为，接收第一时钟信号CLK1并进行倍频处理，以生成第三时钟信号CLK3，第三时钟信号CLK3的时钟周期为第一时钟信号CLK1的时钟周期的M倍，第一使能信号EN1基于片选信号CS和第三时钟信号CLK3生成。
第三时钟信号CLK3的时钟周期为第一时钟信号CLK1的时钟周期的M倍，M为正整数，例如为64、128或256等，M也可以为2m，m为大于等于1的正整数。其中，第一时钟信号CLK1可以为控制器202提供给存储器201的外部时钟信号，第一时钟信号CLK1也可以是存储器201的内部时钟信号。
继续参考图3和图4，第一级电路101还可以包括第一锁存电路121，第一锁存电路121被配置为，接收片选信号CS以及第三时钟信号CLK3，并生成第一使能信号En1。
在一些实施例中，片选信号CS为低电平有效，即片选信号CS为L(low)或0时有效，表示接收该片选信号CS的存储器201被选中；片选信号CS为高电平无效，即片选信号CS为H(High)或1时无效。可以理解的是，低电平是相对而言的，片选信号CS的电平低于预设电平可以认为是低电平，也可以用0来表征。当片选信号CS有效时，接收到有效的片选信号CS的存储器201被选中，以便于执行读操作、写操作、刷新操作或者擦除操作等。需要说明的是，0和1是针对逻辑信号而言的，表示两种不同的电平状态，0表示低电平，1表示高电平，可以理解的是高电平和低电平是相对而言的。后续关于0和1将不再详细赘述，可参考此处的定义。
以片选信号CS为低电平有效为例，片选信号CS有高电平跳变为低电平的第一变化沿，作为触发输出第三时钟信号CLK3作为第一使能信号En1的触发沿。图4为信号生成电路中各信号的时序图，图5示意出了片选信号CS、第三时钟信号CLK3以及第一使能信号En1的时序图，结合参考图4和图5，第三时钟信号CLK3具有由低电平跳变为高电平的第二变化沿，第一使能信号En1具有低电平跳变为高电平的第三变化沿；第二变化沿发生在片选信号CS为低电平时期，以保证在片选信号CS有效时，能够触发生成高电平的第一使能信号En1。例如，第二变化沿可以与第一变化沿对齐，或者，第二变化沿的时刻早于第一跳变沿的时刻，或者，第二变化沿的时刻也可以晚于第一跳变沿的时刻。第三时钟信号CLK3还具有由高电平跳变为低电平的第四变化沿，第一使能信号En1还具有由高电平跳变为低电平的第五变化沿，第四变化沿与第五变化沿对齐，或者，第五变化沿的时刻晚于第四变化沿的时刻。
此外，参考图5，可以理解的是，由于第一锁存电路具有一定的延时特性，在第二变化沿与第一变化沿对齐或者早于第一变化沿时，第三变化沿的时刻较第一变化沿的时刻晚。在第二变化沿的时刻晚于第一变化沿的时刻时，第三变化沿的时刻较第二变化沿的时刻晚。还可以理解的是，在不考虑延时的情况下，第三变化沿可以与第一变化沿对齐，或者，第三变化沿可以与第二变化沿对齐。
换句话说，第一锁存电路121被配置为，在片选信号CS有效期间，则输出具有高电平的第一使能信号En1，第一使能信号En1保持高电平状态直至第三时钟信号CLK3变为低电平，则第一使能信号En1也随之变为低电平。
可以理解的是，片选信号CS也可以为高电平有效，即片选信号CS为高电平时，接收到高电平的片选信号CS的存储器被选中，以便于执行读操作、写操作、刷新操作或者擦除操作。
图6为第一锁存电路的一种电路结构示意图，参考图6，第一锁存电路121可以包括：第一SR锁存器，第一SR锁存器的S输入端接收片选信号CS，R输入端接收第三时钟信号CLK3，Q输出端输出第一使能信号En1。S端为置位端即set端，R端为复位端即Reset端。
第一SR锁存器可以包括：第一与非门21和第二与非门22，第一与非门21的一输入端作为S输入端，另一输入端与第二与非门22的输出端连接，输出端作为Q输出端；第二与非门22的一输入端作为R输入端，另一输入端与Q输出端连接。表1为第一SR锁存器的真值表。
表1
S R Q
0 0 1
0 1 1
1 0 0
1 1 保持
可以理解的是，第一锁存电路121也可以采用图6以外的第一SR锁存器的其它电路结构实现，只要能够满足图5所示的片选信号CS、第三时钟信号CLK3以及第一使能信号En1的时序即可。
图7为倍频电路的一种电路结构示意图，参考图7，倍频电路111可以包括：N个级联的触发器11；处于首级的触发器11的时钟输入端接收第一时钟信号CLK1，前一级的触发器11的正相输出端Q连接下一级的触发器11的时钟输入端，每一级的触发器11的触发输入端D与负相输出端QN连接，且处于尾级的触发器11的正相输出端Q输出第三时钟信号CLK3。
其中，触发器11可以为DFF(D type flip-flop)触发器。第三时钟信号CLK3的时钟周期为第一时钟信号CLK1的时钟周期的2N倍，以N为8为例，则第三时钟信号CLK3的时钟周期为第一时钟信号CLK1的时钟周期的256倍。需要说明的是，图7中示意出了8个触发器11，实际上N可以为任意整数，只要尾级的触发器11即最后一级的触发器11输出的第三时钟信号CLK3的时钟周期满足需求即可。
触发器11还具有复位端RST，且复位端RST接收复位信号，且在复位信号有效时将正相输出端Q置0。其中，复位端RST可以为异步复位，即复位信号为1时正相输出端Q置0，在复位信号为0时触发器11正常工作。
继续参考图7，触发器11的复位端RST还可以接收片选信号CS。这样，在片选信号CS有效即片选信号CS为0时触发器11正常工作，在片选信号CS无效即片选信号CS为1时触发器11的正相输出端Q置0，使得在片选信号CS无效时会对第三时钟信号CLK3进行复位归零。
如此，有利于确保生成的第三时钟信号CLK3的时钟周期与第一时钟信号CLK1的时钟周期之间的倍数满足需求，例如，第三时钟信号CLK3的时钟周期为第一时钟信号CLK1的时钟周期的128倍。例如，存在如下的情形：在较短的时间内信号生成电路会依次接收到两个有效的片选信号，在接收到第二个有效的片选信号之前，倍频电路111输出的第三时钟信号CLK3的时钟周期通常还未达到要求；在接收到第二个有效的片选信号时，对每个触发器11的正相输出端Q进行复位归零，即对第三时钟信号CLK3进行复位归零，重新计数。
图8为第一级电路101的一种具体电路结构，参考图8，第一级电路101可以由多个触发器11以及第一SR锁存器构成。
图9为信号生成电路的一种功能框图，参考图9，第一级电路101还可以被配置为，接收休眠命令PDE，并响应于休眠命令PDE，以使第一使能信号En1保持为无效状态。也就是说，在接收到休眠命令PDE存储器将进入休眠状态，此时无需启用ODT电路，因此无需生成第一使能信号En1，由于第一级电路101响应于休眠命令以使第一使能信号En1保持为无效状态，有利于降低功耗。
图10和图11为第一级电路的两种不同功能框图。参考图10，第一级电路101中的倍频电路111可以响应于休眠命令PDE，以使第三时钟信号CLK3保持为无效状态直至休眠状态结束，无效状态即第三时钟信号CLK3始终为0，例如，可以至少将尾级的触发器11的正相输出端Q始终置0，或者，将所有级的触发器11的正相输出端Q全部置0。
或者，参考图11，第一级电路101中的第一锁存电路121可以响应于休眠命令PDE，以使第一使能信号En1保持为无效状态直至休眠状态结束，无效状态即第一使能信号En1始终为0。
可以理解的是，倍频电路111和第一锁存电路121也可以均响应于休眠命令PDE以使相应输出的信号为无效状态。
图12为倍频电路的另一种电路结构示意图。参考图12，第一级电路11还可以包括：或门12，或门12的两个输入端分别接收片选信号CS以及休眠命令PDE，输出端连接复位端RST，存储器响应于休眠命令进入休眠状态。或门12的一输入端可以直接接收休眠命令PDE。另外，第一级电路11还可以包括与门13，与门13的两个输入端分别接收休眠命令PDE和命令CA11，在命令CA11为1时，休眠命令PDE经由与门13后传输至或门12的一输入端。在命令CA11为0时，与门13的输出端始终为1，使得休眠命令PDE不会影响触发器11正常工作。
图13为第二级电路的一种电路结构示意图，参考图13，第二级电路102可以包括：第二锁存电路112，被配置为，接收操作命令CMD以及第一使能信号En1，若操作命令CMD有效，则触发输出第一使能信号En1作为第二使能信号En2。
其中，操作命令CMD可以为读命令或者写命令。操作命令CMD为写命令时，则写命令为低电平即为0时有效，写命令为高电平即为1时无效。操作命令为读命令时，则读命令为低电平即为0时有效，读命令为高电平即为1时无效。有关第二锁存电路112的具体工作原理，可参考第一锁存电路的具体工作原理的说明，第一锁存电路111的片选信号CS与第二锁存电路112的操作命令在各自电路所起的作用相对应，第一锁存电路111的第三时钟信号CLK3与第二锁存电路112的第一使能信号En1在各自电路所起的作用相对应，第一锁存电路111的第一使能信号En1与第二锁存电路112的第二使能信号En2相对应，因此有关第二锁存电路112的工作原理在此不再赘述。
结合参考图5和图13，以操作命令CMD为写命令WR为例，在写命令WR有效时，第二使能信号En2由无效状态进入有效状态，即由低电平跳变为高电平，且第二使能信号En2保持高电平状态直至第一使能信号En1进入低电平状态，则第二使能信号En2也随之进入低电平状态即无效状态。
继续参考图13，第二锁存电路112可以包括：第二SR锁存器，第二SR锁存器的S输入端(未标示)接收操作命令CMD，R输入端(未标示)接收第一使能信号En1，Q输出端(未标示)输出第二使能信号En2。
表2为第二SR锁存器的S输入端、R输入端以及Q输出端各信号的真值表。
表2
S输入端 R输入端 Q输出端
0 0 1
0 1 1
1 0 0
1 1 保持
第二SR锁存器可以包括：第三与非门31和第四与非门32，第三与非门31的一输入端接收操作命令CMD，另一输入端与第四与非门32的输出端连接，且第三与非门31的输出端输出第二使能信号En2；第四与非门43的一输入端接收第一使能信号En1，另一输入端与第三与非门31的输出端连接。
ODT触发信号CLK用于控制ODT电路是启用还是禁用。换句话说，存储器201的ODT电路响应于ODT控制信号，以调整ODT电路的端接电阻的大小，且可以是用于与该存储器201连接的数据总线进行阻抗匹配，以减小数据总线上的信号反射，提高信号完整性，其中，ODT控制信号基于ODT触发信号CLK生成。例如，在存储器201执行写操作，具有相应的ODT触发信号CLK，相应执行写操作之前存储器的ODT电路响应于ODT触发信号CLK调整端接电阻。
在存储系统上电时，存储器201具有的ODT电路可以设置具有初始电阻值。根据存储器201处于不同的操作阶段，相应ODT电路可以被配置为，RTT_NOM模式、RTT_WR模式和RTT_PARK模式，RTT(Resistor To Terminate)为ODT电路的端接电阻，RTT_NOM模式、RTT_WR模式和RTT_PARK模式下ODT分别为RTT_NOM电阻，RTT_WR电阻和RTT_PARK电阻。其中，NOM为Nominal。
RTT_WR模式为，在存储器201被片选信号CS选中且执行写操作，则该存储器201相对应的ODT电路将启用并被设置为RTT_WR模式，该ODT电路具有RTT_WR电阻。RTT_NOM模式，是针对未被片选信号CS选中的存储器201而言的；为便于描述，定义被片选信号CS选中的存储器为目标存储器，而未被片选信号CS选中的存储器为非目标存储器，RTT_NOM包括RTT_NOM_WR模式和RTT_NOM_RD模式，RTT_NOM_WR模式指的是，目标存储器执行写操作期间，非目标存储器的ODT电路启用且被设置为RTT_NOM_WR模式，该ODT电路具有RTT_NOM_WR电阻，一般在写调平(write leveling)模式下启用RTT_NOM_WR模式；RTT_NOM_RD模式指的是，目标存储器执行读操作期间，非目标存储器的ODT电路启动且设置为RTT_NOM_RD模式，该ODT电路具有RTT_NOM_RD电阻。
需要说明的是，同一存储器既可以是目标存储器也可以是非目标存储器，例如，同一存储器在第一时期可以作为目标存储器，在第二时期可以作为非目标存储器，第一时期和第二时期为不同时期。换句话说，目标存储器和非目标存储器，是针对存储器在不同时期所处不同状态下进行命名区分的。
可以理解的是，目标存储器可以为被选中执行读操作或者写操作的存储器，而非目标存储器可以为未被选中，不执行读操作或者写操作的存储器。尽管非目标存储器不进行读操作或写操作，可以选择不启用即禁用非目标存储器的ODT电路，即非目标存储器的ODT电路可以被设置为高阻态(Hi-Z)，但高阻态的ODT电路可能降低信号完整性且增加功耗。
作为一种解决途径，可以启用非目标存储器的ODT电路并将该ODT电路设置为具有较高的电阻值，该电阻值较前述的高阻态对应的电阻值低，即使得非目标存储器的ODT电路被配置为RTT_PARK模式。可以理解的是，在目标存储器执行读操作和写操作期间，非目标存储器的ODT电路可以均被设置为RTT_PARK模式，以用于降低非目标存储器的传输路径上的信号反射，同时还可以降低功耗，其中，在目标存储器执行读操作期间，非目标存储器的ODT电路可以被设置为RTT_PARK_RD模式，在目标存储器执行写操作期间，非目标存储器的ODT电路可以被配置为RTT_PARK_WR模式。
作为另一种解决途径，还可以启用非目标存储器的ODT电路并将该ODT电路设置为具有较低的电阻值，即使得非目标存储器的ODT电路被配置为RTT_NOM模式。可以理解的是，可以根据非目标存储器接收的读命令或者写命令，来选择性的启用RTT_NOM_RD模式或者RTT_NOM_WR模式。例如，非目标存储器在接收到读命令后，且在接收到读命令的第二个周期内接收到有效的片选信号CS，则该目标存储器的ODT电路被配置为RTT_NOM_RD模式；非目标存储器在接收到写命令，且在接收到写命令的第二个周期内接收到有效的片选信号CS，则该目标存储器的ODT电路被配置为RTT_NOM_WR模式。
另外，还可以理解的是，若目标存储器执行读操作，则该目标存储器相对应的ODT电路被禁用，使得ODT电路保持为高阻态。
输出电路103可以包括：至少一个与非门(未图示)，与非门的两个输入端分别接收第二时钟信号CLK2以及第二使能信号En2，输出端输出ODT触发信号CLK，存储器201的ODT电路响应于ODT触发信号CLK号调整工作状态。
在一些例子中，存储器201的ODT电路响应于ODT触发信号CLK调整工作状态，可以包括：存储系统中还包括触发电路，触发电路接收操作命令以及ODT触发信号，并生成ODT控制信号，ODT电路接收该ODT控制信号以调整为与ODT控制信号相对应的RTT模式，RTT模式可参考前述说明。
参考图5，在第二使能信号En2为高电平时期，ODT触发信号CLK即为第二时钟信号CLK2的反相信号。即，第二使能信号En2为1期间，ODT触发信号CLK为第二时钟信号CLK2的反相信号；在第二使能信号En2为0期间，ODT触发信号CLK始终为0。
图14为信号生成电路的又一种功能框图，参考图14，第二时钟信号CLK2与第一时钟信号CLK1可以为基于同一时钟信号得到，该时钟信号作为第一时钟信号CLK1，信号生成电路还可以包括延时电路104，延时电路104对第一时钟信号CLK1进行延迟后输出的信号作为第二时钟信号CLK2。
此外，第二时钟信号CLK2也可以为与第一时钟信号CLK1相互独立的时钟信号，换句话说，第二时钟信号CLK2和第一时钟信号CLK1可以基于不同的时钟信号得到。
以下将结合图5所示的时序图对信号生成电路的工作原理进行说明：
在片选信号CS无效即为1时，第一使能信号En1无效即为0；当片选信号CS有效即为0时，第一使能信号En1为1，且在第三时钟信号CLK3变为0之前，第一使能信号En1保持为1，直至第三时钟信号CLK3变为0，第一使能信号En1随之变为0。
在操作命令无效即为1时，第二使能信号En2无效即为0，当操作命令有效即为0时，第二使能信号En2为1，且在第一使能信号En1变为0之前，第二使能信号En2保持为1，直至第一使能信号En1变为0，第二使能信号En2也随之变为0。
在第二使能信号En2为1期间，ODT触发信号CLK为第二时钟信号CLK2的反相信号；在第二使能信号En2为0期间，ODT触发信号CLK保持为1。
如前述说明，不同信号的变化沿实际可以具有一定的延迟，例如，第一使能信号En1变为1的时刻较第三时钟信号CLK3变为1的时刻晚，第一使能信号En1变为0的时刻较第三时钟信号CLK3变为0的时刻晚；第二使能信号En2变为1的时刻相较于第一使能信号En1变为1的时刻晚，第二使能信号En2变为0的时刻相较于第一使能信号En1变为0的时刻晚。
图15为存储系统的另一种功能框图，参考图15，多个存储器201也可以划分为多个存储区块，存储区块也称为RANK。其中，存储区块包括一个或多个存储器201。可以认为，同一存储区块是连接至相同的片选信号CS的一组存储器201。因此，当存在多个存储区块时，各个存储区块接收不同的片选信号CS。需要说明的是，为了便于图示和说明图14中示意了2个存储区块，且其中一个存储区块标识为RANK1，另一存储区块标识为RANK2，实际上，也可以具有3个、4个或者任意数量个存储区块。
按照是否执行操作，可以将执行操作的存储区块定义为目标存储区块，将未执行操作的存储区块定义为非目标存储区块。其中，操作可以包括读操作、写操作、刷新操作等。例如，就写操作而言，多个存储区块可划分为：作为写操作对象的目标存储区块，目标存储区块以外的其它存储区块为非目标存储区块，在写操作期间，将数据写入目标存储区块的存储器201内，而不写入非目标存储区块的存储器201内。就读操作而言，多个存储区块可划分为：作为读操作对象的目标存储区块，目标存储区块以外的其它存储区块为非目标存储区块，在读操作期间，从目标存储区块的存储器201中读出数据，而不从非目标存储区块的存储器201中读出数据。
此外，也可以根据是否被片选信号CS选中，来确定该存储区块是目标存储区块还是非目标存储区块。例如，若存储区块接收的片选信号CS有效即被片选信号选中，则该存储区块为目标存储区块，该目标存储区块以外的其余存储区块则作为非目标存储区块。
需要说明的是，同一存储区块既可以是目标存储区块也可以是非目标存储区块，例如，同一存储区块在第一时期可以作为目标存储区块，在第二时期可以作为非目标存储区块，第一时期和第二时期为不同时期。换句话说，目标存储区块和非目标存储区块，是针对存储区块在不同时期所处不同状态下进行命名区分的。
无论是目标存储区块还是非目标存储区块，均具有ODT电路。在存储系统上电时，可以使多个存储区块的ODT电路进入初始状态，即，ODT电路具有初始电阻。
在执行读操作期间，目标存储区块的ODT电路被禁用，非目标存储区块的ODT电路可以被配置为RTT_PARK模式或者RTT_NOM_RD模式；在执行写操作期间，目标存储区块的ODT电路可以被配置为RTT_WR模式，非目标存储区块的ODT电路可以被配置为RTT_PARK模式或者RTT_NOM_WR模式。有关RTT各种模式的详细说明，可参考前述针对目标存储器和非目标存储器对应位置处关于RTT模式的详细说明，在此不再赘述。可以理解的，若存储区块只包括一个存储器，则目标存储区块即为目标存储器，非目标存储区块即为非目标存储器。
也就是说，操作命令可以包括目标写命令、非目标写命令、和/或非目标读命令，其中，目标写命令为目标存储区块中的存储器接收的操作命令，非目标写命令或非目标读命令为非目标存储区块中的存储器接收的操作命令。
图16为第二锁存电路的一种功能框图，参考图16，第二锁存电路112还可以被配置为，接收目标写命令WR，并生成第一子使能信号En2_WR作为与目标写命令WR相对应的第二使能信号；和/或，接收非目标写命令NTWR，并生成第二子使能信号En2_NTWR作为与非目标写命令NTWR相对应的第二使能信号；和/或，接收非目标读命令NTRD，并生成第三子使能信号En2_NTRD作为与非目标读命令NTRD相对应的第二使能信号。
需要说明的是，为了简洁和便于说明，图16中同时示意出了目标写命令WR及其对应的第一子使能信号En2_WR，非目标写命令NTWR及其对应的第二子使能信号En2_NTWR，以及非目标读命令NTRD及其对应的第三子使能信号En2_NTRD，实际上，第二锁存电路也可以接收目标写命令WR、非目标写命令NTWR或非目标读命令NTRD中的任一者或者任意两者，并生成与相应操作命令对应的第二使能信号En2。可以理解的是，在同一时刻，同一存储器或者同一存储区块的第二锁存电路112一般会接收到目标写命令WR、非目标写命令NTWR和非目标读命令NTRD中的一者。
图17为第二锁存电路的一种电路结构示意图，参考图17，第二锁存电路可以包括：第一子SR锁存器，第一子SR锁存器的S输入端接收目标写命令WR，R输入端接收第一使能信号En1，Q输出端输出第一子使能信号En2_WR；和/或，第二子SR锁存器，第二子SR锁存器的S输入端接收非目标写命令NTWR，R输入端接收第一使能信号En1，Q输出端输出第二子使能信号En2_NTWR；和/或，第三子SR锁存器，第三子SR锁存器的S输入端接收非目标读命令NTRD，R输入端接收第一使能信号En1，Q输出端输出第三子使能信号En2_NTRD。
需要说明的是，为了简洁和便于说明，图17中同时示意出了第一子SR锁存器、第二子SR锁存器和第三子SR锁存器，实际上，第二锁存电路也可以只包括第一子SR锁存器、第二子SR锁存器和第三子SR锁存器中的一者或者任意两者。
图18为第二锁存电路以及输出电路的一种功能框图，参考图18，相应的，输出电路103输出的ODT触发信号CLK可以包括：与第一子使能信号En2_WR对应的第一ODT触发信号WR_CLK，和/或，与第二子使能信号En2_NTWR对应的第二ODT触发信号NTWR_CLK，和/或，与第三子使能信号En2_NTRD对应的第三ODT触发信号NTRD_CLK。
参考图18，输出电路103还被配置为，接收第二时钟信号CLK2，并响应于第一子使能信号En2_WR输出第一ODT触发信号WR_CLK，目标存储区块的ODT电路响应于第一ODT触发信号WR_CLK调整工作状态，以便于对进行写操作的目标存储区块的存储器的数据总线进行阻抗匹配；和/或，接收第二时钟信号CLK2，并响应于第二子使能信号En2_NTWR输出第二ODT触发信号NTWR_CLK，非目标存储区块的ODT电路响应于第二ODT触发信号NTWR_CLK调整工作状态，以便于在目标存储区块执行写操作期间，对非目标存储区块的存储器的数据总线进行阻抗匹配；和/或，接收第二时钟信号CLK2，并响应于第三子使能信号En2_NTRD输出第三ODT触发信号NTRD_CLK，非目标存储区块的ODT电路响应于第三ODT触发信号NTRD_CLK调整工作状态，以便于在目标存储区块执行读操作期间，对非目标存储区块的存储器的数据总线进行阻抗匹配。
图19为第二锁存电路以及输出电路的一种电路结构示意图，参考图19，输出电路103可以包括：第一输出电路41、第二输出电路42和第三输出电路43，分别用于输出第一ODT触发信号WR_CLK、第二ODT触发信号NTWR_CLK以及第三ODT触发信号NTRD_CLK。其中，第一输出电路41、第二输出电路42和第三输出电路43均可以由与非门构成。
此外，需要说明的是，图19中虽然示意了采用不同的电路各自输出第一ODT触发信号WR_CLK、第二ODT触发信号NTWR_CLK和第三ODT触发信号NTRD_CLK，本公开实施例并不限定输出电路103的具体电路结构，也可以采用同一个电路输出第一ODT触发信号WR_CLK、第二ODT触发信号NTWR_CLK和第三ODT触发信号NTRD_CLK，或者一个电路输出第一ODT触发信号WR_CLK，另一电路输出第二ODT触发信号NTWR_CLK和第三ODT触发信号NTRD_CLK。
图20为信号生成电路中各信号的一种时序图。
参考图20，对于目标存储区块而言，非目标读命令NTRD和非目标写命令NTWR均无效，即非目标读命令NTRD和非目标写命令NTWR均为1，目标存储区块的写命令WR是1时无效、是0时有效，片选信号CS是1时为无效、是0时有效。在片选信号CS为0时，第一使能信号En1为1，且第一使能信号En1保持为1，直至第三时钟信号CLK3变为0第一使能信号En1随之变为0。
对于目标存储区块，在还未接收到有效的写命令WR之前写命令为1，相应第一子使能信号En1为0；在写命令WR为0且第一使能信号En1为1时，第一子使能信号En2_WR为1，且第一子使能信号En2_WR保持为1，直至第一使能信号En1变为0则第一子使能信号En2_WR随之变为0。在第一子使能信号En2_WR为1期间，第一ODT触发信号WR_CLK为第二时钟信号CLK2的反相信号，在第一子使能信号En2_WR为0期间，第一ODT触发信号WR_CLK保持为1。
对于目标存储区块，对应的目标存储区块执行写操作，则目标存储区块接收到的非目标写命令NTWR终无效即始终为1，则第二子使能信号En2_NTWR保持为0，相应第二ODT触发信号NTWR_CLK保持为1。
对于目标存储区块，对应的目标存储区块执行读操作，则目标存储区块接收到的非目标读命令NTRD无效即始终为1，则第三子使能信号En2_NTRD保持为0，相应第三ODT触发信号NTRD_CLK保持为1。
上述实施例提供的信号生成电路，有利于缩短存储器接收到操作命令与接收到ODT触发信号之间的时间间隔，从而保证ODT电路可响应于ODT触发信号及时调整工作状态，以便于及时进行阻抗匹配，改善信号完整性。
本公开实施例还提供一种存储系统，包括上述实施例提供的信号生成电路，以下将对存储系统进行详细说明，需要说明的是，上述实施例的描述同样适用于存储系统的实施例，为避免重复，上述实施例提及的内容以下将不做详细赘述。
参考图2至图20，存储系统包括：存储器201，存储器201具有ODT电路20；上述实施例提供的信号生成电路，且ODT电路20响应于ODT触发信号CLK调整工作状态。
存储系统可以为随机存取存储系统(RAM)、只读存储系统(ROM)、动态随机存储系统(DRAM)、同步动态随机存取存储系统(SDRAM)、电阻式随机存取存储系统(RRAM)、双倍速率存储系统(DDR)、低功率双倍数据速率存储系统(LPDDR)、相变存储系统(PCM)或者快闪存储系统。
存储系统还可以包括控制器202，且控制器202与存储器201之间通过通信总线连接，通信总线可以包括传输命令/地址信号的命令/地址总线即CMD/ADD总线、传输数据信号的数据总线即DATA总线以及传输控制信号的控制总线即CTRL总线。
有关ODT电路20响应于ODT触发信号CLK调整工作状态的具体说明，可参考前述实施例相应的说明，在此不再赘述。
参考图14，存储系统还可以包括多个存储区块，图14中以两个存储区块作为示意，其中一存储区块标识为RANK1，另一存储区块标识为RANK0，且两个存储区块中均具有ODT电路。按照是否执行操作，可以将执行操作的存储区块定义为目标存储区块，将未执行操作的存储区块定义为非目标存储区块。例如，对RANK0执行读写操作，则RANK0为目标存储区块，RANK1为非目标存储区块；对RANK1执行读写操作，则RANK1为目标存储区块，RANK0为非目标存储区块。可以理解的是，在一些例子中，存储系统也可以仅包括1个存储区块。
其中，信号生成电路可生成针对目标存储区块执行写操作期间调整ODT电路工作状态的第一ODT触发信号，还可生成针对非目标存储区块接收非目标写命令生成第二ODT触发信号，第二ODT触发信号调整非目标存储区块的ODT电路的工作状态，还可生成针对非目标存储区块接收非目标读命令生成第三ODT触发信号，第三ODT触发信号调整非目标存储区块的ODT电路的工作状态。
图21为存储系统的一种功能框图，参考图21，存储系统还可以包括：触发电路301，触发电路301的输入端接收操作命令CMD，触发端接收ODT触发信号CLK，输出端输出ODT控制信号CN，且ODT电路20接收ODT控制信号CN以调整工作状态。
其中，若在触发电路301接收到操作命令CMD期间，ODT触发信号CLK为脉冲信号即ODT触发信号CLK具有时钟变化沿，则触发电路301的输出端根据输入端的信号的变化而变化，即ODT控制信号CN的电平根据操作命令CMD的电平变化而变化，如操作命令CMD为0，则ODT控制信号CN为0，操作命令CMD为1，则ODT控制信号CN为1；若在触发电路301接收到操作命令CMD期间，ODT触发信号CLK始终为0或始终为1，则不触发。
图22为存储系统的另一种功能框图，参考图22，其中，可定义接收第一ODT触发信号WR_CLK的ODT电路为目标写ODT电路114，定义接收第二ODT触发信号NTWR_CLK的ODT电路为非目标写ODT电路124，定义接收第三ODT触发信号NTRD_CLK的ODT电路为非目标读ODT电路134。需要说明的是，为了便于说明和解释，将ODT电路20以目标写ODT电路114、非目标写ODT电路124和非目标读ODT电路134进行了区分，实际上，目标写ODT电路114、非目标写ODT电路124和非目标读ODT电路134可以为同一ODT电路，如前述针对目标存储器和目标存储区块的说明类似，同一ODT电路在不同时期可能作为目标写ODT电路114、非目标写ODT电路124和非目标读ODT电路134中的任一种。
触发电路301还可以包括：第一触发电路311，第一触发电路311的输入端接收目标写命令WR，触发端接收第一ODT触发信号WR_CLK，输出端输出第一ODT控制信号CN1；第二触发电路321，第二触发电路321的输入端接收非目标写命令NTWR，触发端接收第二ODT触发信号NTWR_CLK，输出端输出第二ODT控制信号CN2；第三触发电路331，第三触发电路331的输入端接收非目标读命令NTRD，触发端接收第三ODT触发信号NTRD_CLK，输出端输出第三ODT控制信号CN3。需要说明的是，为了便于说明和解释，将触发电路301以第一触发电路311、第二触发电路321和第三触发电路331进行了区分，实际上，第一触发电路311、第二触发电路321和第三触发电路331也可以为同一触发电路，如前述针对目标存储器和目标存储区块的说明类似，同一触发电路在不同时期可能作为第一触发电路311、第二触发电路321和第二触发电路321进中的任一种。
第一ODT控制信号CN1、第二ODT控制信号CN2和第三ODT控制信号CN3共同构成ODT控制信号，其中，目标写ODT电路114接收第一ODT控制信号CN1，非目标写ODT电路124接收第二ODT控制信号CN2，非目标读ODT电路134接收第三ODT控制信号CN3。
此外，存储系统还可以包括：模式寄存器(未图示)，模式寄存器具有设置信息，ODT电路还响应于表征设置信息的编码信号，以调整ODT电路的电阻值。例如，模式寄存器可以具有多个，其中，一模式寄存器用于调整目标存储区块的ODT电路的电阻值，即调整RTT_WR模式下的电阻值；一模式寄存器用于调整非目标存储区块与非目标读命令相对应的ODT电路的电阻值，即调整RTT_NOM_RD模式下的电阻值；一模式寄存器用于调整非目标存储区块的非目标写命令相对应的ODT电路的电阻值，即调整RTT_NOM_WR模式下的电阻值；一模式寄存器用于调整RTT_PARK模式下ODT电路的电阻值。
相应的，本公开实施例还提供一种操作存储系统的方法，存储系统包括存储器且存储器具有ODT电路，该存储系统可以为前述实施例提供的存储系统，相应前述实施例的信号生成电路的详细说明以及存储系统的说明同样适用于操作方法的实施例，为避免重复，对于上述实施例中出现的内容以下将不做赘述，可参考前述实施例的相应说明。
图23为操作存储系统的方法的流程示意图。以下将结合图23对该方法进行详细说明。
参考图23，步骤S1、接收第一时钟信号，且响应于存储器接收到的片选信号，生成与片选信号相对应的第一使能信号。
在一些例子中，还可以接收第一时钟信号并生成第三时钟信号，第三时钟信号的时钟周期为第一时钟信号的时钟周期的M倍，且第一使能信号基于第三时钟信号和片选信号生成。
其中，若片选信号无效，则第一使能信号保持为无效状态，直至片选信号有效，则触发输出有效的第一使能信号。例如，片选信号为1即无效，相应输出的第一使能信号为0即第一使能信号为无效状态；当片选信号为0即有效，相应输出的第一使能信号为1即为有效状态，此后在第二时钟信号第三时钟信号保持为1期间，第一使能信号的有效状态一直持续，直至第三时钟信号变为0，相应第一使能信号也变为0即为无效状态。
此外，还可以响应于休眠命令，以使第一使能信号保持为无效状态，其中，存储器响应于休眠命令进入休眠状态。也就是说，在接收到休眠命令后，第一使能信号为0，有利于降低存储系统的功耗。
步骤S2、接收第一使能信号，并响应于存储器接收到的操作命令，生成与操作命令相对应的第二使能信号，其中，第二使能信号基于第一使能信号生成。
其中，若操作命令无效，则第二使能信号保持为无效状态，直至操作命令有效，则触发输出第一使能信号作为第二使能信号。例如，操作命令为1即无效，相应输出的第二使能信号为0即第二使能信号为无效状态；当操作命令为0即有效，相应输出的第二使能信号为1即为有效状态，此后在第一使能信号保持为1期间，第二使能信号的有效状态一直持续，直至第一使能信号变为0，相应第二使能信号也变为0即为无效状态。
其中，操作命令可以为读命令或者写命令。另外，存储系统可包括多个存储区块，每一存储区块均包括多个存储器，多个存储区块包括执行操作的目标存储区块以及未执行操作的非目标存储区块；生成与操作命令相对应的第二使能信号，包括：
基于目标写命令，生成与目标写命令相对应的第一子使能信号，目标写命令为目标存储区块中的存储器接收到的操作命令，第一子使能信号作为目标写命令相对应的第二使能信号；和/或，基于非目标写命令，生成与非目标写命令相对应的第二子使能信号，非目标写命令为非目标存储区块中的存储器芯片接收到的操作命令，第二子使能信号作为非目标写命令相对应的第二使能信号；和/或，基于非目标读命令，生成与非目标读命令相对应的第三子使能信号，非目标读命令为非目标存储区块中的存储器芯片接收到的操作命令，所述第三子使能信号作为非目标读命令相对应的第二使能信号。
步骤S3、接收第二时钟信号，并响应于第二使能信号，输出ODT触发信号，存储器的ODT电路响应于ODT触发信号调整工作状态。
其中，在第二使能信号为1期间，ODT触发信号为第二时钟信号的反相信号；在第二使能信号为0期间，ODT触发信号为1。
在ODT触发信号为脉冲信号(即为第二时钟信号的反相信号)期间，生成跟随操作命令的电平变化而变化的ODT控制信号，该ODT控制信号提供给ODT电路，这样ODT电路可以进行工作状态的调整，以使得ODT电路的电阻值可以与接收该操作命令执行相应操作的存储器的数据总线进行阻抗匹配。例如，在存储器接收的操作命令为目标写命令时，ODT电路的电阻值与执行写操作的目标存储器的数据总线进行阻抗匹配；在存储器接收的操作命令为非目标写命令时，ODT电路的电阻值与接收非目标写命令的非目标存储器的数据总线进行阻抗匹配；在存储器接收的操作命令为非目标读命令时，ODT电路的电阻值与接收非目标读命令的非目标存储器的数据总线进行阻抗匹配。
若存储系统包括多个存储区块，则输出ODT触发信号还可以包括：
接收第二时钟信号并响应于第一子使能信号，输出第一ODT触发信号，目标存储区块中的存储器芯片的ODT电路响应于第一ODT触发信号调整工作状态；和/或，接收第二时钟信号并响应于第二子使能信号，输出第二ODT触发信号，非目标存储区块中的存储器芯片的ODT电路响应于第二ODT触发信号调整工作状态；和/或，接收第二时钟信号并响应于第三子使能信号，输出第三ODT触发信号，非目标存储区块中的存储器芯片的ODT电路响应于第三ODT触发信号调整工作状态。
此外，操作方法还可以包括：响应于包括第一模式寄存器设置信息的第一编码信号，将响应于第一ODT触发信号调整工作状态的ODT电路的电阻设置为第一电阻值；和/或，响应于包括第二模式寄存器设置信息的第二编码信号，将响应于第二ODT触发信号调整工作状态的ODT电路的电阻设置为第二电阻值；和/或，响应于包括第三模式寄存器设置信息的第三编码信号，将响应于第三ODT触发信号调整工作状态的ODT电路的电阻设置为第三电阻值。
上述实施例提供的操作存储系统的方法，不仅可以改善ODT电路进行阻抗匹配的及时性，且还可以降低功耗。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (21)

1.一种信号生成电路，应用于存储系统，所述存储系统包括存储器，其特征在于，包括：
第一级电路，被配置为，接收第一时钟信号，且响应于所述存储器接收到的片选信号，生成与所述片选信号相对应的第一使能信号；
第二级电路，被配置为，接收所述第一使能信号，并响应于所述存储器接收到的操作命令，生成与所述操作命令相对应的第二使能信号；
输出电路，被配置为，接收第二时钟信号，并响应于所述第二使能信号，输出ODT触发信号，所述存储器的ODT电路响应于所述ODT触发信号调整工作状态。
2.如权利要求1所述的信号生成电路，其特征在于，所述第一级电路还被配置为，接收所述第一时钟信号并生成第三时钟信号，所述第三时钟信号的时钟周期为所述第一时钟信号的时钟周期的M倍，所述第一使能信号基于所述片选信号以及所述第三时钟信号生成。
3.如权利要求2所述的信号生成电路，其特征在于，所述第一级电路包括：
倍频电路，被配置为，接收所述第一时钟信号并进行倍频处理，以生成所述第三时钟信号；
第一锁存电路，被配置为，接收所述片选信号以及所述第三时钟信号，并生成所述第一使能信号。
4.如权利要求3所述的信号生成电路，其特征在于，所述第一锁存电路包括：
第一SR锁存器，所述第一SR锁存器的S输入端接收所述片选信号，R输入端接收所述第三时钟信号，Q输出端输出所述第一使能信号。
5.如权利要求3所述的信号生成电路，其特征在于，所述倍频电路包括：
N个级联的触发器；
处于首级的所述触发器的时钟输入端接收所述第一时钟信号，前一级的所述触发器的正相输出端连接下一级的所述触发器的时钟输入端，每一级的所述触发器的触发输入端与负相输出端连接，且处于尾级的所述触发器的正相输出端输出所述第三时钟信号。
6.如权利要求5所述的信号生成电路，其特征在于，所述触发器还具有复位端，且所述复位端接收所述片选信号。
7.如权利要求6所述的信号生成电路，其特征在于，所述第一级电路还包括：
或门，所述或门的两个输入端分别接收所述片选信号以及休眠命令，输出端连接所述复位端，所述存储器响应于所述休眠命令进入休眠状态。
8.如权利要求1所述的信号生成电路，其特征在于，所述第一级电路还被配置为，接收休眠命令，并响应于所述休眠命令，以使所述第一使能信号保持为无效状态。
9.如权利要求1所述的信号生成电路，其特征在于，所述第二级电路包括：
第二锁存电路，被配置为，接收所述操作命令以及所述第一使能信号，若所述操作命令有效，则触发输出所述第一使能信号作为所述第二使能信号。
10.如权利要求9所述的信号生成电路，其特征在于，所述第二锁存电路包括：
第二SR锁存器，所述第二SR锁存器的S输入端接收所述操作命令，R输入端接收所述第一使能信号，Q输出端输出所述第二使能信号。
11.如权利要求9所述的信号生成电路，其特征在于，所述存储系统包括多个存储区块，每一所述存储区块包括多个所述存储器，定义执行操作的所述存储区块为目标存储区块，定义未执行操作的所述存储区块为非目标存储区块；
所述操作命令包括目标写命令、非目标写命令、和/或非目标读命令，其中，所述目标写命令为所述目标存储区块中的所述存储器接收的所述操作命令，所述非目标写命令或所述非目标读命令为所述非目标存储区块中的所述存储器接收的所述操作命令；
所述第二锁存电路还被配置为，
接收所述目标写命令，并生成第一子使能信号作为与所述目标写命令相对应的所述第二使能信号；和/或，
接收所述非目标写命令，并生成第二子使能信号作为与所述非目标写命令相对应的所述第二使能信号；和/或，
接收所述非目标读命令，并生成第三子使能信号作为与所述非目标读命令相对应的所述第二使能信号。
12.如权利要求11所述的信号生成电路，其特征在于，所述第二锁存电路包括：
第一子SR锁存器，所述第一子SR锁存器的S输入端接收所述目标写命令，R输入端接收所述第一使能信号，Q输出端输出所述第一子使能信号；和/或，
第二子SR锁存器，所述第二子SR锁存器的S输入端接收所述非目标写命令，R输入端接收所述第一使能信号，Q输出端输出所述第二子使能信号；和/或，
第三子SR锁存器，所述第三子SR锁存器的S输入端接收所述非目标读命令，R输入端接收所述第一使能信号，Q输出端输出所述第三子使能信号。
13.如权利要求1所述的信号生成电路，其特征在于，所述输出电路包括：
至少一个与非门，所述与非门的两个输入端分别接收所述第二时钟信号以及所述第二使能信号，输出端输出所述ODT触发信号。
14.一种存储系统，其特征在于，包括：
存储器，所述存储器具有ODT电路；
如权利要求1-13任一项所述的信号生成电路，所述ODT电路响应于所述ODT触发信号以及所述操作命令调整工作状态。
15.如权利要求14所述的存储系统，其特征在于，还包括：触发电路，所述触发电路的输入端接收所述操作命令，触发端接收所述ODT触发信号，输出端输出ODT控制信号，所述ODT电路接收所述ODT控制信号以调整工作状态。
16.一种操作存储系统的方法，所述存储系统包括存储器，且所述存储器具有ODT电路，其特征在于，包括：
接收第一时钟信号，且响应于所述存储器接收到的片选信号，生成与所述片选信号相对应的第一使能信号；
接收所述第一使能信号，并响应于所述存储器接收到的操作命令，生成与所述操作命令相对应的第二使能信号，其中，所述第二使能信号基于所述第一使能信号生成；
接收第二时钟信号，并响应于所述第二使能信号，输出ODT触发信号，所述存储器的ODT电路响应于所述ODT触发信号调整工作状态。
17.如权利要求16所述的方法，其特征在于，所述生成与片选信号相对应的第一使能信号，包括：
接收所述第一时钟信号并生成第三时钟信号，所述第三时钟信号的时钟周期为所述第一时钟信号的时钟周期的M倍；
若所述片选信号无效，则所述第一使能信号保持无效状态，直至所述片选信号有效，则触发输出有效的所述第一使能信号。
18.如权利要求16或17所述的方法，其特征在于，所述生成与片选信号相对应的第一使能信号，还包括：
响应于休眠命令，以使所述第一使能信号保持为无效状态，其中，所述存储器响应于所述休眠命令进入休眠状态。
19.如权利要求16所述的方法，其特征在于，所述存储系统包括多个存储区块，每一所述存储区块均包括多个所述存储器，多个所述存储区块包括执行操作的目标存储区块以及未执行操作的非目标存储区块；所述生成与所述操作命令相对应的第二使能信号，包括：
基于目标写命令，生成与所述目标写命令相对应的第一子使能信号，所述目标写命令为所述目标存储区块中的所述存储器接收到的所述操作命令，所述第一子使能信号作为所述目标写命令相对应的所述第二使能信号；和/或，
基于非目标写命令，生成与所述非目标写命令相对应的第二子使能信号，所述非目标写命令为所述非目标存储区块中的所述存储器接收到的所述操作命令，所述第二子使能信号作为所述非目标写命令相对应的所述第二使能信号；和/或，
基于非目标读命令，生成与所述非目标读命令相对应的第三子使能信号，所述非目标读命令为所述非目标存储区块中的所述存储器接收到的所述操作命令，所述第三子使能信号作为所述非目标读命令相对应的所述第二使能信号。
20.如权利要求19所述的方法，其特征在于，所述输出ODT触发信号，包括：
接收所述第二时钟信号并响应于所述第一子使能信号，输出第一ODT触发信号，所述目标存储区块中的所述存储器的ODT电路响应于所述第一ODT触发信号调整工作状态；和/或，
接收所述第二时钟信号并响应于所述第二子使能信号，输出第二ODT触发信号，所述非目标存储区块中的所述存储器的ODT电路响应于所述第二ODT触发信号调整工作状态；和/或，
接收所述第二时钟信号并响应于所述第三子使能信号，输出第三ODT触发信号，所述非目标存储区块中的所述存储器的ODT电路响应于所述第三ODT触发信号调整工作状态。
21.如权利要求20所述的方法，其特征在于，所述方法还包括：
响应于包括第一模式寄存器设置信息的第一编码信号，将响应于所述第一ODT触发信号调整工作状态的所述ODT电路的电阻设置为第一电阻值；和/或，
响应于包括第二模式寄存器设置信息的第二编码信号，将响应于所述第二ODT触发信号调整工作状态的所述ODT电路的电阻设置为第二电阻值；和/或，
响应于包括第三模式寄存器设置信息的第三编码信号，将响应于所述第三ODT触发信号调整工作状态的所述ODT电路的电阻设置为第三电阻值。
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