CN118114615A - 一种控制与计算分离的系统芯片结构 - Google Patents

Abstract

本发明提供一种控制与计算分离的系统芯片结构，属于集成电路领域，该系统芯片设计包括：通信处理器簇，用于处理I/O通信控制相关指令；计算处理器簇，用于处理数据计算相关指令；计算处理器簇和通信处理器簇的片上通信架构，用于实现两簇之间的数据共享与交互。本发明提出的控制与计算分离的系统芯片结构，可将片上互联资源开销减少，并易于时序优化，更容易满足片上实时控制、高速计算需求，同时便于依据功能模块分类，统一设置不同的时钟频率，减少同步结构设计开销的同时，有效降低功耗。

Description

一种控制与计算分离的系统芯片结构

技术领域

本发明涉及集成电路技术领域，特别涉及一种控制与计算分离的系统芯片结构。

背景技术

随着集成电路技术的发展，系统芯片的功能日益提升、结构日益复杂。同时实时控制以及高性能计算的应用需求不断提升，该提升速度大于系统芯片的发展速度，将导致传统的芯片结构难以满足实时应用以及高性能计算的需求。

在传统芯片的实际应用中，处理器核通过共享总线发送信号控制各个功能模块。由于共享总线的仲裁机制，通常会发生高性能计算和多个功能接口数据收发的控制同时竞争处理器，或者高性能计算过程中经常被慢速的功能接口控制打断，从而导致处理性能低下，不能发挥出系统的实际处理性能。

发明内容

为了解决上述背景技术中存在的技术问题，本发明在系统芯片架构设计层面，采用分簇的方法分离通信控制与高性能计算，能够提升系统芯片实时性，提升芯片处理器的效率。该分簇方法按照功能分簇，将整个芯片架构分成计算处理器簇以及通信处理器簇，其中计算处理器簇的功能是高性能计算，通信处理器簇的功能是通信控制。但是通信处理器簇中的通信模块在正常工作后产生的数据需搬移到位于计算处理器簇的存储器中，存储器中的数据也需搬移到通信模块中用于传输，因此单一的功能分簇并无法满足芯片的基本功能以及实时性要求。两簇之间需进行高速的数据交互，从而如何实现两簇之间的高性能的数据共享与交互是一关键性问题。此外，芯片上的各个模块在两簇之中的分配，以及处理器核、总线和各模块的工作频率分配会影响整个芯片的工作效率。

基于以上考虑，本发明提供一种控制与计算分离的系统芯片结构，保证多功能接口的正常、实时通信的同时，高性能的计算不被打断，发挥系统的高处理性能，用以解决传统芯片结构中，高性能计算与功能接口数据收发控制竞争处理器，导致处理器实时性下降，难以发挥系统的实际处理性能的问题。

具体的，本发明提供一种控制与计算分离的系统芯片结构，包括：

通信处理器簇，用于处理I/O通信控制相关指令；

计算处理器簇，用于处理数据计算相关指令；

计算处理器簇和通信处理器簇的片上通信架构，用于实现两簇之间的数据共享与交互。

优选的，所述通信处理器簇中包含通信控制处理器核；所述计算处理器簇中包含高性能计算处理器核。

优选的，所述计算处理器簇中包含各存储模块；所述通信处理器簇中包含各通信控制器模块。

优选的，所述计算处理器核内集成L1级的指令Cache与数据Cache，以及与处理器紧耦合的局部存储区域，具有与L1级Cache同样的零等待延迟的访问性能。

优选的，所述通信控制处理器核和所述高性能计算处理器核选择工作频率不同，其中，所述高性能计算处理器核选择更高时钟频率。

优选的，采用交叉开关的互联结构实现所述通信处理器簇和所述计算处理器簇之间的通信。

优选的，所述计算处理器簇的交叉开关总线与所述通信处理器簇的交叉开关总线互为主从，实现两簇之间的数据交互。

优选的，所述通信控制相关指令与所述计算相关指令并行执行。

优选的，所述计算处理器簇和所述通信处理器簇的片上通信架构面向全片地址统一管理DMA。

优选的，所述计算处理器簇和通信处理器簇的片上通信架构包括：两簇对片上共享存储区域的有效访问、两簇之间的地址的互斥共享访问架构。

本发明的有益效果在于：

本发明提出的控制与计算分离的系统芯片结构，可发挥在芯片的实时控制系统的最优化性能，计算处理器簇专用于计算功能，保持功能计算的高性能，将功能接口全部集成在通信处理器簇内，计算子系统的互联结构得到有效简化，同时片上大容量存储，有效的缓解访问瓶颈。计算处理器簇与通信处理器簇内部均采用交叉开关总线进行互联，在实现簇内高速并行访问的同时，实现两簇之间的高速数据交互；通信处理器簇集成DMA，可以在不打断处理器执行的情况下，实现共享数据的有效搬运，计算处理器簇和通信处理器簇分别处理对方子系统时，达到与处理本系统数据相同的性能感知。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是本发明的控制与计算分离的系统芯片结构图；

图2是本发明的计算处理器簇的交叉开关；

图3是本发明的通信处理器簇的交叉开关。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

如图1所示，本发明提出一种控制与计算分离的系统芯片结构，包括计算处理器簇、通信处理器簇及计算处理器簇和通信处理器簇的片上通信架构，该通信架构用于实现两簇之间的数据共享与交互，实现任一处理器对全片的地址访问通过合理规划片上通信架构，实现计算处理器簇和通信处理器簇对片上共享存储区域的有效访问。

本发明提供的系统芯片结构将芯片结构分为通信处理器簇与控制处理器簇两簇，通信处理器簇用于处理I/O通信控制相关指令，计算处理器簇用于处理数据计算相关指令，通信功能与计算功能分簇的非对称的处理器微架构，将多功能接口通信控制部分与高性能计算部分进行了有效分离，实现通信与计算的最优化处理；计算处理器簇以及通信处理器簇中的各个模块采用统一的地址进行管理，实现任一处理器对任一模块的有效访问，简化整体架构的复杂度，并且统一的地址管理利于DMA模块进行数据搬移。

由于计算处理器核处理的指令多，数据量大，因此计算处理器核采用多核结构并且采用更高的时钟频率能更有效的完成高性能计算，并且每个计算处理器核内除了集成L1级的指令Cache与数据Cache之外，还集成了与处理器紧耦合的局部存储区域，具有与L1级Cache同样的零等待延迟的访问性能，多层次结构的存储系统，进一步提升计算处理器簇处理指令的速度，实现高性能计算。

具体地，本实施例的计算处理器核采用双核架构与高时钟频率，计算处理器核分别设计了两个主机接口，用于交叉开关的主机，实现指令和数据的并行访存。该处理器核结构易于满足片上实时控制、高速计算需求，实现高性能计算，提高芯片的工作效率。

其中的，计算处理器簇包括：计算处理器核、随机存储器RAM、非易失存储器ROM、外设存储接口、计算处理器簇交叉开关；其中的，计算处理器核用于高性能计算，随机存储器RAM用于高速存储；非易失存储器ROM用于程序存储；外设存储接口用于链接外设存储器；计算处理器簇交叉开关用于实现互联通信，实现计算处理器簇内部的数据通信，以及实现与通信处理器簇的数据共享。

具体地，本实施例的计算处理器簇交叉开关包含：6个交叉开关主机，4个交叉开关从机。其中6个交叉开关主机包括计算处理器核1的指令与数据接口、处理器核2的指令与数据接口、通信处理器核的指令接口以及通信处理器簇交叉开关的主机访问。4个交叉开关从机包括随机存储器RAM、非易失存储器ROM、外设存储器接口以及通信处理器簇交叉开关的从机接口。将计算处理器核的指令与数据接口分别作为交叉开关的主机，实现指令与数据的并行访存。计算处理器簇交叉开关与通信处理器簇交叉开关互为主从，实现两簇之间的数据交互。交叉开关使用硬件互连矩阵连接总线主设备和总线从设备。这种结构允许所有总线主机同时访问不同的总线从机而不会产生干扰。

通信处理器簇包括：通信控制处理器核、DMA、其他高速通信主机、计算处理器簇交叉开关、高速通信模块与低速通信模块；通信控制处理器核用于发起各个通信模块的控制，DMA用于实现数据搬移，其执行不打断处理器核的执行，实现共享数据的有效搬运；其他高速通信主机作为通信处理器簇交叉开关的主机接口，由处理器配置后，主动发起数据通信；高速通信模块作为通信处理器簇交叉开关的从机，用于高速通信；低速通信模块作为通信处理器簇交叉开关的桥接总线的从机，用于低速通信；通信处理器簇交叉开关用于实现互联通信，实现通信处理器簇内部的数据通信，以及实现与计算处理器簇的数据共享。

本实施例的通信处理器核分别设计了2个主机接口，其中指令接口为计算处理器簇交叉开关的主机，数据接口为通信处理器簇交叉开关的主机，在ROM中读取指令的同时，控制通信处理器簇的各个模块，实现指令和数据的并行访存。该处理器核结构易于满足片上实时控制、高速计算需求，实现高性能计算，提高芯片的工作效率。

具体地，本实施例的通信处理器簇交叉开关包含：4个交叉开关主机，n+2个交叉开关从机。其中4个交叉开关主机包括通信控制处理器核的数据接口、DMA、其他高速通信主机以及计算处理器簇交叉开关的主机访问。n+2个交叉开关从机包括n个高速通信模块、1个连接低速通信共享总线的桥接总线以及计算处理器簇交叉开关的从机接口。计算处理器簇交叉开关与通信处理器簇交叉开关互为主从，实现两簇之间的数据交互。DMA可以在不打断处理器执行的情况下，实现共享数据的有效搬运。交叉开关使用硬件互连矩阵连接总线主设备和总线从设备。这种结构允许所有总线主机同时访问不同的总线从机而不会产生干扰。

如图2所示，计算处理器簇内的用于互联通信和数据交互的交叉开关总线具有6个主机与4个从机，用作高性能计算的两个计算处理器核均分为指令与数据接口，作为计算处理器簇的交叉开关执行的前4个主机，实现读取指令与数据处理的并行执行，提高芯片系统的工作效率；第5个主机为通信处理器核的指令接口，通信处理器核属于通信处理器簇的子模块，但由于存储相关的RAM和ROM均集成在计算处理器簇中，为实现通信处理器核的快速读取指令，则将通信处理器核的指令接口直接接入计算处理器簇的交叉开关总线的主机上，通信处理器核可直接访问ROM中的通信控制类指令，省去通信控制类指令在两簇之间传输所花费的时间，提高通信控制指令的读取速度；

第六个主机为计算处理器簇交叉开关总线，该主机用于将计算处理器簇的数据传输到通信处理器簇，实现两簇之间的数据交互，该主机接口采用大带宽结构，实现大数据量的两簇之间的数据交互。计算处理器簇的交叉开关总线的第1个从机为RAM存储器，用作芯片系统的内存，此外，在计算处理器簇的核1和核2处理器核内部，以及通信处理器簇的核处理器核内部，以紧耦合的方式，各分别集成了指令局部存储和数据局部存储，处理器核内的局部存储为L1级的存储层次，直接旁路了片上互联的访问时间开销，具有与L1级的Cache相同的零等待延迟的访问性能，为实现高性能计算和实时接口通信提供了高效的实现途径；第2个从机为指令存储ROM，非易失存储器用于存储指令，主要被计算处理器核的指令接口以及通信处理器核的指令接口访问；第三个从机为外设存储接口，处理内部总线与外部地址空间中的存储器或外设之间的信息传输，接口外扩大容量的片外存储器，带来性能提升以及有效的缓解了访问瓶颈；第4个从机为通信处理器簇交叉开关，该从机用于将计算处理器簇的数据传输到通信处理器簇，实现两簇之间的数据交互，该从机接口采用大带宽结构，实现大数据量的两簇之间的数据交互。

如图3所示，通信处理器簇内的用于互联通信和数据交互的交叉开关总线具有3个主机与3个从机，第一个主机为通信处理器核的数据接口，用于在通信处理器簇内控制通信模块的传输工作；第2个主机为DMA，在芯片系统内集成多路的DMA，可实现大量的全地址的数据搬移，从而实现数据在两簇之间的交互，簇内互联结构采用交叉开关总线，使处理器核的访存与DMA搬移并行执行，提升系统的工作效率；第3个交叉开关总线主机为其他高速通信主机，部分特殊高速通信模块需占用交叉开关总线主机，进行数据通信；第4个主机为通信处理器簇交叉开关，该主机用于将计算处理器簇的数据传输到通信处理器簇，实现两簇之间的数据交互，该从机接口采用大带宽结构，实现大数据量的两簇之间的数据交互；第1个交叉开关总线的从机为高速通信模块，这类模块实时性要求高，通信频率高，需更高的访问与控制的效率，因此直接作为交叉开关总线的从机，供通信处理器核通过交叉开关直接控制访问；第2个交叉开关总线从机为低速通信共享总线，在低速通信共享总线上挂载了部分低速通信模块，其余主机可通过该交叉开关的从机访问低速通信共享总线上的低速通信模块，由于交叉开关总线在增加主机与从机的数量是，会大幅提高电路设计的复杂度与功耗，因此为降低电路的复杂度以及功耗，将一个共享总线挂载在交叉开关上，其余低速通信模块挂载在共享总线上，减少交叉开关的从机数目；第3个从机为计算处理器簇交叉开关，该从机用于将通信处理器簇的数据传输到计算处理器簇，实现两簇之间的数据交互，该从机接口采用大带宽结构，实现大数据量的两簇之间的数据交互。

本发明计算处理器簇的交叉开关总线与通信处理器簇的交叉开关总线互为主从，实现两簇之间的数据交互，芯片架构采用计算处理器簇与通信处理器簇的分离，由于两簇之间需进行高性能并大量的数据交互，而数据交互需要通过两交叉开关互为主从的方式进行数据交互，通过交叉开关总线，将数据由一簇传入另一簇，而该总线的主从的接口的带宽足够大，以满足大量数据传输的需求。

本发明计算处理器簇和通信处理器簇的片上通信架构集成DMA作为通信处理器簇的交叉开关主机，实现全地址的数据搬移；除了使用两簇之间的交叉开关互为主从进行数据交互外，使用高性能多通道的DMA作为交叉开关总线的主机，控制数据流的搬移，且两簇中的各模块采用统一的地址管理模式，实现数据从一簇到另一簇的数据搬移。

本发明通信控制处理器核和计算处理器核采用不同时钟频率，计算处理器核采用高时钟频率，加速高性能计算，提高处理器核处理指令以及数据计算的速度；通信处理器核采用较低时钟频率，在满足通信控制指令处理和通信控制的同时，有效降低功耗。

综上，本发明提出的控制与计算分离的系统芯片结构，本发明提出的控制与计算分离的系统芯片结构，可将片上互联资源开销减少，并易于时序优化，更容易满足片上实时控制、高速计算需求，同时便于依据功能模块分类，统一设置不同的时钟频率，减少同步结构设计开销的同时，有效降低功耗。

显然，本领域的技术人员可以对本技术方案进行各种改动和变型而不脱离本技术方案的精神和范围。这样，倘若本技术方案的这些修改和变型属于本技术方案权利要求及其等同技术的范围之内，则本技术方案也意图包含这些改动和变型在内。

Claims (10)

1.一种控制与计算分离的系统芯片结构，其特征在于，包括：

通信处理器簇，用于处理I/O通信控制相关指令；

计算处理器簇，用于处理数据计算相关指令；

计算处理器簇和通信处理器簇的片上通信架构，用于实现两簇之间的数据共享与交互。

2.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，所述通信处理器簇中包含通信控制处理器核；所述计算处理器簇中包含高性能计算处理器核。

3.如权利要求2所述的控制与计算分离的系统芯片结构，其特征在于，所述计算处理器簇中包含各存储模块；所述通信处理器簇中包含各通信控制器模块。

4.如权利要求3所述的控制与计算分离的系统芯片结构，其特征在于，所述计算处理器核内集成L1级的指令Cache与数据Cache，以及与处理器紧耦合的局部存储区域，具有与L1级Cache同样的零等待延迟的访问性能。

5.如权利要求2所述的控制与计算分离的系统芯片结构，其特征在于，所述通信控制处理器核和所述高性能计算处理器核选择工作频率不同，其中，所述高性能计算处理器核选择更高时钟频率。

6.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，采用交叉开关的互联结构实现所述通信处理器簇和所述计算处理器簇之间的通信。

7.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，所述计算处理器簇的交叉开关总线与所述通信处理器簇的交叉开关总线互为主从，实现两簇之间的数据交互。

8.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，所述通信控制相关指令与所述计算相关指令并行执行。

9.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，所述计算处理器簇和所述通信处理器簇的片上通信架构面向全片地址统一管理DMA。

10.如权利要求1所述的控制与计算分离的系统芯片结构，其特征在于，所述计算处理器簇和通信处理器簇的片上通信架构包括：两簇对片上共享存储区域的有效访问、两簇之间的地址的互斥共享访问架构。