CN118093292B - 一种自适应随机激励验证方法、系统、终端及介质 - Google Patents

一种自适应随机激励验证方法、系统、终端及介质 Download PDF

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Abstract

本发明公开了一种自适应随机激励验证方法、系统、终端及介质，涉及芯片验证技术领域，其技术方案要点是：模拟待测模块的验证环境，并配置待测模块的参数；依据输入的虚拟序列生成协议事务包；依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；采集待测模块输入的第一数据流信息；采集待测模块反馈的第二数据流信息；通过虚拟序列解析第二数据流信息后得到解析结果，并调整下一轮虚拟序列的随机方向；读取第二数据流信息与参考信息进行对比，得到随机激励验证结果。本发明节约了从比对模型产生结果到激励产生模块获取反馈的周转时间，来自待测模块的反馈作用于激励的延时接近为零。

Description

一种自适应随机激励验证方法、系统、终端及介质
技术领域
本发明涉及芯片验证技术领域，更具体地说，它涉及一种自适应随机激励验证方法、系统、终端及介质。
背景技术
在当今智能互联网时代，为满足高速高性能的市场应用需求，芯片系统功能越来越复杂，芯片集成度越来越高，芯片外部接口以及芯片内部的模块之间，流量控制与配合成为通用功能。而芯片验证作为芯片开发过程中的重要一环，必然要求验证平台能以更简单的架构，实现自适应的复杂激励，以更少的搭建时间和更高的仿真运行效率，对模块的功能进行充分验证。
现有技术中的模块验证，一种是将接口采集到的数据全部送到参考模型，在参考模型中进行统一解析，将解析结果通过事务级传输接口传递到激励发生器，从而影响激励的产生；另一种是激励发生器和事务驱动器之间插入专用的协议解析器和激励仲裁模块，将接口采集到的数据传递给解析器和仲裁模块，对产生的随机激励进行约束，例如申请号为CN115357441A的中国专利申请，公开了一种基于UVM（通用验证方法学）的通用验证组件及反馈控制方法，其将事务检测器的输出结果通过port(端口)/imp(缓存)等UVM组件发送到协议管理器和虚拟仲裁器，通过协议管理器和虚拟仲裁器对虚拟序列的控制，来达到对反馈电路激励发生的控制。
然而，各验证组件接口需要层层连接，且不同反馈场景需要配置不同的虚拟序列仲裁器，验证平台组件较多连接复杂，组件之间需要层层数据传递，实时性不强，配合效率也不高。因此，如何研究设计一种能够克服上述缺陷的自适应随机激励验证方法、系统、终端及介质是我们目前急需解决的问题。
发明内容
为解决现有技术中的不足，本发明的目的是提供一种自适应随机激励验证方法、系统、终端及介质，通过无差别的组件封装方式，将组件之间的事务传输转变为组件内部的缓存，免除了组件间的层层接口连接和仲裁模块，激励产生和反馈获取在同一时刻同一位置进行，节约了从比对模型产生结果到激励产生模块获取反馈的周转时间，来自待测模块的反馈作用于激励的延时接近为零。
本发明的上述技术目的是通过以下技术方案得以实现的：
第一方面，提供了一种自适应随机激励验证方法，包括：
模拟待测模块的验证环境，并配置待测模块在验证环境中进行验证所需的参数；
依据输入的虚拟序列生成协议事务包；
依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；
采集待测模块输入的第一数据流信息，并以UVM类型的先入先出队列存储第一数据流信息；
采集待测模块反馈的第二数据流信息，并以UVM类型的先入先出队列存储第二数据流信息；
通过虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；
通过参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果。
进一步的，所述第一数据流信息包括待测模块输入的数据包和控制信息；
和/或，第二数据流信息包括待测模块输出的数据包和控制信息；
其中，数据流信息都会打包成UVM通用帧结构的格式存入序列发生器的先入先出队列中。
进一步的，所述通过虚拟序列解析第二数据流信息后得到解析结果的过程具体为：
虚拟序列从序列发生器中获取UVM通用帧结构，并将UVM通用帧结构包转化成平台自定义的包格式，解析出每个字段的值；再由协议处理函数，解析出具体字段包含的信息，包括待测模块是否收到平台激励并正确回复，数据接口的拥塞情况。
进一步的，所述依据解析结果调整下一轮虚拟序列的随机方向的过程具体为：
若虚拟序列中解析出待测模块收到的平台激励中包含错误，则根据协议，可以部分或者整体重发该包；
若虚拟序列中解析出待测模块存在严重拥塞，则暂停发包，直到拥塞消除，并且减少后续发送激励的频率；
若虚拟序列中解析出待测模块处理顺畅，则加大发包频率或者根据随机约束改变包的类型或者长度。
进一步的，所述参考模型通过配置指针地址与相应的序列发生器绑定，并通过指针地址直接读取一数据流信息和/或第二数据流信息。
第二方面，提供了一种自适应随机激励验证系统，包括：
参考模型，用于模拟待测模块的验证环境；
组件配置器，用于配置待测模块在验证环境中进行验证所需的参数；
序列发生器，用于依据输入的虚拟序列生成协议事务包；
事务驱动器，用于依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；
第一事务监视器，用于采集待测模块输入的第一数据流信息；
第一FIFO模块，用于以UVM类型的先入先出队列存储第一数据流信息；
第二事务监视器，用于采集待测模块反馈的第二数据流信息；
第二FIFO模块，用于以UVM类型的先入先出队列存储第二数据流信息；
其中，虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；
以及，参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果。
进一步的，所述UVM类型的先入先出队列与相应事务监视器中UVM类型的port端口相连；
所述序列发生器中生成一个UVM类型的port端口，并与验证组件中UVM类型的先入先出队列出口相连。
进一步的，所述待测模块的验证组件分为输入组件和输出组件；
所述第一FIFO模块位于输入组件中，且实例化有多个与序列发生器一一对应的先入先出队列；
所述第二FIFO模块位于输出组件中，且实例化有多个与序列发生器一一对应的先入先出队列。
第三方面，提供了一种计算机终端，包含存储器、处理器及存储在存储器并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如第一方面中任意一项所述的一种自适应随机激励验证方法。
第四方面，提供了一种计算机可读介质，其上存储有计算机程序，所述计算机程序被处理器执行可实现如第一方面中任意一项所述的一种自适应随机激励验证方法。
与现有技术相比，本发明具有以下有益效果：
1、本发明提供的一种自适应随机激励验证方法，通过无差别的组件封装方式，将组件之间的事务传输转变为组件内部的缓存，免除了组件间的层层接口连接和仲裁模块，激励产生和反馈获取在同一时刻同一位置进行，节约了从比对模型产生结果到激励产生模块获取反馈的周转时间，来自待测模块的反馈作用于激励的延时接近为零；
2、本发明能根据实时反馈调整激励的随机特性，具有高内聚低耦合的封装性，在提升平台搭建效率的同时，最大程度模拟真实应用场景；
3、本发明相对激励的反馈约束来自于参考模型的方式，来自数据采集模块的信息直接作用于激励，反馈效率接近实时；
4、本发明不需要插入解析和仲裁模块，验证平台层次少，且各组件之间高内聚低耦合，验证架构更简洁高效。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1是本发明实施例1中的流程图；
图2是本发明实施例2中的系统框图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1：一种自适应随机激励验证方法，如图1所示，包括：
S1：模拟待测模块的验证环境，并配置待测模块在验证环境中进行验证所需的参数；
S2：依据输入的虚拟序列生成协议事务包；
S3：依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；
S4：采集待测模块输入的第一数据流信息，并以UVM类型的先入先出队列（fifo）存储第一数据流信息；
S5：采集待测模块反馈的第二数据流信息，并以UVM类型的先入先出队列存储第二数据流信息；
S6：通过虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；
S7：通过参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果。
本发明能根据实时反馈调整激励的随机特性，具有高内聚低耦合的封装性，在提升平台搭建效率的同时，最大程度模拟真实应用场景；此外，本发明不需要插入解析和仲裁模块，验证平台层次少，通过统一的封装方式，简化事务监视器与序列发生器接口，用一种简洁、高效的验证结构，实现了实时自适应激励发生，克服现有带反馈的验证平台层次复杂、数据传输时延等问题，同时还可以扩展到仿真平台的参考模型等组件。
在本实施例中，第一数据流信息包括待测模块输入的数据包和控制信息，第二数据流信息包括待测模块输出的数据包和控制信息。其中，数据流信息都会打包成UVM通用帧结构（uvm_transaction）的格式存入序列发生器的先入先出队列中。
通过虚拟序列解析第二数据流信息后得到解析结果的过程具体为：虚拟序列从序列发生器中获取UVM通用帧结构，并将UVM通用帧结构包转化成平台自定义的包格式，解析出每个字段的值；再由协议处理函数，解析出具体字段包含的信息，包括待测模块是否收到平台激励并正确回复，数据接口的拥塞情况。
依据解析结果调整下一轮虚拟序列的随机方向的过程具体为：若虚拟序列中解析出待测模块收到的平台激励中包含错误，则根据协议，可以部分或者整体重发该包；若虚拟序列中解析出待测模块存在严重拥塞，则暂停发包，直到拥塞消除，并且减少后续发送激励的频率；若虚拟序列中解析出待测模块处理顺畅，则加大发包频率或者根据随机约束改变包的类型或者长度。
参考模型通过配置指针地址与相应的序列发生器绑定，并通过指针地址直接读取一数据流信息和/或第二数据流信息。任何与序列发生器默认绑定的序列，都可以调用uvm类型port自带的get（获取函数）函数，从序列发生器的uvm类型port中获取数据包。
本发明相对激励的反馈约束来自于参考模型的方式，来自数据采集模块的信息直接作用于激励，反馈效率接近实时。
需要说明的是，以上记载的fifo和port可以以数组的形式存在，在验证平台中的任何位置，只要默认序列实例化，并且通过序列发生器启动，那么在该位置，就可以通过默认序列获取到来自监视器采集的实时接口信息，从而无差别更新验证平台的状态。
以太网口验证场景验证为例，该验证架构的自适应随机激励验证过程如下：
（1）以太网接口发送方向和接受方向的验证组件中生成两组UVM(universalVerification Methodology)类型的fifo(先入先出队列)和port(端口)，分别连接到验证平台的序列发生器和参考模型中。同时，虚拟序列和参考模型中分别例化一个通用序列，与序列发生器中相应的通用序列发生器绑定；
（2）验证平台在虚拟序列和参考模型中启动发送方向和接收方向的通用序列。
（3）以太网接口发送方向通用验证组件的事务驱动器，通过序列发生器获取以太网协议事务包，通过组件的虚拟接口驱动待测模块接口；
（4）太网接口接收方向通用验证组件的事务监视器，通过组件接口，根据时序采样以太网事务包，并通过事务监视器的UVM类型port写操作，发送到验证组件的各个UVM类型fifo中；
（5）虚拟序列中的通用序列通过UVM类型port的get函数，获取接收方向的以太网包，经过简单的协议解析截取到接口的pause(暂停)帧，从而判断待测模块反馈的数据流情况；
参考模型中的通用序列用同样方式获取发送方向和接收方向的以太网包，通过完整的协议解析后送入参考模型；
（6）虚拟序列根据待测模块反馈的数据流情况，调整随机方向，随机出下一轮接口发送的事务包，发送到发送方向的验证组件驱动器；
（7）回到步骤（3），以太网发送方向的事务驱动器获取新的随机激励，给待测模块持续发送以太网激励，直到仿真结束。
实施例2：一种自适应随机激励验证系统，该系统用于实现实施例1中所记载的一种自适应随机激励验证方法，如图2所示，包括参考模型、组件配置器、序列发生器、事务驱动器、第一事务监视器、第一FIFO模块、第二事务监视器和第二FIFO模块。
具体的，参考模型，用于模拟待测模块的验证环境；组件配置器，用于配置待测模块在验证环境中进行验证所需的参数；序列发生器，用于依据输入的虚拟序列生成协议事务包；事务驱动器，用于依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；第一事务监视器，用于采集待测模块输入的第一数据流信息；第一FIFO模块，用于以UVM类型的先入先出队列存储第一数据流信息；第二事务监视器，用于采集待测模块反馈的第二数据流信息；第二FIFO模块，用于以UVM类型的先入先出队列存储第二数据流信息。
其中，虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；以及，参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果。
UVM类型的先入先出队列与相应事务监视器中UVM类型的port端口相连；序列发生器中生成一个UVM类型的port端口，并与验证组件中UVM类型的先入先出队列出口相连。
待测模块的验证组件分为输入组件和输出组件；第一FIFO模块位于输入组件中，且实例化有多个与序列发生器一一对应的先入先出队列；第二FIFO模块位于输出组件中，且实例化有多个与序列发生器一一对应的先入先出队列。
工作原理：本发明通过无差别的组件封装方式，将组件之间的事务传输转变为组件内部的缓存，免除了组件间的层层接口连接和仲裁模块，激励产生和反馈获取在同一时刻同一位置进行，节约了从比对模型产生结果到激励产生模块获取反馈的周转时间，来自待测模块的反馈作用于激励的延时接近为零。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种自适应随机激励验证方法，其特征是，包括：
模拟待测模块的验证环境，并配置待测模块在验证环境中进行验证所需的参数；
依据输入的虚拟序列生成协议事务包；
依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；
采集待测模块输入的第一数据流信息，并以UVM类型的先入先出队列存储第一数据流信息；
采集待测模块反馈的第二数据流信息，并以UVM类型的先入先出队列存储第二数据流信息；
通过虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；
通过参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果；
所述依据解析结果调整下一轮虚拟序列的随机方向的过程具体为：
若虚拟序列中解析出待测模块收到的平台激励中包含错误，则根据协议，部分或者整体重发该包；
若虚拟序列中解析出待测模块存在严重拥塞，则暂停发包，直到拥塞消除，并且减少后续发送激励的频率；
若虚拟序列中解析出待测模块处理顺畅，则加大发包频率或者根据随机约束改变包的类型或者长度。
2.根据权利要求1所述的一种自适应随机激励验证方法，其特征是，所述第一数据流信息包括待测模块输入的数据包和控制信息；
和/或，第二数据流信息包括待测模块输出的数据包和控制信息；
其中，数据流信息都会打包成UVM通用帧结构的格式存入序列发生器的先入先出队列中。
3.根据权利要求1所述的一种自适应随机激励验证方法，其特征是，所述通过虚拟序列解析第二数据流信息后得到解析结果的过程具体为：
虚拟序列从序列发生器中获取UVM通用帧结构，并将UVM通用帧结构包转化成平台自定义的包格式，解析出每个字段的值；再由协议处理函数，解析出具体字段包含的信息，包括待测模块是否收到平台激励并正确回复，数据接口的拥塞情况。
4.根据权利要求1所述的一种自适应随机激励验证方法，其特征是，所述参考模型通过配置指针地址与相应的序列发生器绑定，并通过指针地址直接读取一数据流信息和/或第二数据流信息。
5.一种自适应随机激励验证系统，其特征是，包括：
参考模型，用于模拟待测模块的验证环境；
组件配置器，用于配置待测模块在验证环境中进行验证所需的参数；
序列发生器，用于依据输入的虚拟序列生成协议事务包；
事务驱动器，用于依据协议事务包和组件配置器所配置的协议参数驱动待测模块完成数据传输；
第一事务监视器，用于采集待测模块输入的第一数据流信息；
第一FIFO模块，用于以UVM类型的先入先出队列存储第一数据流信息；
第二事务监视器，用于采集待测模块反馈的第二数据流信息；
第二FIFO模块，用于以UVM类型的先入先出队列存储第二数据流信息；
其中，虚拟序列解析第二数据流信息后得到解析结果，并依据解析结果调整下一轮虚拟序列的随机方向；
以及，参考模型读取第一数据流信息作预期处理后得到参考信息，并读取第二数据流信息与参考信息进行对比，得到随机激励验证结果；
所述依据解析结果调整下一轮虚拟序列的随机方向的过程具体为：
若虚拟序列中解析出待测模块收到的平台激励中包含错误，则根据协议，部分或者整体重发该包；
若虚拟序列中解析出待测模块存在严重拥塞，则暂停发包，直到拥塞消除，并且减少后续发送激励的频率；
若虚拟序列中解析出待测模块处理顺畅，则加大发包频率或者根据随机约束改变包的类型或者长度。
6.根据权利要求5所述的一种自适应随机激励验证系统，其特征是，所述UVM类型的先入先出队列与相应事务监视器中UVM类型的port端口相连；
所述序列发生器中生成一个UVM类型的port端口，并与验证组件中UVM类型的先入先出队列出口相连。
7.根据权利要求5所述的一种自适应随机激励验证系统，其特征是，所述待测模块的验证组件分为输入组件和输出组件；
所述第一FIFO模块位于输入组件中，且实例化有多个与序列发生器一一对应的先入先出队列；
所述第二FIFO模块位于输出组件中，且实例化有多个与序列发生器一一对应的先入先出队列。
8.一种计算机终端，包含存储器、处理器及存储在存储器并可在处理器上运行的计算机程序，其特征是，所述处理器执行所述程序时实现如权利要求1-4中任意一项所述的一种自适应随机激励验证方法。
9.一种计算机可读介质，其上存储有计算机程序，其特征是，所述计算机程序被处理器执行可实现如权利要求1-4中任意一项所述的一种自适应随机激励验证方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110618929A (zh) * 2019-08-01 2019-12-27 广东工业大学 一种基于uvm的对称加密算法的验证平台和验证方法
CN113986637A (zh) * 2021-11-18 2022-01-28 北京工商大学 基于UVM的Level-2行情解码电路验证激励生成方法与验证平台

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9836372B1 (en) * 2014-02-14 2017-12-05 Maxim Integrated Products, Inc. Device verification system with firmware universal verification component
CN106502900B (zh) * 2016-10-24 2019-06-28 上海华力微电子有限公司 一种基于systemverilog的AHB核随机验证方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110618929A (zh) * 2019-08-01 2019-12-27 广东工业大学 一种基于uvm的对称加密算法的验证平台和验证方法
CN113986637A (zh) * 2021-11-18 2022-01-28 北京工商大学 基于UVM的Level-2行情解码电路验证激励生成方法与验证平台

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