CN118055623A - 具有切割道的存储器元件封装 - Google Patents

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CN118055623A CN202410081107.7A CN202410081107A CN118055623A CN 118055623 A CN118055623 A CN 118055623A CN 202410081107 A CN202410081107 A CN 202410081107A CN 118055623 A CN118055623 A CN 118055623A
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Abstract

本申请提供一种存储器元件封装。该存储器元件封装包括一基底，该基底具有一第一芯片区、一第二芯片区以及连接在该第一芯片区与该第二芯片区之间的一第一切割道区。该存储器元件封装还包括设置于该第一芯片区上面的一第一存储器芯片以及设置于该第二芯片区上面的一第二存储器芯片。该存储器元件封装还包括设置于该基底外的一导电线以及设置于该基底中的一电路层。该第一存储器芯片与该第二存储器芯片通过该导电线电连接。该第一存储器芯片与该第二存储器芯片通过该电路层电连接。

Description

具有切割道的存储器元件封装
本申请案是2023年7月3日提交的题为“具有切割道的存储器元件封装及其制备方法”的中国发明专利申请第202310802566.5号申请案的分案，第202310802566.5号申请案主张2022年11月17日申请的美国正式申请案第18/056,549号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开内容关于一种存储器元件封装，特别涉及一种具有切割道的存储器元件封装。
背景技术
由于存储器在研究方面的快速发展，存储器芯片的尺寸更为缩小，以满足更高的积集度、存储器容量以及操作速度的要求。
在现有的存储器芯片制备过程中，每个不同尺寸的存储器芯片都需要进行多次光学光刻(photolithographic)过程的操作，在每一次操作中都需要特定的布局设计与特定的尺寸以及/或图案的掩模。这种要求会大为增加制备不同尺寸的存储器芯片的时间与成本。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一个方面提供一种存储器元件封装。该存储器元件封装包括一基底，该基底具有一第一芯片区、一第二芯片区以及连接在该第一芯片区与该第二芯片区之间的一第一切割道区。该存储器元件封装还包括设置于该第一芯片区上面的一第一存储器芯片以及设置于该第二芯片区上面的一第二存储器芯片。该存储器元件封装还包括设置于该基底外的一导电线以及设置于该基底中的一电路层。该第一存储器芯片与该第二存储器芯片通过该导电线电连接。该第一存储器芯片与该第二存储器芯片通过该电路层电连接。
本公开的另一个方面提供一种存储器元件封装。该存储器元件封装包括具有一第一切割道区的一基底、设置于该基底上面的一第一存储器芯片以及设置于该基底上面的一第二存储器芯片。该第二存储器芯片通过跨越该第一切割道区延伸的一电路层与该第一存储器芯片电连接。该存储器元件封装还包括一第二切割道区，至少部分地围绕该第一芯片区以及该第二芯片区。该第二切割道区至少部分地围绕该第一芯片区以及该第二芯片区。该第一切割道区设置于该第一存储器芯片与该第二存储器芯片之间。
根据本公开的一些实施例，晶圆上不同数量的存储器芯片根据定制的存储器容量而被共同切割或分离，以成为一个(或单个)同捆存储器芯片。同捆存储器芯片包括在晶圆中跨越切割道区延伸的电路层。电路层经配置以与存储器芯片电连接，并用以结合存储器芯片的容量(或存储器大小)。
具有在晶圆中跨越切割道区延伸的电路层的结构可以实现定制，以满足不同组织或存储器容量(如2Gb、4Gb、8Gb)的存储器元件家族成员之间的连接配置。因此，同捆存储器芯片可以被封装在一存储器元件封装中，而不需要重新设计路由与其掩模来适应不同的存储器容量。因此，制备不同存储器芯片的时间与成本可以大为降低。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号是指相同的元素，并且：
图1A为俯视图，例示本公开一些实施例的存储器元件封装。
图1B为剖视图，例示本公开一些实施例的存储器元件封装。
图1C为俯视图，例示本公开一些实施例的存储器元件封装。
图1D为剖视图，例示本公开一些实施例的存储器元件封装。
图2A为俯视图，例示本公开一些实施例的存储器元件封装。
图2B为俯视图，例示本公开一些实施例的存储器元件封装。
图3A为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3B为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3C为剖视图，例示本公开一些实施例的存储器元件封装。
图3D为剖视图，例示本公开一些实施例的存储器元件封装。
图3E为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3F为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3G为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3H为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图3I为示意图，例示本公开一些实施例的存储器元件封装的制备方法的一个或多个阶段。
图4为流程图，例示本公开一些实施例的存储器元件封装的制备方法。
附图标记说明：
1a：存储器元件封装
1c：存储器元件封装
2a：存储器元件封装
2b：存储器元件封装
3b：虚线区域
3g：虚线区域
10：载体
101：表面
102：表面
10p：导电垫
10w：导电线
11：基底
11c：电路层
11CR：芯片区
11r：凹陷部分
11SR：切割道区
11SR1：切割道区
11SR1'：切割道区
11SR2：切割道区
11w：导电线
12：存储器芯片
12i：绝缘层
12p：导电垫
13：存储器芯片
13i：绝缘层
13p：导电垫
14：防护环
15：测试元件
20：存储器芯片
21：存储器芯片
30：晶圆
40：制备方法
AA'：线
BB'：线
S41：步骤
S42：步骤
S43：步骤
S44：步骤
S45：步骤
具体实施方式
现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。
应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。
本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的"一"、"一个"及"该"也包括多个形式，除非上下文明确指出。应进一步理解，用语"包含"及"包括"，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。
图1A为例示本公开一些实施例的存储器元件封装1a的俯视图。图1B为例示本公开一些实施例的存储器元件封装1a的剖视图。
存储器元件封装1a可以包括挥发性存储器元件封装或非易失性存储器元件封装。存储器元件封装1a可以包括动态随机存取存储器(DRAM)元件封装、静态随机存取存储器(SRAM)元件封装、电阻式随机存取存储器(RRAM)元件封装、磁阻式RAM(MRAM)元件封装、相变化RAM(PRAM)元件封装、铁电随机存取存储器(FeRAM)元件封装、快闪存储器元件封装等。
参照图1A及图1B，在一些实施例中，存储器元件封装1a可以包括载体10，基底11，以及存储器芯片12以及13。
在一些实施例中，载体10可以包括封装板、主机板、印刷电路板(PCB)，如纸基铜箔基板、复合铜箔基板或聚合物浸渍的玻璃纤维基铜箔基板。
在一些实施例中，存储器元件封装1a的元件(如存储器芯片12以及13)可以位于同一载体10上面或附着或操作性地耦合到同一载体10。例如，存储器芯片12以及13可以设置于载体10的表面101(在图1B中注释)上或上面。
在一些实施例中，载体10可包括一内连线结构，如一重分布层(RDL)、一电路层、一导电垫、一导电线、一导电通孔等。载体10还可以包括一个或多个介电层。内连线结构的一部分由介电层曝露，而内连线结构的另一部分可以由介电层覆盖。例如，导电线可以设置于介电层上或上面，导电通孔可以穿透或穿过介电层，与另一个导电线电连接。
在一些实施例中，载体10的内连线结构可包括铜(Cu)、银(Ag)、铝(Al)、金(Au)或其他金属或其合金。在一些实施例中，载体10的介电层可以包括粘合片(Prepreg，PP)、味之素积层膜(ABF)、阻焊剂或其他适合的材料。
例如，载体10可包括一个或多个导电垫10p，靠近、邻近或嵌入载体10的表面101并由其曝露。载体10可以在载体10的表面101上包括一阻焊剂(未显示)，以完全曝露或曝露至少一部分导电垫10p，以形成与存储器芯片12以及13的电连接。例如，载体10可以通过导电线10w与存储器芯片12以及13电连接。
在一些实施例中，一个或多个外部接触终端(未显示)可以设置于载体10的表面101上面或与表面101相对的表面102(图1B中注释)上。外部接触终端可以包括焊球。
基底11可以设置于载体10的表面101上或上面。在一些实施例中，基底11可以通过一粘合层(未显示)附着到载体10的表面101上。粘合层可以设置于基底11与载体10之间。在一些实施例中，粘合层可以包括一种粘合材料，如环氧树脂、晶粒附着膜(DAF)、胶水或类似材料。
在一些实施例中，基底11可以包括半导体基底，如硅晶圆或绝缘体上的硅(SOI)晶圆。在一些实施例中，基底11可以包括块状硅基底、绝缘体上的硅(SOI)基底、锗基底、绝缘体上的锗(GOI)基底、硅锗基底，或一种具有通过执行一选择性外延生长(SEG)过程而获得外延薄层的基底。基底11可以包括半导体材料或具有半导体特性的材料。例如，基底11可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)或砷化铝镓(AlGaAs)中的至少一种。在其他一些实施例中，基底11可以包括塑胶材料、陶瓷材料或类似材料。
在一些实施例中，基底11可以包括芯片区11CR与芯片区11CR之间的切割道区11SR1。切割道区11SR1可以连接芯片区11CR。切割道区11SR1可以在芯片区11CR之间延伸。芯片区11CR可以通过切割道区11SR1彼此分开。
图3A为示意图，例示具有多个重复单元(可称为晶粒)的晶圆30。这些晶粒可以分别形成在芯片区11CR上。这些晶粒可以包括DRAM晶粒、SRAM晶粒、RRAM晶粒、MRAM晶粒、PRAM晶粒、FeRAM晶粒、快闪存储器晶粒等。
芯片区11CR(以及芯片区11CR上面的晶粒)可被切割道区11SR包围。芯片区11CR(以及芯片区11CR上面的晶粒)可被切割道区11SR分割或隔开。芯片区11CR(以及芯片区11CR上面的晶粒)可以通过切割道区11SR相互隔离或分离。
芯片区11CR(以及芯片区11CR上面的晶粒)可以m×n矩阵(其中m是等于或超过1的整数，n是等于或超过2的整数)设置于晶圆30上。芯片区11CR(以及芯片区11CR上面的晶粒)可以是二维地设置于晶圆30上，并且当从平面视图看时，可以被切割道区11SR包围。换言之，切割道区11SR可以设置于芯片区11CR(以及芯片区11CR上面的晶粒)之间。正如本文所使用的，可以理解的是，被称为二维地设置的元素可以沿着一个平面以二维设置。例如，二维地设置的元件可包括形成列(row)与行(column)的元件阵列。
切割道区11SR可以包括正交的凹槽或线道。在一些实施例中，切割道区11SR之间的角度可以超过90°。在一些实施例中，切割道区11SR之间的角度可以小于90°。如图3A所示，晶圆30的切割道区11SR可分为至少两种类型，例如切割道区11SR1以及切割道区11SR2。
在一些实施例中，切割道区11SR2可以在完成晶圆30的制备之后，通过，例如，一晶粒锯操作、一切割操作以及/或一断裂操作来做最终的切割。
切割道区11SR1可以不被晶粒锯操作切割破。换言之，切割道区11SR1可以保持在芯片区11CR(以及芯片区11CR上面的晶粒)之间。例如，在完成晶圆30的制备之后，多个芯片区11CR(以及芯片区11CR上面的晶粒)可以通过切割道区11SR2彼此分开。
在一些实施例中，切割道区11SR2可以具有一测试区域，在这些区域上面有多个测试元件15，用于评估构成集成电路芯片的元件(例如，芯片区11CR与芯片区11CR上面的晶粒)的电性能。测试元件15可以包括布线、插塞、通孔、图案、焊垫等。例如，测试元件15可以进行电测试，以确定芯片区11CR与芯片区11CR上面的晶粒的元件是否在制备过程中适当地形成在晶圆30上。切割道区11SR1可以没有测试区域。
在一些实施例中，每个芯片区11CR的平面尺寸可在大约3毫米(mm)×4毫米到大约10毫米×10毫米之间。在一些实施例中，切割道区11SR中的每个的宽度可以在大约60微米(μm)到大约70μm之间。在一些实施例中，每个切割道区11SR的宽度可以大于用于切割晶圆30的刀片的厚度。在一些实施例中，在切割道区11SR2被切割之后，切割道区11SR2的每个的宽度可以小于切割道区11SR1的每个的宽度。
在一些实施例中，每个晶粒可经配置以存储信息、数据或在计算装置装置或存储器控制器上执行的程序。在一些实施例中，每个晶粒可以是计算装置或存储器控制器可见的最小结构。在一些实施例中，每个晶粒可以独立操作。
在一些实施例中，每个晶粒可以具有一胞(cell)晶体管(或存取晶体管)、一胞电容器(或存储电容器)以及其他集成电路。胞晶体管可以包括鳍式场效应晶体管(finFET)、多桥通道(MBC)晶体管、纳米线晶体管、垂直晶体管、凹槽晶体管、三维(3-D)晶体管、平面晶体管，或其组合。胞电容器可以包括各种三维电容器。其他集成电路可包括栅极电极、源极区/漏极区、埋入式字元线、埋入式接触插塞、位元插塞、位元线、着陆垫等。
具体而言，存取晶体管可用于通过打开或关闭存取晶体管的栅极来控制晶粒的通道。存储电容器可用于根据存储在其中的电荷的状态来存储信息。处于空状态的存储电容器，即没有电荷，可以表示为逻辑值为0。处于完全充电状态的存储电容器可以表示为逻辑值为1。
在一些实施例中，每个晶粒的容量(或存储器大小)大约为1千百万位元组(Gb)。例如，在完成晶圆30的制备后，晶圆30可以被切割成多个单独的可分离的存储器晶粒，每个晶粒的容量约为1Gb。
然而，可能需要将多个晶粒(如两个、四个、八个或更多)共同切割成一个(或单个的)同捆存储器芯片。
例如，图3A中虚线区域3b中的两个晶粒可以通过切割道区11SR2与其他晶粒分开，并经同捆以成为一个同捆存储器芯片(其中包括存储器芯片12以及13)。
例如，图3A中虚线区域3g中的四个晶粒可以通过切割道区11SR2与其他晶粒分开，并经同捆以成为一个同捆存储器芯片(其中包括存储器芯片12、13、20、21)。
同捆存储器芯片可以被封装在一个存储器元件封装中，如图1A、图1C、图2A及图2B中所示的存储器元件封装1a、1c、2a以及2b。
例如，晶粒可以经同捆以形成一个存储器元件封装，其容量等于每个晶粒的容量的总和。
例如，如果每个晶粒的容量(或存储器大小)分别为1Gb，则同捆存储器芯片可以有更大的容量，如2Gb、4Gb、8Gb等。
回到图1A及图1B，存储器元件封装1a总共可以包括两个晶粒。例如，存储器元件封装1a可以包括2Gb。例如，存储器芯片12以及13可以是经同捆的晶粒，以成为一个同捆存储器芯片。存储器芯片12以及13可以包括芯片区11CR上面的晶粒。切割道区11SR1可以设置于存储器芯片12以及13之间。存储器芯片12以及13可以通过切割道区11SR1上面的凹陷部分或间隙11r分开。
存储器芯片12可以包括芯片区11CR的一部分(例如左边的芯片区11CR)以及形成在芯片区11CR的一部分上面的集成电路。形成在芯片区11CR的部分上面的集成电路可以由一个或多个绝缘层12i保护。在芯片区11CR左侧的部分，存储器芯片12可以包括一胞晶体管(或存取晶体管)、一胞电容器(或存储电容器)以及其他集成电路。
多个导电垫12p可以设置于绝缘层12i上或上面。导电垫12p可以通过导电线10w与载体10电连接。从俯视图看，导电垫12p被设置成一条线。
同样，存储器芯片13可以包括芯片区11CR的一部分(例如右边的芯片区11CR)以及形成在芯片区11CR的一部分上面的集成电路。形成在芯片区11CR的部分上面的集成电路可以由一个或多个绝缘层13i保护。在芯片区11CR右侧的部分，存储器芯片13可以包括一胞晶体管(或存取晶体管)、一胞电容器(或存储电容器)以及其他集成电路。
多个导电垫13p可以设置于绝缘层13i上或上面。导电垫13p可以通过导电线10w与载体10电连接。从俯视图看，导电垫13p被设置成一条线。导电垫13p可以与存储器芯片13的最靠近存储器芯片12的一侧相邻。
存储器芯片12与存储器芯片13可以通过导电元件，如导电线11w、电路层11c或两者，彼此电连接。
在一些实施例中，一个或多个导电垫12p可以通过导电线11w与存储器芯片13电连接。换言之，在一些实施例中，一个或多个导电垫13p可以通过导电线11w与存储器芯片12电连接。导电线11w可以设置于基底11的外面。导电线11w可以设置于存储器芯片12与存储器芯片13的外面。
导电线11w可以在芯片区11CR之间延伸。导电线11w可以跨越切割道区11SR1延伸。导电线11w可以延伸过切割道区11SR1。导电线11w可经配置以电连接存储器芯片12以及存储器芯片13。
导电线11w可经配置以与存储器芯片12以及存储器芯片13电连接，以控制存储器芯片12与存储器芯片13的通道。导电线11w可经配置以与存储器芯片12以及存储器芯片13电连接，以控制存储器在其存储电容器中的电荷的状态。导电线11w可经配置以与存储器芯片12以及存储器芯片13电连接，以结合存储器芯片12与存储器芯片13的容量(或存储器大小)。导电线11w可经配置以与存储器芯片12以及存储器芯片13电连接，以形成2Gb的存储器元件封装。
在一些实施例中，一个或多个电路层11c可以形成在基底11中。电路层11c可以在芯片区11CR之间延伸。电路层11c可以跨越切割道区11SR1延伸。电路层11c可以延伸过切割道区11SR1。电路层11c可经配置以与存储器芯片12以及存储器芯片13电连接。
电路层11c可经配置以与存储器芯片12以及存储器芯片13电连接以控制其通道。电路层11c可经配置以与存储器芯片12以及存储器芯片13电连接，以控制存储器在其存储电容器中的电荷的状态。电路层11c可经配置以与存储器芯片12以及存储器芯片13电连接，以结合其容量(或存储器大小)。电路层11c可经配置以与存储器芯片12以及存储器芯片13电连接，以形成2Gb的存储器元件封装。在一些实施例中，电路层11c可以包括铜(Cu)、银(Ag)、铝(Al)、金(Au)、其他金属或其合金。
在一些实施例中，载体10可以包括在载体10与同捆存储器芯片(包括存储器芯片12以及存储器芯片13)之间提供电连接的导电垫10p。在一些实施例中，载体10可包括用于在同捆存储器芯片(包括存储器芯片12以及存储器芯片13)与外部电子元件(未显示)之间提供电连接的导电垫(未显示)。例如，载体10可以经配置以在同捆存储器芯片(包括存储器芯片12以及存储器芯片13)与外部电子元件(未示出)之间提供电连接。
例如，存储器元件封装1a可与一计算装置(如中央处理单元(CPU))以及/或一存储器控制器结合使用(或与的操作耦合)。载体10可以经配置以在同捆存储器芯片(包括存储器芯片12以及存储器芯片13)与计算装置之间提供电连接。计算装置可包括一装置，用于处理数据与执行来自外部电路(例如，计算装置的主机板)的程序请求。
载体10可以经配置以在同捆存储器芯片(包括存储器芯片12以及存储器芯片13)与存储器控制器之间提供电连接。存储器控制器可以包括一数字电路，该电路管理进出同捆存储器芯片(包括存储器芯片12以及存储器芯片13)的程序请求。在一些实施例中，同捆存储器芯片(包括存储器芯片12以及存储器芯片13)可以经配置以存储信息、数据或在计算装置或存储器控制器上执行的程序。
导电线10w可经配置以与存储器芯片12以及存储器芯片13电连接，以控制存储器芯片12与存储器芯片13的通道。导电线10w可经配置以与存储器芯片12以及存储器芯片13电连接，以控制存储器在其存储电容器中的电荷的状态。
在一些实施例中，一封装体(未示出)可以设置于载体10的表面101的一部分上面、覆盖或与其接触。例如，封装体可以设置于同捆存储器芯片(包括存储器芯片12以及存储器芯片13)上面、覆盖或与其接触同捆存储器芯片。导电线10w以及11w可以被封装体覆盖或封装。
在一些实施例中，封装体可包括成型材料，如Novolac基树脂、环氧基树脂、硅基树脂或其他适合的封装剂。也可以包括适合的填充料，如粉末状的SiO2。
在现有的存储器芯片制备过程中，每一个不同尺寸的存储器芯片都需要进行多次光学光刻过程操作，在每一次操作中都需要特定的布局设计与特定尺寸以及/或图案的掩模。这种要求会大为增加制备不同尺寸的存储器芯片的时间与成本。
例如，制备4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片分别需要50个掩模。因此，总共需要设计并准备150个掩模以制备4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片。
根据本公开的一些实施例，多个掩模可以在制备不同存储器容量的存储器芯片的过程中被重复使用、采用或共用。例如，制备4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片的过程中的40个掩模可以被重复使用、采用或共用。
在采用40个掩模的光学光刻过程操作之后，晶圆上的存储器芯片的存储器容量可以被定制。例如，大约10个掩模可以分别定制并用于制造4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片。因此，总共只有70个掩模需要预先设计并准备用于制造4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片。与现有的制备过程(总共需要150个掩模)相比，制备不同存储器芯片的时间与成本可以大为降低。
根据本公开的一些实施例，晶圆上不同数量的存储器芯片根据定制的存储器容量被共同切割或分离成为一个(或单个的)同捆存储器芯片。
用于制备不同存储器容量的存储器芯片的过程中的晶圆包括至少两种类型的切割道区。一种类型的切割道区在晶圆的制备完成后，通过，例如，一晶粒锯操作、一切割操作以及/或一断裂操作做终的切割。另一种类型的切割道区没有被晶粒锯操作切割，而是保留在同捆存储器芯片中。
同捆存储器芯片(例如包括存储器芯片12以及13的同捆存储器芯片)包括在晶圆(例如基底11)中跨越切割道区(例如切割道区11SR1)延伸的电路层(例如电路层11c)。电路层经配置以与存储器芯片电连接，并用以结合存储器芯片的容量(或存储器大小)。
具有在晶圆中跨越切割道区延伸的电路层的结构可以实现定制，以满足不同组织或存储器容量(如2Gb、4Gb、8Gb)的存储器元件家族成员之间的连接配置。因此，同捆存储器芯片可以被封装在一存储器元件封装中，而不需要重新设计路由与其掩模来适应不同的存储器容量。因此，制备不同存储器芯片的时间与成本可以大为降低。
图1C为例示本公开一些实施例的存储器元件封装1c的俯视图。图1D为例示本公开一些实施例的存储器元件封装1c的剖视图。存储器元件封装1c类似于图1A及图1B中的存储器元件封装1a，两者之间的区别如下。
存储器元件封装1c包括至少部分包围存储器芯片12以及13的切割道区11SR2。测试元件15设置于切割道区11SR2上面。在一些实施例中，在切割道区11SR2被切割后，每个切割道区11SR2的宽度可以小于每个切割道区11SR1的宽度。在一些实施例中，在切割道区11SR2被切割后，测试元件15也被部分切割或移除。
如图1D所示，存储器元件封装1c可以包括设置于芯片区11CR与切割道区11SR1之间的边界上的防护环14。存储器元件封装1c还可以包括设置于芯片区11CR与切割道区11SR2之间的边界上的防护环14。
图2A为例示本公开一些实施例的存储器元件封装2a的俯视图。存储器元件封装2a与图1A中的存储器元件封装1a相似，两者的区别如下。
存储器元件封装2a可以总共包括四个晶粒。例如，存储器元件封装2a可以包括4Gb。例如，存储器元件封装2a可以包括存储器芯片12、13、20以及21。例如，存储器芯片12、13、20以及21可以是经同捆的晶粒，以成为一个同捆存储器芯片。
存储器芯片12、13、20以及21可以分别通过导电线10w与载体10电连接。存储器芯片12、13、20以及21可以通过导电元件，如导电线11w、电路层11c或两者，彼此电连接。
存储器芯片12、13、20以及21可以包括一晶圆的芯片区上面的芯片。存储器芯片12、13、20以及21可以被切割道区11SR1与相对于切割道区11SR1倾斜的切割道区11SR1'分开。切割道区11SR1可以设置于存储器芯片12与13之间以及存储器芯片20与21之间。切割道区11SR1'可以设置于存储器芯片12与20之间以及存储器芯片13与21之间。
图2B为例示本公开一些实施例的存储器元件封装2b的俯视图。存储器元件封装2b与图2A中的存储器元件封装2a相似，两者的区别如下。
同捆存储器芯片(包括存储器芯片12、13、20以及21)可以通过连接导电垫12p与导电垫10p的导电线10w与载体10电连接。例如，存储器芯片13、20以及21可以分别通过存储器芯片12与载体10电连接。
图3A、图3B、图3E、图3F、图3G、图3H及图3I为例示本公开一些实施例的存储器元件封装的制备方法的阶段。为了更好地理解本公开内容的各个方面，这些图中至少有一些已经被简化。在一些实施例中，图1A中的存储器元件封装1a可以通过以下关于图3A、图3B、图3E及图3F的操作来制备。在一些实施例中，图2A中的存储器元件封装2a可以通过以下关于图3A、图3G、图3H及图3I的操作来制备。
参照图3A，提供晶圆30，如前几段所详述，下文不再重复。芯片区11CR与切割道区11SR形成在晶圆30上面。晶粒可以分别形成在芯片区11CR上。
在一些实施例中，晶圆上的存储器芯片的存储器容量是定制的。在一些实施例中，存储器容量是在制备4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片的光学光刻过程操作共同光学光刻过程操作的后确定的。例如，存储器容量可以在采用40个掩模的光学光刻过程操作后确定。
具体来说，虚线区域3b中的两个晶粒通过切割道区11SR2与其他晶粒分开，并经同捆以成为一个同捆存储器芯片(其中包括存储器芯片12以及13)。虚线区域3g中的四个晶粒通过切割道区11SR2与其他晶粒分开，并经同捆以成为一个同捆存储器芯片(其中包括存储器芯片12、13、20、21)。在一些实施例中，4Gb存储器芯片、2Gb存储器芯片以及1Gb存储器芯片可以形成在同一晶圆30上。
图3B为图3A的虚线区域3b的放大图。存储器芯片12与存储器芯片13可以通过一导电元件，如导电线11w、电路层11c，或两者，进行电连接。在一些实施例中，测试元件15形成在切割道区11SR2上面。
图3C为沿图3B的AA'线的剖视图，其中防护环14设置于芯片区11CR与切割道区11SR2之间的边界上。测试元件15设置于护环14之间。测试元件15通过凹陷部分11r曝露在空气中。
图3D为沿图3B的BB'线的剖视图，其中保护环14设置于芯片区11CR与切割道区11SR1之间的边界上。切割道区11SR1是不包括测试元件15的。
参照图3E，包括存储器芯片12以及13的同捆存储器芯片通过切割道区11SR2与晶圆的其他晶粒分离，例如，通过一晶粒锯操作、一切割操作或一断裂操作。
参照图3F，从图3E的操作中得到的结构包括承载存储器芯片12以及13的基底11。基底11包括切割道区11SR1。基底11设置于载体10上或上面，并通过导电线10w与载体10电连接。基底11设置于载体10上或上面，同时保持切割道区11SR1在载体10上或上面。
图3G为图3A的虚线区域3g的放大图，其中存储器芯片12、13、20以及21可以通过一导电元件，如导电线11w、电路层11c，或两者，彼此电连接。
切割道区11SR1可以设置于存储器芯片12与13之间以及存储器芯片20与21之间。切割道区11SR1'可以设置于存储器芯片12与20之间以及存储器芯片13与21之间。在一些实施例中，测试元件15形成在切割道区11SR2上面。
参照图3H，包括存储器芯片12、13、20以及21的同捆存储器芯片通过切割道区11SR2与晶圆的其他晶粒分离，例如，通过一晶粒锯操作、一切割操作或一断裂操作。
参照图3I，从图3H的操作中得到的结构包括承载存储器芯片12、13、20以及21的基底11。基底11包括切割道区11SR1与11SR1'。基底11设置于载体10上或上面，并通过导电线10w与载体10电连接。基底11设置于载体10上或上面，同时保持切割道区11SR1与11SR1'在载体10上或上面。
图4为流程图，例示本公开一些实施例的存储器元件封装的制备方法40的流程图。
步骤或操作S41是提供一晶圆。例如，如图3A所示，提供晶圆30。
步骤或操作S42是在晶圆上面形成一存储器芯片。步骤或操作S43是在晶圆中并在存储器芯片之间形成一切割道区。操作S42与操作S43可以实质上同时进行。例如，如图3A所示，芯片区11CR与切割道区11SR形成在晶圆30上面。晶粒可以分别形成在芯片区11CR上。
步骤或操作S44是形成与存储器芯片电连接的一导电元件。例如，如图3B所示，存储器芯片12与存储器芯片13通过导电元件彼此电连接，例如导电线11w、电路层11c，或两者。
步骤或操作S45是将具有切割道区与存储器芯片的一基底从晶圆上分离。例如，如图3E所示，通过切割切割道区11SR2，将包括存储器芯片12以及13的同捆存储器芯片与晶圆的其他晶粒分离，例如，通过一晶粒锯操作、一切割操作或一断裂操作。从图3E的操作中得到的结构包括承载存储器芯片12以及13的基底11。
本公开的一个方面提供一种存储器元件封装。该存储器元件封装包括一基底，该基底具有一第一芯片区、一第二芯片区以及连接在该第一芯片区与该第二芯片区之间的一第一切割道区。该存储器元件封装还包括设置于该第一芯片区上面的一第一存储器芯片以及设置于该第二芯片区上面的一第二存储器芯片。该存储器元件封装还包括设置于该基底外的一导电线以及设置于该基底中的一电路层。该第一存储器芯片与该第二存储器芯片通过该导电线电连接。该第一存储器芯片与该第二存储器芯片通过该电路层电连接。
本公开的另一个方面提供一种存储器元件封装。该存储器元件封装包括具有一第一切割道区的一基底、设置于该基底上面的一第一存储器芯片以及设置于该基底上面的一第二存储器芯片。该第二存储器芯片通过跨越该第一切割道区延伸的一电路层与该第一存储器芯片电连接。该存储器元件封装还包括一第二切割道区，至少部分地围绕该第一芯片区以及该第二芯片区。该第二切割道区至少部分地围绕该第一芯片区以及该第二芯片区。该第一切割道区设置于该第一存储器芯片与该第二存储器芯片之间。
根据本公开的一些实施例，晶圆上不同数量的存储器芯片根据定制的存储器容量而被共同切割或分离，以成为一个(或单个)同捆存储器芯片。同捆存储器芯片包括在晶圆中跨越切割道区延伸的电路层。电路层经配置以与存储器芯片电连接，并用以结合存储器芯片的容量(或存储器大小)。
具有在晶圆中跨越切割道区延伸的电路层的结构可以实现定制，以满足不同组织或存储器容量(如2Gb、4Gb、8Gb)的存储器元件家族成员之间的连接配置。因此，同捆存储器芯片可以被封装在一存储器元件封装中，而不需要重新设计路由与其掩模来适应不同的存储器容量。因此，制备不同存储器芯片的时间与成本可以大为降低。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的构思与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。
再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些过程、机械、制造、物质组成物、手段、方法、或步骤包括于本申请案的权利要求内。

Claims (19)

1.一种存储器元件封装，包括：
一基底，具有一第一芯片区、一第二芯片区以及连接在该第一芯片区与该第二芯片区之间的一第一切割道区；
一第一存储器芯片，设置于该第一芯片区上面；
一第二存储器芯片，设置于该第二芯片区上面；
一导电线，设置于该基底外，其中该第一存储器芯片与该第二存储器芯片通过该导电线电连接；以及
一电路层，设置于该基底中，其中该第一存储器芯片与该第二存储器芯片通过该电路层电连接。
2.如权利要求1所述的存储器元件封装，其中该第一存储器芯片包括一第一容量，该第二存储器芯片包括一第二容量，并且该第一存储器芯片与该第二存储器芯片经同捆以形成具有一第三容量的该存储器元件封装。
3.如权利要求2所述的存储器元件封装，其中该第三容量等于该第一容量与该第二容量的总和。
4.如权利要求1所述的存储器元件封装，其中该导电线跨越该第一切割道区延伸。
5.如权利要求1所述的存储器元件封装，其中该导电线经配置以结合该第一存储器芯片的一容量与该第二存储器芯片的一容量。
6.如权利要求1所述的存储器元件封装，其中该电路层跨越该第一切割道区延伸。
7.如权利要求1所述的存储器元件封装，其中该导电层经配置以结合该第一存储器芯片的一容量与该第二存储器芯片的一容量。
8.如权利要求1所述的存储器元件封装，还包括：
一第二切割道区，至少部分地围绕该第一芯片区以及该第二芯片区。
9.如权利要求8所述的存储器元件封装，其中该第二切割道区经切割以将该第一存储器芯片以及该第二存储器芯片与一晶圆的其他芯片区分离。
10.如权利要求8所述的存储器元件封装，其中该第二切割道区的一宽度小于该第一切割道区的一宽度。
11.如权利要求8所述的存储器元件封装，其中该第二切割道区包括一测试元件，用于评估该第一存储器芯片与该第二存储器芯片的电性能。
12.如权利要求1所述的存储器元件封装，其中该基底还包括：
相对于该第一切割道区倾斜的一第三切割道区。
13.如权利要求12所述的存储器元件封装，还包括：
设置于该基底上面的一第三存储器芯片，其中该第三存储器芯片通过该第三切割道区与该第一存储器芯片分开。
14.一种存储器元件封装，包括：
一基底，具有一第一切割道区；
一第一存储器芯片，设置于该基底上面；
一第二存储器芯片，设置于该基底上面，其中该第二存储器芯片通过跨越该第一切割道区延伸的一电路层与该第一存储器芯片电连接；以及
一第二切割道区，至少部分地围绕一第一芯片区以及一第二芯片区，
其中该第一切割道区设置于该第一存储器芯片与该第二存储器芯片之间。
15.如权利要求14所述的存储器元件封装，其中该第二切割道区经切割以将该第一存储器芯片以及该第二存储器芯片与一晶圆的其他芯片区分离。
16.如权利要求14所述的存储器元件封装，其中该第二切割道区的一宽度小于该第一切割道区的一宽度。
17.如权利要求14所述的存储器元件封装，其中该第二切割道区包括一测试元件，用于评估该第一存储器芯片与该第二存储器芯片的电性能。
18.如权利要求14所述的存储器元件封装，其中该基底还包括相对于该第一切割道区倾斜的一第三切割道区。
19.如权利要求18所述的存储器元件封装，还包括：
设置于该基底上面的一第三存储器芯片，其中该第三存储器芯片通过该第三切割道区与该第一存储器芯片分开。
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