TW202422830A

TW202422830A - 具有切割道的記憶體元件封裝

Info

Publication number: TW202422830A
Application number: TW113100813A
Authority: TW
Inventors: 楊吳德
Original assignee: 南亞科技股份有限公司
Priority date: 2022-11-17
Filing date: 2023-05-15
Publication date: 2024-06-01

Abstract

本申請提供一種記憶體元件封裝。該記憶體元件封裝包括一基底，該基底具有一第一晶片區、一第二晶片區以及連接在該第一晶片區與該第二晶片區之間的一第一切割道區。該記憶體元件封裝還包括設置於該第一晶片區上面的一第一記憶體晶片以及設置於該第二晶片區上面的一第二記憶體晶片。該記憶體元件封裝還包括設置於該基底外的一導電線以及設置於該基底中的一電路層。該第一記憶體晶片與該第二記憶體晶片透過該導電線電連接。該第一記憶體晶片與該第二記憶體晶片透過該電路層電連接。

Description

具有切割道的記憶體元件封裝

本申請案是2023年5月15日申請之第112117908號申請案的分割案，第112117908號申請案主張2022年11月17日申請之美國正式申請案第18/056,549號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露內容關於一種記憶體元件封裝，特別是關於一種具有切割道的記憶體元件封裝。

由於記憶體在研究方面的快速發展，記憶體晶片的尺寸更為縮小，以滿足更高的積集度、記憶體容量以及操作速度的要求。

在習知的記憶體晶片製備過程中，每個不同尺寸的記憶體晶片都需要進行多次光學微影(photolithographic)過程的操作，在每一次操作中都需要特定的佈局設計與特定的尺寸以及/或圖案的光罩。這種要求會大為增加製備不同尺寸的記憶體晶片的時間與成本。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種記憶體元件封裝。該記憶體元件封裝包括一基底，該基底具有一第一晶片區、一第二晶片區以及連接在該第一晶片區與該第二晶片區之間的一第一切割道區。該記憶體元件封裝還包括設置於該第一晶片區上面的一第一記憶體晶片以及設置於該第二晶片區上面的一第二記憶體晶片。該記憶體元件封裝還包括設置於該基底外的一導電線以及設置於該基底中的一電路層。該第一記憶體晶片與該第二記憶體晶片透過該導電線電連接。該第一記憶體晶片與該第二記憶體晶片透過該電路層電連接。

本揭露的另一個方面提供一種記憶體元件封裝。該記憶體元件封裝包括具有一第一切割道區的一基底、設置於該基底上面的一第一記憶體晶片以及設置於該基底上面的一第二記憶體晶片。該第二記憶體晶片透過跨越該第一切割道區延伸的一電路層與該第一記憶體晶片電連接。該記憶體元件封裝還包括一第二切割道區，至少部分地圍繞該第一晶片區以及該第二晶片區。該第二切割道區至少部分地圍繞該第一晶片區以及該第二晶片區。該第一切割道區設置於該第一記憶體晶片與該第二記憶體晶片之間。

根據本揭露的一些實施例，晶圓上不同數量的記憶體晶片根據定製的記憶體容量而被共同切割或分離，以成為一個(或單個)同捆記憶體晶片。同捆記憶體晶片包括在晶圓中跨越切割道區延伸的電路層。電路層經配置以與記憶體晶片電連接，並用以結合記憶體晶片的容量(或記憶體大小)。

具有在晶圓中跨越切割道區延伸的電路層的結構可以實現定製，以滿足不同組織或記憶體容量(如2Gb、4Gb、8Gb)的記憶體元件家族成員之間的連接配置。因此，同捆記憶體晶片可以被封裝在一記憶體元件封裝中，而不需要重新設計路由與其光罩來適應不同的記憶體容量。因此，製備不同記憶體晶片的時間與成本可以大為降低。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或複數個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1A為例示本揭露一些實施例之記憶體元件封裝1a的俯視圖。圖1B為例示本揭露一些實施例之記憶體元件封裝1a的剖視圖。

記憶體元件封裝1a可以包括揮發性記憶體元件封裝或非揮發性記憶體元件封裝。記憶體元件封裝1a可以包括動態隨機存取記憶體(DRAM)元件封裝、靜態隨機存取記憶體(SRAM)元件封裝、電阻式隨機存取記憶體(RRAM)元件封裝、磁阻式RAM(MRAM)元件封裝、相變化RAM(PRAM)元件封裝、鐵電隨機存取記憶體(FeRAM)元件封裝、快閃記憶體元件封裝等。

參照圖1A及圖1B，在一些實施例中，記憶體元件封裝1a可以包括載體10，基底11，以及記憶體晶片12以及13。

在一些實施例中，載體10可以包括封裝板、主機板、印刷電路板(PCB)，如紙基銅箔基板、複合銅箔基板或聚合物浸漬的玻璃纖維基銅箔基板。

在一些實施例中，記憶體元件封裝1a的元件(如記憶體晶片12以及13)可以位於同一載體10上面或附著或操作性地耦合到同一載體10。例如，記憶體晶片12以及13可以設置於載體10的表面101(在圖1B中注釋)上或上面。

在一些實施例中，載體10可包括一內連線結構，如一重分佈層(RDL)、一電路層、一導電墊、一導電線、一導電通孔等。載體10還可以包括一個或多個介電層。內連線結構的一部分由介電層曝露，而內連線結構的另一部分可以由介電層覆蓋。例如，導電線可以設置於介電層上或上面，導電通孔可以穿透或穿過介電層，與另一個導電線電連接。

在一些實施例中，載體10的內連線結構可包括銅(Cu)、銀(Ag)、鋁(Al)、金(Au)或其他金屬或其合金。在一些實施例中，載體10的介電層可以包括黏合片(Prepreg，PP)、味之素積層膜(ABF)、阻焊劑或其他適合的材料。

例如，載體10可包括一個或多個導電墊10p，靠近、鄰近或嵌入載體10的表面101並由其曝露。載體10可以在載體10的表面101上包括一阻焊劑(未顯示)，以完全曝露或曝露至少一部分導電墊10p，以形成與記憶體晶片12以及13的電連接。例如，載體10可以透過導電線10w與記憶體晶片12以及13電連接。

在一些實施例中，一個或多個外部接觸終端(未顯示)可以設置於載體10的表面101上面或與表面101相對的表面102(圖1B中注釋)上。外部接觸終端可以包括焊球。

基底11可以設置於載體10的表面101上或上面。在一些實施例中，基底11可以透過一黏合層(未顯示)附著到載體10的表面101上。黏合層可以設置於基底11與載體10之間。在一些實施例中，黏合層可以包括一種黏合材料，如環氧樹脂、晶粒附著膜(DAF)、膠水或類似材料。

在一些實施例中，基底11可以包括半導體基底，如矽晶圓或絕緣體上的矽(SOI)晶圓。在一些實施例中，基底11可以包括塊狀矽基底、絕緣體上的矽(SOI)基底、鍺基底、絕緣體上的鍺(GOI)基底、矽鍺基底，或一種具有透過執行一選擇性磊晶生長(SEG)過程而獲得磊晶薄層的基底。基底11可以包括半導體材料或具有半導體特性的材料。例如，基底11可以包括矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)或砷化鋁鎵(AlGaAs)中的至少一種。在其他一些實施例中，基底11可以包括塑膠材料、陶瓷材料或類似材料。

在一些實施例中，基底11可以包括晶片區11CR與晶片區11CR之間的切割道區11SR1。切割道區11SR1可以連接晶片區11CR。切割道區11SR1可以在晶片區11CR之間延伸。晶片區11CR可以透過切割道區11SR1彼此分開。

圖3A為示意圖，例示具有複數個重複單元(可稱為晶粒)的晶圓30。這些晶粒可以分別形成在晶片區11CR上。這些晶粒可以包括DRAM晶粒、SRAM晶粒、RRAM晶粒、MRAM晶粒、PRAM晶粒、FeRAM晶粒、快閃記憶體晶粒等。

晶片區11CR(以及晶片區11CR上面的晶粒)可被切割道區11SR包圍。晶片區11CR(以及晶片區11CR上面的晶粒)可被切割道區11SR分割或隔開。晶片區11CR(以及晶片區11CR上面的晶粒)可以透過切割道區11SR相互隔離或分離。

晶片區11CR(以及晶片區11CR上面的晶粒)可以m×n矩陣(其中m是等於或超過1的整數，n是等於或超過2的整數)設置於晶圓30上。晶片區11CR(以及晶片區11CR上面的晶粒)可以是二維地設置於晶圓30上，並且當從平面視圖看時，可以被切割道區11SR包圍。換言之，切割道區11SR可以設置於晶片區11CR(以及晶片區11CR上面的晶粒)之間。正如本文所使用的，可以理解的是，被稱為二維地設置的元素可以沿著一個平面以二維設置。例如，二維地設置的元件可包括形成列(row)與行(column)的元件陣列。

切割道區11SR可以包括正交的凹槽或線道。在一些實施例中，切割道區11SR之間的角度可以超過90°。在一些實施例中，切割道區11SR之間的角度可以小於90°。如圖3A所示，晶圓30的切割道區11SR可分為至少兩種類型，例如切割道區11SR1以及切割道區11SR2。

在一些實施例中，切割道區11SR2可以在完成晶圓30的製備之後，透過，例如，一晶粒鋸操作、一切割操作以及/或一斷裂操作來做最終的切割。

切割道區11SR1可以不被晶粒鋸操作切割破。換言之，切割道區11SR1可以保持在晶片區11CR(以及晶片區11CR上面的晶粒)之間。例如，在完成晶圓30的製備之後，複數個晶片區11CR(以及晶片區11CR上面的晶粒)可以透過切割道區11SR2彼此分開。

在一些實施例中，切割道區11SR2可以具有一測試區域，在這些區域上面有複數個測試元件15，用於評估構成積體電路晶片的元件(例如，晶片區11CR與晶片區11CR上面的晶粒)的電性能。測試元件15可以包括佈線、插塞、通孔、圖案、焊墊等。例如，測試元件15可以進行電測試，以確定晶片區11CR與晶片區11CR上面的晶粒的元件是否在製備過程中適當地形成在晶圓30上。切割道區11SR1可以沒有測試區域。

在一些實施例中，每個晶片區11CR的平面尺寸可在大約3毫米(mm)×4毫米到大約10毫米×10毫米之間。在一些實施例中，切割道區11SR中的每個的寬度可以在大約60微米(μm)到大約70μm之間。在一些實施例中，每個切割道區11SR的寬度可以大於用於切割晶圓30的刀片的厚度。在一些實施例中，在切割道區11SR2被切割之後，切割道區11SR2的每個的寬度可以小於切割道區11SR1的每個的寬度。

在一些實施例中，每個晶粒可經配置以儲存資訊、資料或在計算裝置裝置或記憶體控制器上執行的程式。在一些實施例中，每個晶粒可以是計算裝置或記憶體控制器可見的最小結構。在一些實施例中，每個晶粒可以獨立操作。

在一些實施例中，每個晶粒可以具有一胞(cell)電晶體(或存取電晶體)、一胞電容器(或儲存電容器)以及其他積體電路。胞電晶體可以包括鰭式場效應電晶體(finFET)、多橋通道(MBC)電晶體、奈米線電晶體、垂直電晶體、凹槽電晶體、三維(3-D)電晶體、平面電晶體，或其組合。胞電容器可以包括各種三維電容器。其他積體電路可包括閘極電極、源極區/汲極區、埋入式字元線、埋入式接觸插塞、位元插塞、位元線、著陸墊等。

具體而言，存取電晶體可用於透過打開或關閉存取電晶體的閘極來控制晶粒的通道。儲存電容器可用於根據儲存在其中的電荷的狀態來儲存資訊。處於空狀態的儲存電容器，即沒有電荷，可以表示為邏輯值為0。處於完全充電狀態的儲存電容器可以表示為邏輯值為1。

在一些實施例中，每個晶粒的容量(或記憶體大小)大約為1千百萬位元組(Gb)。例如，在完成晶圓30的製備後，晶圓30可以被切割成複數個單獨的可分離的記憶體晶粒，每個晶粒的容量約為1Gb。

然而，可能需要將複數個晶粒(如兩個、四個、八個或更多)共同切割成一個(或單個的)同捆記憶體晶片。

例如，圖3A中虛線區域3b中的兩個晶粒可以透過切割道區11SR2與其他晶粒分開，並經同捆以成為一個同捆記憶體晶片(其中包括記憶體晶片12以及13)。

例如，圖3A中虛線區域3g中的四個晶粒可以透過切割道區11SR2與其他晶粒分開，並經同捆以成為一個同捆記憶體晶片(其中包括記憶體晶片12、13、20、21)。

同捆記憶體晶片可以被封裝在一個記憶體元件封裝中，如圖1A、圖1C、圖2A及圖2B中所示的記憶體元件封裝1a、1c、2a以及2b。

例如，晶粒可以經同捆以形成一個記憶體元件封裝，其容量等於每個晶粒的容量的總和。

例如，如果每個晶粒的容量(或記憶體大小)分別為1Gb，則同捆記憶體晶片可以有更大的容量，如2Gb、4Gb、8Gb等。

回到圖1A及圖1B，記憶體元件封裝1a總共可以包括兩個晶粒。例如，記憶體元件封裝1a可以包括2Gb。例如，記憶體晶片12以及13可以是經同捆的晶粒，以成為一個同捆記憶體晶片。記憶體晶片12以及13可以包括晶片區11CR上面的晶粒。切割道區11SR1可以設置於記憶體晶片12以及13之間。記憶體晶片12以及13可以透過切割道區11SR1上面的凹陷部分或間隙11r分開。

記憶體晶片12可以包括晶片區11CR的一部分(例如左邊的晶片區11CR)以及形成在晶片區11CR的一部分上面的積體電路。形成在晶片區11CR的部分上面的積體電路可以由一個或多個絕緣層12i保護。在晶片區11CR左側的部分，記憶體晶片12可以包括一胞電晶體(或存取電晶體)、一胞電容器(或儲存電容器)以及其他積體電路。

複數個導電墊12p可以設置於絕緣層12i上或上面。導電墊12p可以透過導電線10w與載體10電連接。從俯視圖看，導電墊12p被設置成一條線。

同樣，記憶體晶片13可以包括晶片區11CR的一部分(例如右邊的晶片區11CR)以及形成在晶片區11CR的一部分上面的積體電路。形成在晶片區11CR的部分上面的積體電路可以由一個或多個絕緣層13i保護。在晶片區11CR右側的部分，記憶體晶片13可以包括一胞電晶體(或存取電晶體)、一胞電容器(或儲存電容器)以及其他積體電路。

複數個導電墊13p可以設置於絕緣層13i上或上面。導電墊13p可以透過導電線10w與載體10電連接。從俯視圖看，導電墊13p被設置成一條線。導電墊13p可以與記憶體晶片13的最靠近記憶體晶片12的一側相鄰。

記憶體晶片12與記憶體晶片13可以透過導電元件，如導電線11w、電路層11c或兩者，彼此電連接。

在一些實施例中，一個或多個導電墊12p可以透過導電線11w與記憶體晶片13電連接。換言之，在一些實施例中，一個或多個導電墊13p可以透過導電線11w與記憶體晶片12電連接。導電線11w可以設置於基底11的外面。導電線11w可以設置於記憶體晶片12與記憶體晶片13的外面。

導電線11w可以在晶片區11CR之間延伸。導電線11w可以跨越切割道區11SR1延伸。導電線11w可以延伸過切割道區11SR1。導電線11w可經配置以電連接記憶體晶片12以及記憶體晶片13。

導電線11w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以控制記憶體晶片12與記憶體晶片13的通道。導電線11w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以控制記憶體在其儲存電容器中的電荷的狀態。導電線11w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以結合記憶體晶片12與記憶體晶片13的容量(或記憶體大小)。導電線11w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以形成2Gb的記憶體元件封裝。

在一些實施例中，一個或多個電路層11c可以形成在基底11中。電路層11c可以在晶片區11CR之間延伸。電路層11c可以跨越切割道區11SR1延伸。電路層11c可以延伸過切割道區11SR1。電路層11c可經配置以與記憶體晶片12以及記憶體晶片13電連接。

電路層11c可經配置以與記憶體晶片12以及記憶體晶片13電連接以控制其通道。電路層11c可經配置以與記憶體晶片12以及記憶體晶片13電連接，以控制記憶體在其儲存電容器中的電荷的狀態。電路層11c可經配置以與記憶體晶片12以及記憶體晶片13電連接，以結合其容量(或記憶體大小)。電路層11c可經配置以與記憶體晶片12以及記憶體晶片13電連接，以形成2Gb的記憶體元件封裝。在一些實施例中，電路層11c可以包括銅(Cu)、銀(Ag)、鋁(Al)、金(Au)、其他金屬或其合金。

在一些實施例中，載體10可以包括在載體10與同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)之間提供電連接的導電墊10p。在一些實施例中，載體10可包括用於在同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)與外部電子元件(未顯示)之間提供電連接的導電墊(未顯示)。例如，載體10可以經配置以在同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)與外部電子元件(未示出)之間提供電連接。

例如，記憶體元件封裝1a可與一計算裝置(如中央處理單元(CPU))以及/或一記憶體控制器結合使用(或與之操作耦合)。載體10可以經配置以在同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)與計算裝置之間提供電連接。計算裝置可包括一裝置，用於處理資料與執行來自外部電路(例如，計算裝置的主機板)的程式請求。

載體10可以經配置以在同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)與記憶體控制器之間提供電連接。記憶體控制器可以包括一數位電路，該電路管理進出同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)的程式請求。在一些實施例中，同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)可以經配置以儲存資訊、資料或在計算裝置或記憶體控制器上執行的程式。

導電線10w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以控制記憶體晶片12與記憶體晶片13的通道。導電線10w可經配置以與記憶體晶片12以及記憶體晶片13電連接，以控制記憶體在其儲存電容器中的電荷的狀態。

在一些實施例中，一封裝體(未示出)可以設置於載體10的表面101的一部分上面、覆蓋或與其接觸。例如，封裝體可以設置於同捆記憶體晶片(包括記憶體晶片12以及記憶體晶片13)上面、覆蓋或與其接觸同捆記憶體晶片。導電線10w以及11w可以被封裝體覆蓋或封裝。

在一些實施例中，封裝體可包括成型材料，如Novolac基樹脂、環氧基樹脂、矽基樹脂或其他適合的封裝劑。也可以包括適合的填充料，如粉末狀的SiO ₂。

在習知的記憶體晶片製備過程中，每一個不同尺寸的記憶體晶片都需要進行多次光學微影過程操作，在每一次操作中都需要特定的佈局設計與特定尺寸以及/或圖案的光罩。這種要求會大為增加製備不同尺寸的記憶體晶片的時間與成本。

例如，製備4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片分別需要50個光罩。因此，總共需要設計並準備150個光罩以製備4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片。

根據本揭露的一些實施例，多個光罩可以在製備不同記憶體容量的記憶體晶片的過程中被重複使用、採用或共用。例如，製備4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片的過程中的40個光罩可以被重複使用、採用或共用。

在採用40個光罩的光學微影過程操作之後，晶圓上的記憶體晶片的記憶體容量可以被定製。例如，大約10個光罩可以分別定製並用於製造4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片。因此，總共只有70個光罩需要預先設計並準備用於製造4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片。與習知的製備過程(總共需要150個光罩)相比，製備不同記憶體晶片的時間與成本可以大為降低。

根據本揭露的一些實施例，晶圓上不同數量的記憶體晶片根據定製的記憶體容量被共同切割或分離成為一個(或單個的)同捆記憶體晶片。

用於製備不同記憶體容量的記憶體晶片的過程中的晶圓包括至少兩種類型的切割道區。一種類型的切割道區在晶圓的製備完成後，透過，例如，一晶粒鋸操作、一切割操作以及/或一斷裂操作做終的切割。另一種類型的切割道區沒有被晶粒鋸操作切割，而是保留在同捆記憶體晶片中。

同捆記憶體晶片(例如包括記憶體晶片12以及13的同捆記憶體晶片)包括在晶圓(例如基底11)中跨越切割道區(例如切割道區11SR1)延伸的電路層(例如電路層11c)。電路層經配置以與記憶體晶片電連接，並用以結合記憶體晶片的容量(或記憶體大小)。

圖1C為例示本揭露一些實施例之記憶體元件封裝1c的俯視圖。圖1D為例示本揭露一些實施例之記憶體元件封裝1c的剖視圖。記憶體元件封裝1c類似於圖 1A及圖1B中的記憶體元件封裝1a，兩者之間的區別如下。

記憶體元件封裝1c包括至少部分包圍記憶體晶片12以及13的切割道區11SR2。測試元件15設置於切割道區11SR2上面。在一些實施例中，在切割道區11SR2被切割後，每個切割道區11SR2的寬度可以小於每個切割道區11SR1的寬度。在一些實施例中，在切割道區11SR2被切割後，測試元件15也被部分切割或移除。

如圖1D所示，記憶體元件封裝1c可以包括設置於晶片區11CR與切割道區11SR1之間的邊界上的防護環14。記憶體元件封裝1c還可以包括設置於晶片區11CR與切割道區11SR2之間的邊界上的防護環14。

圖2A為例示本揭露一些實施例之記憶體元件封裝2a的俯視圖。記憶體元件封裝2a與圖1A中的記憶體元件封裝1a相似，兩者的區別如下。

記憶體元件封裝2a可以總共包括四個晶粒。例如，記憶體元件封裝2a可以包括4Gb。例如，記憶體元件封裝2a可以包括記憶體晶片12、13、20以及21。例如，記憶體晶片12、13、20以及21可以是經同捆的晶粒，以成為一個同捆記憶體晶片。

記憶體晶片12、13、20以及21可以分別透過導電線10w與載體10電連接。記憶體晶片12、13、20以及21可以透過導電元件，如導電線11w、電路層11c或兩者，彼此電連接。

記憶體晶片12、13、20以及21可以包括一晶圓的晶片區上面的晶片。記憶體晶片12、13、20以及21可以被切割道區11SR1與相對於切割道區11SR1傾斜的切割道區11SR1'分開。切割道區11SR1可以設置於記憶體晶片12與13之間以及記憶體晶片20與21之間。切割道區11SR1'可以設置於記憶體晶片12與20之間以及記憶體晶片13與21之間。

圖2B為例示本揭露一些實施例之記憶體元件封裝2b的俯視圖。記憶體元件封裝2b與圖2A中的記憶體元件封裝2a相似，兩者的區別如下。

同捆記憶體晶片(包括記憶體晶片12、13、20以及21)可以透過連接導電墊12p與導電墊10p的導電線10w與載體10電連接。例如，記憶體晶片13、20以及21可以分別透過記憶體晶片12與載體10電連接。

圖3A、圖3B、圖3E、圖3F、圖3G、圖3H及圖3I為例示本揭露一些實施例之記憶體元件封裝的製備方法的階段。為了更好地理解本揭露內容的各個方面，這些圖中至少有一些已經被簡化。在一些實施例中，圖1A中的記憶體元件封裝1a可以透過以下關於圖3A、圖3B、圖3E及圖3F的操作來製備。在一些實施例中，圖2A中的記憶體元件封裝2a可以透過以下關於圖3A、圖3G、圖3H及圖3I的操作來製備。

參照圖3A，提供晶圓30，如前幾段所詳述，下文不再重複。晶片區11CR與切割道區11SR形成在晶圓30上面。晶粒可以分別形成在晶片區11CR上。

在一些實施例中，晶圓上的記憶體晶片的記憶體容量是定製的。在一些實施例中，記憶體容量是在製備4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片的光學微影過程操作共同光學微影過程操作之後確定的。例如，記憶體容量可以在採用40個光罩的光學微影過程操作後確定。

具體來說，虛線區域3b中的兩個晶粒透過切割道區11SR2與其他晶粒分開，並經同捆以成為一個同捆記憶體晶片(其中包括記憶體晶片12以及13)。虛線區域3g中的四個晶粒透過切割道區11SR2與其他晶粒分開，並經同捆以成為一個同捆記憶體晶片(其中包括記憶體晶片12、13、20、21)。在一些實施例中，4Gb記憶體晶片、2Gb記憶體晶片以及1Gb記憶體晶片可以形成在同一晶圓30上。

圖3B為圖3A的虛線區域3b的放大圖。記憶體晶片12與記憶體晶片13可以透過一導電元件，如導電線11w、電路層11c，或兩者，進行電連接。在一些實施例中，測試元件15形成在切割道區11SR2上面。

圖3C為沿圖3B的AA'線的剖視圖，其中防護環14設置於晶片區11CR與切割道區11SR2之間的邊界上。測試元件15設置於護環14之間。測試元件15透過凹陷部分11r曝露在空氣中。

圖3D為沿圖3B的BB'線的剖視圖，其中保護環14設置於晶片區11CR與切割道區11SR1之間的邊界上。切割道區11SR1是不包括測試元件15的。

參照圖3E，包括記憶體晶片12以及13的同捆記憶體晶片透過切割道區11SR2與晶圓的其他晶粒分離，例如，透過一晶粒鋸操作、一切割操作或一斷裂操作。

參照圖3F，從圖3E的操作中得到的結構包括承載記憶體晶片12以及13的基底11。基底11包括切割道區11SR1。基底11設置於載體10上或上面，並透過導電線10w與載體10電連接。基底11設置於載體10上或上面，同時保持切割道區11SR1在載體10上或上面。

圖3G為圖3A的虛線區域3g的放大圖，其中記憶體晶片12、13、20以及21可以透過一導電元件，如導電線11w、電路層11c，或兩者，彼此電連接。

切割道區11SR1可以設置於記憶體晶片12與13之間以及記憶體晶片20與21之間。切割道區11SR1'可以設置於記憶體晶片12與20之間以及記憶體晶片13與21之間。在一些實施例中，測試元件15形成在切割道區11SR2上面。

參照圖3H，包括記憶體晶片12、13、20以及21的同捆記憶體晶片透過切割道區11SR2與晶圓的其他晶粒分離，例如，透過一晶粒鋸操作、一切割操作或一斷裂操作。

參照圖3I，從圖3H的操作中得到的結構包括承載記憶體晶片12、13、20以及21的基底11。基底11包括切割道區11SR1與11SR1'。基底11設置於載體10上或上面，並透過導電線10w與載體10電連接。基底11設置於載體10上或上面，同時保持切割道區11SR1與11SR1'在載體10上或上面。

圖4為流程圖，例示本揭露一些實施例之記憶體元件封裝的製備方法40的流程圖。

步驟或操作S41是提供一晶圓。例如，如圖3A所示，提供晶圓30。

步驟或操作S42是在晶圓上面形成一記憶體晶片。步驟或操作S43是在晶圓中並在記憶體晶片之間形成一切割道區。操作S42與操作S43可以實質上同時進行。例如，如圖3A所示，晶片區11CR與切割道區11SR形成在晶圓30上面。晶粒可以分別形成在晶片區11CR上。

步驟或操作S44是形成與記憶體晶片電連接的一導電元件。例如，如圖3B所示，記憶體晶片12與記憶體晶片13透過導電元件彼此電連接，例如導電線11w、電路層11c，或兩者。

步驟或操作S45是將具有切割道區與記憶體晶片的一基底從晶圓上分離。例如，如圖3E所示，透過切割切割道區11SR2，將包括記憶體晶片12以及13的同捆記憶體晶片與晶圓的其他晶粒分離，例如，透過一晶粒鋸操作、一切割操作或一斷裂操作。從圖3E的操作中得到的結構包括承載記憶體晶片12以及13的基底11。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

1a:記憶體元件封裝 1c:記憶體元件封裝 2a:記憶體元件封裝 2b:記憶體元件封裝 3b:虛線區域 3g:虛線區域 10:載體 101:表面 102:表面 10p:導電墊 10w:導電線 11:基底 11c:電路層 11CR:晶片區 11r:凹陷部分 11SR:切割道區 11SR1:切割道區 11SR1':切割道區 11SR2:切割道區 11w:導電線 12:記憶體晶片 12i:絕緣層 12p:導電墊 13:記憶體晶片 13i:絕緣層 13p:導電墊 14:防護環 15:測試元件 20:記憶體晶片 21:記憶體晶片 30:晶圓 40:製備方法 AA':線 BB':線 S41:步驟 S42:步驟 S43:步驟 S44:步驟 S45:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元素，並且：圖1A為俯視圖，例示本揭露一些實施例之記憶體元件封裝。圖1B為剖視圖，例示本揭露一些實施例之記憶體元件封裝。圖1C為俯視圖，例示本揭露一些實施例之記憶體元件封裝。圖1D為剖視圖，例示本揭露一些實施例之記憶體元件封裝。圖2A為俯視圖，例示本揭露一些實施例之記憶體元件封裝。圖2B為俯視圖，例示本揭露一些實施例之記憶體元件封裝。圖3A為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3B為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3C為剖視圖，例示本揭露一些實施例之記憶體元件封裝。圖3D為剖視圖，例示本揭露一些實施例之記憶體元件封裝。圖3E為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3F為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3G為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3H為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖3I為示意圖，例示本揭露一些實施例之記憶體元件封裝的製備方法的一個或多個階段。圖4為流程圖，例示本揭露一些實施例之記憶體元件封裝的製備方法。

1a:記憶體元件封裝

10:載體

10p:導電墊

10w:導電線

11:基底

11c:電路層

11CR:晶片區

11SR1:切割道區

11w:導電線

12:記憶體晶片

12i:絕緣層

12p:導電墊

13:記憶體晶片

13i:絕緣層

13p:導電墊

Claims

一種記憶體元件封裝，包括：一基底，具有一第一晶片區、一第二晶片區以及連接在該第一晶片區與該第二晶片區之間的一第一切割道區；一第一記憶體晶片，設置於該第一晶片區上面；一第二記憶體晶片，設置於該第二晶片區上面；一導電線，設置於該基底外，其中該第一記憶體晶片與該第二記憶體晶片透過該導電線電連接；以及一電路層，設置於該基底中，其中該第一記憶體晶片與該第二記憶體晶片透過該電路層電連接。
如請求項1所述之記憶體元件封裝，其中該第一記憶體晶片包括一第一容量，該第二記憶體晶片包括一第二容量，並且該第一記憶體晶片與該第二記憶體晶片經同捆以形成具有一第三容量的該記憶體元件封裝。
如請求項2所述之記憶體元件封裝，其中該第三容量等於該第一容量與該第二容量之總和。
如請求項1所述之記憶體元件封裝，其中該導電線跨越該第一切割道區延伸。
如請求項1所述之記憶體元件封裝，其中該導電線經配置以結合該第一記憶體晶片的一容量與該第二記憶體晶片的一容量。
如請求項1所述之記憶體元件封裝，其中該電路層跨越該第一切割道區延伸。
如請求項1所述之記憶體元件封裝，其中該導電層經配置以結合該第一記憶體晶片的一容量與該第二記憶體晶片的一容量。
如請求項1所述之記憶體元件封裝，更包括：一第二切割道區，至少部分地圍繞該第一晶片區以及該第二晶片區。
如請求項8所述之記憶體元件封裝，其中該第二切割道區經切割以將該第一記憶體晶片以及該第二記憶體晶片與一晶圓的其他晶片區分離。
如請求項8所述之記憶體元件封裝，其中該第二切割道區的一寬度小於該第一切割道區的一寬度。
如請求項8所述之記憶體元件封裝，其中該第二切割道區包括一測試元件，用於評估該第一記憶體晶片與該第二記憶體晶片的電性能。
如請求項1所述之記憶體元件封裝，其中該基底更包括：相對於該第一切割道區傾斜的一第三切割道區。
如請求項12所述之記憶體元件封裝，更包括：設置於該基底上面的一第三記憶體晶片，其中該第三記憶體晶片透過該第三切割道區與該第一記憶體晶片分開。
一種記憶體元件封裝，包括：一基底，具有一第一切割道區；一第一記憶體晶片，設置於該基底上面；一第二記憶體晶片，設置於該基底上面，其中該第二記憶體晶片透過跨越該第一切割道區延伸的一電路層與該第一記憶體晶片電連接；以及一第二切割道區，至少部分地圍繞該第一晶片區以及該第二晶片區，其中該第一切割道區設置於該第一記憶體晶片與該第二記憶體晶片之間。
如請求項14所述之記憶體元件封裝，其中該第二切割道區經切割以將該第一記憶體晶片以及該第二記憶體晶片與一晶圓的其他晶片區分離。
如請求項14所述之記憶體元件封裝，其中該第二切割道區的一寬度小於該第一切割道區的一寬度。
如請求項14所述之記憶體元件封裝，其中該第二切割道區包括一測試元件，用於評估該第一記憶體晶片與該第二記憶體晶片的電性能。
如請求項14所述之記憶體元件封裝，其中該基底更包括相對於該第一切割道區傾斜的一第三切割道區。
如請求項18所述之記憶體元件封裝，更包括：設置於該基底上面的一第三記憶體晶片，其中該第三記憶體晶片透過該第三切割道區與該第一記憶體晶片分開。