CN118039696A - 半导体器件及其形成方法 - Google Patents

Abstract

在实施例中，半导体器件包括：第一半导体纳米结构；与第一半导体纳米结构相邻的第二半导体纳米结构；位于第一半导体纳米结构的第一侧壁上的第一源极/漏极区域；位于第二半导体纳米结构的第二侧壁上的第二源极/漏极区域，第二源极/漏极区域与第一源极/漏极区域完全分隔开；以及位于第一源极/漏极区域和第二源极/漏极区域之间的源极/漏极接触件。本发明的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

将半导体器件用于各种电子应用，诸如例如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层，以在其上形成电路组件和元件来制造半导体器件。

半导体工业通过不断减小最小部件尺寸来继续改善各个电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外的问题。

发明内容

本发明的一些实施例提供了一种半导体器件，该半导体器件包括：第一半导体纳米结构；第二半导体纳米结构，与第一半导体纳米结构相邻；第一源极/漏极区域，位于第一半导体纳米结构的第一侧壁上；第二源极/漏极区域，位于第二半导体纳米结构的第二侧壁上，第二源极/漏极区域与第一源极/漏极区域完全分隔开；以及源极/漏极接触件，位于第一源极/漏极区域和第二源极/漏极区域之间。

本发明的另一些实施例提供了一种半导体器件，该半导体器件包括：下晶体管，下晶体管包括：下半导体纳米结构；下源极/漏极区域，与下半导体纳米结构相邻；和下源极/漏极接触件，与下源极/漏极区域相邻；上晶体管，位于下晶体管之上，上晶体管包括：上半导体纳米结构；上源极/漏极区域，与上半导体纳米结构相邻；和上源极/漏极接触件，与上源极/漏极区域相邻；以及隔离电介质，位于下源极/漏极接触件和上源极/漏极接触件之间。

本发明的又一些实施例提供了一种形成半导体器件的方法，该方法包括：在第一半导体纳米结构中形成凹槽；在凹槽中形成停止材料；在停止材料上和凹槽中生长第一外延源极/漏极区域，第一外延源极/漏极区域设置在第一半导体纳米结构的侧壁上；在停止材料上和凹槽中形成第一源极/漏极接触件，第一源极/漏极接触件设置在第一外延源极/漏极区域的侧壁上；以及在第一源极/漏极接触件上形成隔离电介质。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的三维视图中的互补场效应晶体管(CFET)示意图的实例。

图2至图26是根据一些实施例的制造CFET中的中间阶段的视图。

图27A至图35是根据一些其他实施例的制造CFET中的中间阶段的视图。

具体实施方式

以下公开内容提供了许多用于实施发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各种实施例，源极/漏极接触件形成在源极/漏极凹槽中，与源极/漏极凹槽中的外延源极/漏极区域相邻。源极/漏极接触件占据源极/漏极凹槽的部分，否则该部分将被由掺杂半导体材料形成的外延源极/漏极区域占据。因此，源极/漏极接触件具有较大的体积。源极/漏极接触件由金属形成，该金属具有比掺杂半导体材料更小的电阻。将金属的源极/漏极接触件形成为更大的体积可以减小纳米结构FET的寄生电阻，这可以改进它们的性能。

下面在特定上下文中描述实施例，特别是包括堆叠的纳米结构FET的管芯。然而，各种实施例可以应用于包括替代CFET或与CFET组合的其他类型晶体管(例如，非堆叠的纳米结构FET、鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯。

图1示出了根据一些实施例的CFET示意图的实例。图1是三维视图，为清楚起见，其中省略了CFET的一些部件。

CFET包括多个垂直堆叠的纳米结构FET(例如，纳米线FET、纳米片FET、多桥沟道(MBC)FET、纳米带FET、全环栅(GAA)FET等)。例如，CFET可以包括第一器件类型(例如，n型/p型)的下纳米结构FET和与第一种器件类型相反的第二器件类型(例如，p型/n型)的上纳米结构FET。具体地，CFET可以包括下PMOS晶体管和上NMOS晶体管，或者CFET可以包括下NMOS晶体管和上PMOS晶体管。每个纳米结构FET包括半导体纳米结构66(包括下半导体纳米结构66L和上半导体纳米结构66U)，其中半导体纳米结构66作为纳米结构FET的沟道区域。半导体纳米结构66可以是纳米片、纳米线等。下半导体纳米结构66L用于下纳米结构FET，并且上半导体纳米结构66U用于上纳米结构FET。沟道隔离材料(图1中未明确示出，参见图22A至图22C)可以用于将上半导体纳米结构66U与下半导体纳米结构66L分隔开并且将上半导体纳米结构66U与下半导体纳米结构66L电隔离。

栅极电介质132沿着半导体纳米结构66的顶表面、侧壁和底表面。栅电极134(包括下栅电极134L和上栅电极134U)位于栅极电介质132上方并且围绕半导体纳米结构66。源极/漏极区域108(包括下外延源极/漏极区域108L和上外延源极/漏极区域108U)设置在栅极电介质132和栅电极134的相对侧处。源极/漏极区域108可以根据上下文单独地或共同地指代源极或漏极。可以形成隔离部件以将源极/漏极区域108的所需源极/漏极区域和/或栅电极134的所需栅电极分隔开。例如，下栅电极134L可以可选地通过隔离层136与上栅电极134U分隔开。可代替地，下栅电极134L可以耦接到上栅电极134U。此外，上外延源极/漏极区域108U可以通过一个或多个介电层(图1中未明确示出，参见图22A至图22C)与下外延源极/漏极区域108L分隔开。沟道区域、栅极和源极/漏极区域之间的隔离部件允许垂直堆叠晶体管，从而改进器件密度。由于CFET的垂直堆叠性质，也可以将该示意图称为堆叠晶体管或折叠晶体管。

图1进一步示出了后面图中使用的参考截面。截面A-A'平行于CFET的半导体纳米结构66的纵轴，并且在例如CFET的源极/漏极区域108之间的电流流动的方向上。截面B-B'垂直于截面A-A'并且沿着CFET的栅电极134的纵轴。截面C-C'平行于截面B-B'并且延伸穿过CFET的源极/漏极区域108。为了清楚起见，后续附图参考这些参考截面。

图2至图26是根据一些实施例的CFET制造中的中间阶段的视图。图2、图3、图4和图5是显示与图1类似的三维视图的三维视图。图6A、图7A、图8、图9、图10A、图11、图12、图13A、图14、图15A、图16、图17A、图18A、图19、图20A、图21A、图22A、图23、图24、图25和图26示出了沿着与图1中的参考截面A-A'类似的截面的截面图。图6B、图7B、图10B、图13B、图15B、图17B、图18B、图20B、图21B和图22B示出了沿着与图1中的参考截面B-B'类似的截面的截面图。图6C、图7C、图10C、图13C、图15C、图17C、图18C、图20C、图21C和图22C示出了沿着与图1中的参考截面C-C'类似的截面的截面图。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是被掺杂的(例如，用p型或n型掺杂剂)或未被掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。在衬底上提供绝缘体层，一般在硅或玻璃衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或它们的组合。

在衬底50上方形成多层堆叠件52。多层堆叠件52包括交替的伪层54(包括下伪层54L和上伪层54U)和半导体层56(包括下半导体层56L和上半导体层56U)。另外，多层堆叠件52包括隔离层58。下伪层54L和下半导体层56L设置在隔离层58之下。上伪层54U和上半导体层56U设置在隔离层58之上。如随后更详细地描述的，将去除伪层54并且将图案化半导体层56以形成CFET的沟道区域。具体地，将图案化下半导体层56L以形成CFET的下纳米结构FET的沟道区域，并且将图案化上半导体层56U以形成CFET的上纳米结构FET的沟道区域。

伪层54由半导体材料形成，并且隔离层58由绝缘材料形成。半导体材料可以选自衬底50的候选半导体材料。绝缘材料可以是氮化硅、氮氧化硅等。可以利用k值小于约3.5的其他低介电常数(低k)材料。半导体材料和绝缘材料相对于彼此具有高蚀刻选择性。这样，在后续处理中，可以以比隔离层58的材料更快的速率去除伪层54的材料。在一些实施例中，伪层54由硅锗形成并且隔离层58由氮化硅形成。当伪层54由硅锗形成时，它们可以具有在0％至80％范围内的锗浓度。

半导体层56(包括下半导体层56L和上半导体层56U)由一种或多种半导体材料形成。半导体材料可以选自衬底50的候选半导体材料。下半导体层56L和上半导体层56U可以由相同的半导体材料形成，或者可以由不同的半导体材料形成。在一些实施例中，下半导体层56L和上半导体层56U均由适于p型器件和n型器件的半导体材料(诸如硅)形成。在一些实施例中，下半导体层56L由适于p型器件的半导体材料(诸如，锗或硅锗)形成，并且上半导体层56U由适于n型器件的半导体材料(诸如硅或碳化硅)形成。半导体层56的半导体材料相对于伪层54的半导体材料的具有高蚀刻选择性。这样，在后续处理中，可以以比半导体层56的材料更快的速率去除伪层54的材料。在一些实施例中，半导体层56由硅形成，其在该处理步骤处可以是未掺杂的或轻掺杂的。

多层堆叠件52被示出为包括五个伪层54和六个半导体层56。应理解，多层堆叠件52可以包括任何数量的伪层54和半导体层56。伪层54和半导体层56可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺生长，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的工艺沉积等。隔离层58可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等工艺来沉积。

多层堆叠件52的一些层可以比多层堆叠件52的其他层厚。隔离层58的厚度可以不同于(例如，大于或小于)每个伪层54的厚度。具体地，隔离层58具有较大的厚度，诸如具有比每个伪层54更大的厚度。将隔离层58形成为较大的厚度允许隔离层58在后续处理中更容易被去除。另外，每个半导体层56的厚度可以不同于(例如，大于或小于)伪层54和/或隔离层58的每个的厚度。具体地，每个半导体层56可以比每个伪层54更厚。在一些实施例中，伪层54具有在2nm至30nm范围内的厚度。

在图3中，在衬底50中形成半导体鳍62。另外，在多层堆叠件52中形成纳米结构64、66(包括下伪纳米结构64L、上伪纳米结构64U、下半导体纳米结构66L和上半导体纳米结构66U)和隔离结构68。在一些实施例中，可以通过在多层堆叠件52和衬底50中蚀刻沟槽来在多层堆叠件52和衬底50中形成隔离结构68、纳米结构64、66和半导体鳍62。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件52形成纳米结构64、66和隔离结构68可以从下伪层54L限定下伪纳米结构64L、从上伪层54U限定上伪纳米结构64U、从下半导体层56L限定下半导体纳米结构66L、从上半导体层56U限定上半导体纳米结构66U、以及从隔离层58限定隔离结构68。还可以将下伪纳米结构64L和上伪纳米结构64U统称为伪纳米结构64。还可以下半导体纳米结构66L和上半导体纳米结构66U统称为半导体纳米结构66。

如随后更详细地描述的，纳米结构64、66中的各个纳米结构将被去除以形成CFET的沟道区域。具体地，下半导体纳米结构66L将作为CFET的下纳米结构FET的沟道区域。另外，上半导体纳米结构66U将作为CFET的上纳米结构FET的沟道区域。隔离结构68可以限定下纳米结构FET和上纳米结构FET的边界。

可以通过任何合适的方法图案化半导体鳍62和纳米结构64、66。例如，可以使用一种或多种光刻工艺(包括双双重图案化工艺或多重图案化工艺)来图案化半导体鳍62和纳米结构64、66。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化半导体鳍62和纳米结构64、66。在一些实施例中，掩模(或其他层)可以保留在纳米结构64、66上。

尽管将半导体鳍62和纳米结构64、66中的每个示出为始终具有恒定的宽度，但在其他实施例中，半导体鳍62和/或纳米结构64、66可以具有锥形侧壁，以使得半导体鳍62和/或纳米结构64、66的每个的宽度在朝向衬底50的方向上连续增大。在这样的实施例中，纳米结构64、66中的每个可以具有不同的宽度并且形状为梯形。

在图4中，形成与半导体鳍62相邻的隔离区域70。可以通过在衬底50、半导体鳍62和纳米结构64、66上方、以及相邻半导体鳍62之间沉积绝缘材料来形成隔离区域70。绝缘材料可以是氧化物(诸如氧化硅)、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动化学气相沉积(FCVD)等、或它们的组合来形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料形成为使得多余的绝缘材料覆盖纳米结构64、66。虽然将绝缘材料示出为单个层，但是一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、半导体鳍62和纳米结构64、66的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如前述绝缘材料的一种。

然后对绝缘材料施加去除工艺，以去除纳米结构64、66上方多余的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺暴露了纳米结构64、66，以使得纳米结构64、66和绝缘材料的顶表面在完成平坦化工艺之后是平坦的。

然后使绝缘材料凹进以形成隔离区域70。使绝缘材料凹进使得半导体鳍62的上部从邻近隔离区域70之间突出。此外，隔离区域70的顶表面可以具有如图所示的平整表面、凸起表面、凹陷表面(诸如碟状)或它们的组合。可以通过适当的蚀刻将隔离区域70的顶表面形成为平整的、凸起的和/或凹陷的。可以使用蚀刻工艺使隔离区域70凹进，诸如对绝缘材料具有选择性的蚀刻工艺(例如，以比鳍62和纳米结构64、66的材料更快的速率选择性地蚀刻绝缘材料)。例如，可以使用例如使用稀氢氟酸(dHF)的氧化物去除。

前述工艺仅是可以如何形成半导体鳍62和纳米结构64、66的一个实例。在一些实施例中，可以使用掩模和外延生长工艺来形成半导体鳍62和/或纳米结构64、66。例如，可以在衬底50的顶表面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，以使得外延结构从介电层突出以形成半导体鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免先前和/或随后的注入，然而可以一起使用原位掺杂和注入掺杂。

此外，可以在半导体纳米结构66中形成适当的阱(未单独示出)。例如，可以执行n型掺杂物注入和/或p型掺杂物注入，或者可以在生长期间原位掺杂半导体材料。n型掺杂物可以是浓度在10¹⁷原子/cm³至10¹⁹原子/cm³范围内的磷、砷、锑等。p型掺杂物可以是浓度在10¹⁷原子/cm³至10¹⁹原子/cm³范围内的硼、氟化硼、铟、镓等。可以利用其他可接受的掺杂物，诸如锗。下半导体纳米结构66L中的阱所具有的导电类型与随后将形成为与下半导体纳米结构66L相邻的下源极/漏极区域的导电类型相反。上半导体纳米结构66U中的阱所具有的导电类型与随后将形成为与上半导体纳米结构66U相邻的上源极/漏极区域的导电类型相反。

在图5中，在半导体鳍62和/或纳米结构64、66上形成伪介电层72。伪介电层72可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长伪介电层72。在伪介电层72上方形成伪栅极层74，并且在伪栅极层74上方形成掩模层76。伪栅极层74可以沉积在伪介电层72上方，以及然后通过诸如CMP平坦化伪栅极层74。掩模层76可以沉积在伪栅极层74上方。伪栅极层74可以是导电的或非导电的材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积伪栅极层74。伪栅极层74可以由对绝缘材料具有高蚀刻选择性的其他材料形成。掩模层76可以包括例如氮化硅、氮氧化硅等。在所示实施例中，伪介电层72覆盖隔离区域70，以使得伪介电层72在伪栅极层74和隔离区域70之间延伸。在另一实施例中，伪介电层72仅覆盖半导体鳍62和/或纳米结构64、66。

在图6A至图6C中，可以使用可接受的光刻和蚀刻技术图案化掩模层76以形成掩模86。然后，可以将掩模86的图案转移到伪栅极层74和伪介电层72，以分别形成伪栅极84和伪电介质82。伪栅极84覆盖纳米结构64、66的相应沟道区域。掩模86的图案可以用于将每个伪栅极84与相邻的伪栅极84物理分隔开。伪栅极84还可以具有基本上垂直于相应半导体鳍62的纵长方向的纵长方向。在图案化之后，可以可选地诸如通过任何可接受的蚀刻技术去除掩模86。

在图7A至图7C中，在纳米结构64、66上方、并且在掩模86(如果存在的话)、伪栅极84和伪电介质82的暴露侧壁上形成栅极间隔件90。可以通过共形地形成一种或多种介电材料以及随后蚀刻介电材料来形成栅极间隔件90。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成。可以使用通过任何可接受的工艺形成的其它介电材料。可以执行任何可接受的蚀刻工艺(诸如干蚀刻)以图案化介电材料。蚀刻可以是各向异性的。当蚀刻介电材料时，介电材料可以具有留在伪栅极84的侧壁上的部分(因此形成栅极间隔件90)。另外，当蚀刻介电材料时，介电材料可以具有留在半导体鳍62和/或纳米结构64、66的侧壁上的部分(因此形成鳍间隔件92，参见图7C)。

此外，可以执行注入用以轻掺杂源极/漏极(LDD)区域(未单独示出)。可以在形成栅极间隔件90之前执行LDD注入。可以将适当类型的掺杂物注入到纳米结构64、66中至期望的深度。LDD区域所具有的导电类型可以与随后将形成为与半导体纳米结构66相邻的源极/漏极区域的导电类型相同。另外，下半导体纳米结构66L中的LDD区域所具有的导电类型可以与上半导体纳米结构66U中的LDD区域的导电类型相反。在一些实施例中，下半导体纳米结构66L包括p型LDD区域，并且上半导体纳米结构66U包括n型LDD区域。在一些实施例中，下半导体纳米结构66L包括n型LDD区域，并且上半导体纳米结构66U包括p型LDD区域。n型掺杂物可以是先前讨论的n型掺杂物中的任意掺杂物，并且p型掺杂物可以是先前讨论的p型掺杂物中的任意掺杂物。轻掺杂源极/漏极区域所具有的掺杂物浓度可以在10¹⁷原子/cm³至10²⁰原子/cm³的范围内。注入期间可能会发生损伤。在一些实施例中，损伤可能发生在1nm至15nm范围内的深度处。可以使用退火来修复注入损伤并激活注入的掺杂物。在一些实施例中，可以在生长期间原位掺杂纳米结构64、66的生长材料，这可以避免注入，然而可以一起使用原位掺杂和注入掺杂。

应注意，先前公开内容一般描述了形成间隔件和LDD区域的工艺。可以使用其它工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序，可以形成和去除额外的间隔件等等。

在上半导体纳米结构66U和上伪纳米结构64U中形成源极/漏极凹槽94。随后将在源极/漏极凹槽94中形成外延源极/漏极区域。源极/漏极凹槽94延伸穿过上半导体纳米结构66U和上伪纳米结构64U以暴露隔离结构68。可以通过使用诸如RIE、NBE等各向异性蚀刻工艺蚀刻上半导体纳米结构66U和上伪纳米结构64U来形成源极/漏极凹槽94。在用于形成源极/漏极凹槽94的蚀刻工艺期间，栅极间隔件90和伪栅极84掩蔽上半导体纳米结构66U和上伪纳米结构64U的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻上半导体纳米结构66U和上伪纳米结构64U中的每个。

在图8中，在上伪纳米结构64U的侧壁上形成上内部间隔件98U。上内部间隔件98U设置在上伪纳米结构64U的侧壁上。如随后将更详细地描述的，随后将在源极/漏极凹槽94中形成源极/漏极区域，并且随后将用对应的栅极结构来替换上伪纳米结构64U。上内部间隔件98U作为随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离部件。此外，上内部间隔件98U可以用于防止随后的蚀刻工艺(诸如用于随后去除上伪纳米结构64U的蚀刻工艺)对随后形成的源极/漏极区域的损伤。

作为形成上内部间隔件98U的实例，可以使上伪纳米结构64U的侧壁的由源极/漏极凹槽94暴露的部分凹进以形成侧壁凹槽。可以通过任何可接受的蚀刻工艺使侧壁凹进，诸如对上伪纳米结构64U的材料具有选择性的蚀刻工艺(例如，以比上半导体纳米结构66U的材料更快的速率选择性地蚀刻上伪纳米结构64U的材料)。蚀刻可以是各向同性的。虽然将上伪纳米结构64U的侧壁示出为是笔直的，但是该侧壁可以是凹陷的或凸起的。然后可以在侧壁凹槽和源极/漏极凹槽94中共形地形成绝缘材料。绝缘材料可以是含碳介电材料，诸如碳氮氧化硅、碳氧化硅、氮氧化硅等。可以利用k值小于约3.5的其他低介电常数(低k)材料。上内部间隔件98U的绝缘材料相对于上伪纳米结构64U的半导体材料具有高蚀刻选择性。可以通过诸如ALD、CVD等的沉积工艺来形成绝缘材料。然后可以蚀刻绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是诸如RIE、NBE等的干蚀刻。当蚀刻绝缘材料时，绝缘材料具有保留在侧壁凹槽中的部分(因此形成上内部间隔件98U)。尽管将上内部间隔件98U的外侧壁示出为与上半导体纳米结构66U的侧壁对齐，但是上内部间隔件98U的外侧壁可以延伸超出上半导体纳米结构66U的侧壁或从上半导体纳米结构66U的侧壁凹进。因此，上内部间隔件98U可以部分地填充、完全填充或过填充侧壁凹槽。而且，虽然将上内部间隔件98U的侧壁示出为笔直的，但是上内部间隔件98U的侧壁可以是凹陷的的或凸起的。

在图9中，在隔离结构68上方和源极/漏极凹槽94中形成伪间隔件96。伪间隔件96设置在上半导体纳米结构66U、栅极间隔件90和上内部间隔件98U的侧壁上。可以通过共形地形成介电材料并且随后蚀刻介电材料来形成伪间隔件96。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、它们的组合等，可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成该可接受的介电材料。可以使用通过任何可接受的工艺形成的其他介电材料。伪间隔件96的介电材料相对于隔离结构68的介电材料的具有高蚀刻选择性。此外，虽然将伪间隔件96每个示出为具有均匀材料组成的单个层，但是伪间隔件96可以具有包括不同介电材料的不同层的多层结构。可以执行任何可接受的蚀刻工艺，诸如干蚀刻，以图案化介电材料。蚀刻可以是各向异性的。该蚀刻相对于伪间隔件96是具有选择性的(例如，以比隔离结构68的材料更快的速率选择性地蚀刻伪间隔件96的材料)。当蚀刻介电材料时，介电材料具有留在上半导体纳米结构66U、栅极间隔件90和上内部间隔件98U的侧壁上的部分(因此形成伪间隔件96)。

在图10A至图10C中，源极/漏极凹槽94延伸到隔离结构68、下半导体纳米结构66L、下伪纳米结构64L、半导体鳍62以及衬底50中。源极/漏极凹槽94可以延伸穿过下半导体纳米结构66L和下伪纳米结构64L，并进入衬底50中。可以蚀刻半导体鳍62，以使得源极/漏极凹槽94的底表面设置在隔离区域70的顶表面之上、在隔离区域70的顶表面之下或与隔离区域70的顶表面齐平。在所示的实例中，隔离区域70的顶表面位于源极/漏极凹槽94的底表面之上。可以通过使用各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻隔离结构68、下半导体纳米结构66L、下伪纳米结构64L、半导体鳍62和衬底50来延伸源极/漏极凹槽94。在用于形成源极/漏极凹槽94的蚀刻工艺期间，伪间隔件96、栅极间隔件90和伪栅极84掩蔽隔离结构68、下半导体纳米结构66L、下伪纳米结构64L、半导体鳍62和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻隔离结构68、下半导体纳米结构66L、下伪纳米结构64L和半导体鳍62中的每个。在源极/漏极凹槽94达到期望深度之后，可以使用定时蚀刻工艺来停止源极/漏极凹槽94的蚀刻。在一些实施例中，在延伸源极/漏极凹槽94之后，源极/漏极凹槽94所具有的深度在30nm至150nm的范围内。尽管将隔离结构68的外侧壁示出为与伪间隔件96的侧壁对齐，但是隔离结构68的外侧壁可以延伸超出伪间隔件96的侧壁或从伪间隔件96的侧壁凹进。另外，虽然将下半导体纳米结构66L和下伪纳米结构64L的外侧壁示出为从隔离结构68的侧壁凹进，但是下半导体纳米结构66L和下伪纳米结构64L的外侧壁可以延伸超出隔离结构68的侧壁或与隔离结构68的侧壁对齐。

在图11中，在下伪纳米结构64L的侧壁上形成下内部间隔件98L。下内部间隔件98L设置在下伪纳米结构64L的侧壁上。如随后将更详细地描述的，随后将在源极/漏极凹槽94中形成源极/漏极区域，并且随后将用对应的栅极结构来替换下伪纳米结构64L。下内部间隔件98L作为随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离部件。此外，下内部间隔件98L可以用于防止随后的蚀刻工艺(诸如用于随后去除下伪纳米结构64L的蚀刻工艺)对随后形成的源极/漏极区域的损伤。

可以以与上内部间隔件98U类似的方式形成下内部间隔件98L。例如，可以使下伪纳米结构64L的侧壁的由源极/漏极凹槽94暴露的部分凹进以形成侧壁凹槽，以及可以在侧壁凹槽中形成绝缘材料。还可以将上内部间隔件98U和下内部间隔件98L统称为内部间隔件98。在一些实施例中，上内部间隔件98U的绝缘材料与下内部间隔件98L的绝缘材料相同。在一些实施例中，上内部间隔件98U的绝缘材料与下内部间隔件98L的绝缘材料不同。

在图12中，在源极/漏极凹槽94中和半导体鳍62上形成停止材料106。可以通过在源极/漏极凹槽94中形成介电材料并且随后使介电材料凹进来形成停止材料106。可接受的介电材料可以包括氮化硅、氧化硅、氮氧化硅、碳氮氧化硅、它们的组合等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺形成。可以使用通过任何可接受的工艺形成的其它介电材料。可以执行任何可接受的蚀刻工艺(诸如干蚀刻、湿蚀刻等或它们的组合)以使介电材料凹进。蚀刻可以是各向同性的，诸如从源极/漏极凹槽94去除期望量的介电材料的回蚀刻工艺。

可代替地，停止材料106可以由半导体材料形成。例如，停止材料106可以由选自衬底50的候选半导体材料的半导体材料形成，可以通过诸如气相外延(VPE)、分子束外延(MBE)等的外延生长工艺来生长停止材料106。停止材料106可以是未掺杂的半导体材料。在一些实施例中，停止材料106由未掺杂的硅或未掺杂的硅锗形成。

在图13A至图13C中，在源极/漏极凹槽94的下部中和停止材料106上形成下外延源极/漏极区域108L。下外延源极/漏极区域108L仅部分地填充源极/漏极凹槽94，以使得下外延源极/漏极区域108L与下半导体纳米结构66L接触并且不与上半导体纳米结构66U接触。伪间隔件96掩蔽上半导体纳米结构66U，从而使得下外延源极/漏极区域108L仅部分地填充源极/漏极凹槽94，并且不形成在上半导体纳米结构66U上。

在一些实施例中，下外延源极/漏极区域108L在下半导体纳米结构66L的相应沟道区中施加应力，从而改进性能。下外延源极/漏极区域108L形成在源极/漏极凹槽94中，以使得下半导体纳米结构66L的每个堆叠件设置在下外延源极/漏极区域108L的相应邻近对之间。在一些实施例中，内部间隔件98(例如，下内部间隔件)用于将下外延源极/漏极区域108L与下伪纳米结构64L分隔开适当的横向距离，从而使得下外延源极/漏极区域108L不会与随后形成的所得器件的栅极短路。

在源极/漏极凹槽94的下部中外延生长下外延源极/漏极区域108L。例如，下外延源极/漏极区域108L可以从下半导体纳米结构66L的暴露侧壁横向生长。下外延源极/漏极区域108L具有适于下纳米结构FET的器件类型的导电类型。在一些实施例中，下外延源极/漏极区域108L是n型源极/漏极区域。例如，如果下半导体纳米结构66L是硅，则下外延源极/漏极区域108L可以包括对下半导体纳米结构66L施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的硅、磷化硅、砷化硅、锑掺杂的硅、它们的组合等。在一些实施例中，下外延源极/漏极区域108L是p型源极/漏极区域。例如，如果下半导体纳米结构66L是硅锗，则下外延源极/漏极区域108L可以包括对下半导体纳米结构66L施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、镓掺杂的硅锗、硼掺杂的硅、锗、锗锡、它们的组合等。下外延源极/漏极区域108L可以具有从下半导体纳米结构66L的相应上表面凸起的表面并且可以具有小平面。

下外延源极/漏极区域108L衬垫在源极/漏极凹槽94的下部上，而不填满源极/漏极凹槽94的下部。具体地，下外延源极/漏极区域108L从下半导体纳米结构66L的侧壁生长并且可以沿着下内部间隔件的侧壁合并。随着下外延源极/漏极区域108L在源极/漏极凹槽94中生长，可以形成小平面。在下外延源极/漏极区域108L的邻接生长在源极/漏极凹槽94中合并在一起之前，停止下外延源极/漏极区域108L的生长。因此，相同的源极/漏极凹槽94中的下外延源极/漏极区域108L彼此完全分隔开，并且在形成下外延源极/漏极区域108L之后，停止材料106仍然由源极/漏极凹槽94暴露。在下外延源极/漏极区域108L已经生长到距下半导体纳米结构66L的侧壁至期望距离之后，可以使用定时生长工艺来停止下外延源极/漏极区域108L的生长。在一些实施例中，下外延源极/漏极区域108L具有在1nm至5nm范围内的厚度(从下半导体纳米结构66L的侧壁测量)。尽管将下外延源极/漏极区域108L的外侧壁示出为延伸超出隔离结构68的侧壁，但是下外延源极/漏极区域108L的外侧壁可以与隔离结构68的侧壁对齐或从隔离结构68的侧壁凹进。

下外延源极/漏极区域108L可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后进行退火。当下外延源极/漏极区域108L衬垫在源极/漏极凹槽94的下部上时，它们被掺杂有较大的掺杂物浓度，从而使得它们具有足够数量的载流子以用于下纳米结构FET的操作。当下外延源极/漏极区域108L具有在1nm至5nm范围内的厚度时，源极/漏极区域可以具有在1*10²¹原子/cm³至1*10²²原子/cm³范围内的掺杂物浓度。用于源极/漏极区域的n型和/或p型掺杂物可以是先前讨论的掺杂物的任意掺杂物。在一些实施例中，在生长期间原位掺杂下外延源极/漏极区域108L。

由于用于形成下外延源极/漏极区域108L的外延工艺，下外延源极/漏极区域108L的上表面具有横向向外扩展超出纳米结构64、66的侧壁的小平面。在一些实施例中，如图13C所示，在完成外延工艺之后，相邻的下外延源极/漏极区域108L保持分隔开。在其他实施例中，这些小平面致使相同的纳米结构FET的相邻下外延源极/漏极区域108L合并(未单独示出)。在所示实施例中，鳍间隔件92形成在隔离区域70的顶表面上，从而阻挡外延生长。在一些其他实施例中，鳍间隔件92可以覆盖纳米结构64、66和/或半导体鳍62的侧壁的部分，从而进一步阻挡外延生长。在另一实施例中，调整用于形成栅极间隔件90的间隔件蚀刻，以不形成鳍间隔件92，以便允许下外延源极/漏极区域108L延伸到隔离区域70的表面。

下外延源极/漏极区域108L可以包括一个或多个半导体层。例如，下外延源极/漏极区域108L可以包括第一半导体层、第二半导体层和第三半导体层。任意数量的半导体层可以用于下外延源极/漏极区域108L。第一半导体层、第二半导体层和第三半导体层中的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体层可以具有小于第二半导体层且大于第三半导体层的掺杂剂浓度。在下外延源极/漏极区域108L包括三个半导体层的实施例中，第一半导体层可以从半导体部件(例如，下半导体纳米结构66L)生长，第二半导体层可以生长在第一半导体层上，并且第三半导体层可以生长在第二半导体层上。

在图14中，在源极/漏极凹槽94的下部中和停止材料106上形成下源极/漏极接触件112L。下源极/漏极接触件112L与下外延源极/漏极区域108L相邻。源极/漏极凹槽94中的下源极/漏极接触件112L可以设置在源极/漏极凹槽94中的下外延源极/漏极区域108L之间，以使得下源极/漏极接触件112L将下外延源极/漏极区域108L完全分隔开。下源极/漏极接触件112L可以物理耦接且电耦接至下外延源极/漏极区域108L。

可以通过在源极/漏极凹槽94中形成导电材料并且随后使导电材料凹进来形成下源极/漏极接触件112L。导电材料可以是钴、钨、铜、铜合金、银、金、铝、镍等，可以通过诸如PVD、CVD等的沉积工艺形成导电材料。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻等或它们的组合，以使导电材料凹进。蚀刻可以是各向同性的，诸如从源极/漏极凹槽94去除期望量的导电材料的回蚀刻工艺。另外，可以图案化导电材料，从而使得相邻的下外延源极/漏极区域108L不会被短路。剩余的导电材料在源极/漏极凹槽94中形成下源极/漏极接触件112L。

下源极/漏极接触件112L可以占据源极/漏极凹槽94的下部的大部分。具体地，下源极/漏极接触件112L占据源极/漏极凹槽94的下部的部分，否则该部分将被由掺杂半导体材料形成的外延源极/漏极区域占据。因此，与用外延源极/漏极区域填满源极/漏极凹槽94的下部相比，下源极/漏极接触件112L具有更大的体积。下源极/漏极接触件112L由具有比掺杂的半导体材料更小的电阻的金属形成。由具有更大体积的金属形成的下源极/漏极接触件112L可以降低下纳米结构FET的寄生电阻，这可以改进CFET的性能。

与用外延源极/漏极区域填满源极/漏极凹槽94的下部相比，下外延源极/漏极区域108L具有更小的体积。如先前所述，下外延源极/漏极区域108L掺杂有大的掺杂物浓度。即使在下外延源极/漏极区域108L具有更小体积时，掺杂有大的掺杂物浓度的下外延源极/漏极区域108L有助于下外延源极/漏极区域108L具有足够数量的载流子用以下纳米结构FET操作。

下源极/漏极接触件112L由适于下纳米结构FET的器件类型的材料形成。例如，下源极/漏极接触件112L可以包括适于至下纳米结构FET的下外延源极/漏极区域108L的接触件的一种或多种接触材料。在一些实施例中，下源极/漏极接触件112L包括诸如钨、钴、钼、钌等的接触材料。

可选地，在下外延源极/漏极区域108L和下源极/漏极接触件112L之间的界面处形成下金属-半导体合金区域110L。下金属-半导体合金区域110L设置在停止材料106上。下金属-半导体合金区域110L可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗化物区域等。可以在下源极/漏极接触件112L之前，通过在源极/漏极凹槽94中沉积金属以及然后执行热退火工艺，来形成下金属-半导体合金区域110L。金属可以是能够与下外延源极/漏极区域108L的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻的金属-半导体合金的任意金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来沉积金属。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺，以从源极/漏极凹槽94(诸如从下金属-半导体合金区域110L和停止材料106的表面)去除任意残留金属。然后，可以在下金属-半导体合金区域110L的侧壁上形成下源极/漏极接触件112L。源极/漏极凹槽94中的下源极/漏极接触件112L可以设置在源极/漏极凹槽94中的下金属-半导体合金区域110L之间，以使得下源极/漏极接触件112L将下金属-半导体合金区域110L完全分隔开。

在图15A至图15C中，从源极/漏极凹槽94中去除伪间隔件96。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻等或它们的组合，以去除伪间隔件96。蚀刻可以是各向同性的。该蚀刻相对于伪间隔件96是具有选择性的(例如，以比下外延源极/漏极区域108L和隔离结构68的材料更快的速率选择性地蚀刻伪间隔件96的材料)。去除伪间隔件96暴露出上半导体纳米结构66U的侧壁。

另外，在下源极/漏极接触件112L上形成隔离电介质114。隔离电介质114作为下源极/漏极接触件112L与随后形成的上源极/漏极接触件之间的隔离部件。可以通过在源极/漏极凹槽94中共形地形成介电材料以及随后使介电材料凹进来形成隔离电介质114。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、它们的组合等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成。可以使用通过任何可接受的工艺形成的其它介电材料。可以执行任何可接受的蚀刻工艺、诸如干蚀刻、湿蚀刻等或它们的组合，以使介电材料凹进。蚀刻可以是各向同性的，诸如从源极/漏极凹槽94的上部去除介电材料的回蚀刻工艺。当蚀刻介电材料时，介电材料可以具有留在下源极/漏极接触件112L上的部分(因此形成隔离电介质114)。隔离电介质114还可以设置在下外延源极/漏极区域108L和/或下金属-半导体合金区域110L上。

在图16中，在源极/漏极凹槽94的上部中和隔离电介质114上形成上外延源极/漏极区域108U。上外延源极/漏极区域108U仅部分地填充源极/漏极凹槽94，以使得上外延源极/漏极区域108U与上半导体纳米结构66U接触并且不与下半导体纳米结构66L接触。隔离电介质114可以在上外延源极/漏极区域108U和下外延源极/漏极区域108L之间提供隔离。

在一些实施例中，上外延源极/漏极区域108U在上半导体纳米结构66U的相应沟道区域中施加应力，从而改进性能。上外延源极/漏极区域108U形成在源极/漏极凹槽94中，以使得上半导体纳米结构66U的每个堆叠件设置在上外延源极/漏极区域108U的相应的相邻对之间。在一些实施例中，内部间隔件98(例如，上内部间隔件)用于将上外延源极/漏极区域108U与上伪纳米结构64U分隔开适当的横向距离，从而使得上外延源极/漏极区域108U不会与随后形成的所得器件的栅极短路。

在源极/漏极凹槽94的上部中外延生长上外延源极/漏极区域108U。例如，上外延源极/漏极区域108U可以从上半导体纳米结构66U的暴露侧壁横向生长。上外延源极/漏极区域108U具有适于上纳米结构FET的器件类型的导电类型。上外延源极/漏极区域108U的导电类型可以与下外延源极/漏极区域108L的导电类型相反。换句话说，上外延源极/漏极区域108U可以与下外延源极/漏极区域108L相反地掺杂。在一些实施例中，上外延源极/漏极区域108U是n型源极/漏极区域。例如，如果上半导体纳米结构66U是硅，则上外延源极/漏极区域108U可以包括对上半导体纳米结构66U施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的硅、磷化硅、砷化硅、锑掺杂的硅、它们的组合等。在一些实施例中，上外延源极/漏极区域108U是p型源极/漏极区域。例如，如果上半导体纳米结构66U是硅锗，则上外延源极/漏极区域108U可以包括对上半导体纳米结构66U施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、镓掺杂的硅锗、硼掺杂的硅、锗、锗锡、它们的组合等。上外延源极/漏极区域108U可以具有从上半导体纳米结构66U的相应上表面凸起的表面并且可以具有小平面。

上外延源极/漏极区域108U衬垫在源极/漏极凹槽94的上部上，而不填满源极/漏极凹槽94的上部。具体地，上外延源极/漏极区域108U从上半导体纳米结构66U的侧壁生长并且可以沿着上内部间隔件的侧壁合并。随着上外延源极/漏极区域108U在源极/漏极凹槽94中生长，可以形成小平面。在上外延源极/漏极区域108U的相邻生长在源极/漏极凹槽94中合并在一起之前，停止上外延源极/漏极区域108U的生长。在上外延源极/漏极区域108U的邻接生长在源极/漏极凹槽94中合并在一起之前，停止上外延源极/漏极区域108U的生长。因此，相同的源极/漏极凹槽94中的上外延源极/漏极区域108U彼此完全分隔开，并且在形成上外延源极/漏极区域108U之后，隔离电介质114仍然由源极/漏极凹槽94暴露。在上外延源极/漏极区域108U已经生长到距上半导体纳米结构66U的侧壁至期望距离之后，可以使用定时生长工艺来停止上外延源极/漏极区域108U的生长。在一些实施例中，上外延源极/漏极区域108U具有在1nm至5nm范围内的厚度(从上半导体纳米结构66U的侧壁测量)。尽管将上外延源极/漏极区域108U的外侧壁示出为延伸超出隔离结构68的侧壁，但是上外延源极/漏极区域108U的外侧壁可以与隔离结构68的侧壁对齐或从隔离结构68的侧壁凹进。

上外延源极/漏极区域108U可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，随后进行退火。当上外延源极/漏极区域108U衬垫在源极/漏极凹槽94的上部上时，它们被掺杂有较大的掺杂物浓度，从而使得它们具有足够数量的载流子以用于上纳米结构FET的操作。当上外延源极/漏极区域108U具有在1nm至5nm范围内的厚度时，源极/漏极区域可以具有在1*10²¹原子/cm³至1*10²²原子/cm³范围内的掺杂物浓度。用于源极/漏极区域的n型和/或p型掺杂物可以是先前讨论的任何掺杂物。在一些实施例中，在生长期间原位掺杂上外延源极/漏极区域108U。

上外延源极/漏极区域108U可以包括一个或多个半导体层。例如，上外延源极/漏极区域108U可以包括第一半导体层、第二半导体层和第三半导体层。任意数量的半导体层可以用于上外延源极/漏极区域108U。第一半导体层、第二半导体层和第三半导体层中的每个可以由不同的半导体材料形成并且可以被掺杂至不同的掺杂剂浓度。在一些实施例中，第一半导体层可以具有小于第二半导体层且大于第三半导体层的掺杂剂浓度。在上外延源极/漏极区域108U包括三个半导体层的实施例中，第一半导体层可以从半导体部件(例如，上半导体纳米结构66U)生长，第二半导体层可以生长在第一半导体层上，并且第三半导体层可以生长在第二半导体层上。

在图17A至图17C中，在源极/漏极凹槽94的上部中和隔离电介质114上形成上源极/漏极接触件112U。上源极/漏极接触件112U与上外延源极/漏极区域108U相邻。源极/漏极凹槽94中的上源极/漏极接触件112U可以设置在源极/漏极凹槽94中的上外延源极/漏极区域108U之间，以使得上源极/漏极接触件112U将上外延源极/漏极区域108U完全分隔开。上源极/漏极接触件112U可以物理地且电地耦接到上外延源极/漏极区域108U。

可以通过在源极/漏极凹槽94中形成导电材料并且随后使导电材料凹进来形成上源极/漏极接触件112U。导电材料可以是钴、钨、铜、铜合金、银、金、铝、镍等，可以通过诸如PVD、CVD等的沉积工艺形成导电材料。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻等或它们的组合，以使导电材料凹进。蚀刻可以是各向同性的，诸如从源极/漏极凹槽94去除期望量的导电材料的回蚀刻工艺。另外，可以图案化导电材料，从而使得相邻的上外延源极/漏极区域108U不会被短路。剩余的导电材料在源极/漏极凹槽94中形成上源极/漏极接触件112U。

上源极/漏极接触件112U可以占据源极/漏极凹槽94的上部的大部分。具体地，上源极/漏极接触件112U占据源极/漏极凹槽94的上部的部分，否则该部分将被由掺杂半导体材料形成的外延源极/漏极区域占据。因此，与用外延源极/漏极区域填满源极/漏极凹槽94的上部相比，上源极/漏极接触件112U具有更大的体积。上源极/漏极接触件112U由具有比掺杂的半导体材料更小的电阻的金属形成。由具有更大体积的金属形成的上源极/漏极接触件112U可以降低上纳米结构FET的寄生电阻，这可以改进CFET的性能。

与用外延源极/漏极区域填满源极/漏极凹槽94的上部相比，上外延源极/漏极区域108U具有更小的体积。如先前所述，上外延源极/漏极区域108U掺杂有较大的掺杂物浓度。即使在上外延源极/漏极区域108U具有更小体积时，掺杂有较大的掺杂物浓度的上外延源极/漏极区域108U有助于上外延源极/漏极区域108U具有足够数量的载流子用以上纳米结构FET操作。

上源极/漏极接触件112U由适于上纳米结构FET的器件类型的材料形成。例如，上源极/漏极接触件112U可以包括适于至上纳米结构FET的上外延源极/漏极区域108U的接触件的一种或多种接触材料。在一些实施例中，上源极/漏极接触件112U包括诸如钨、钴、钼、钌等的接触材料。上源极/漏极接触件112U的接触材料可以与(或者可以不与)下源极/漏极接触件112L的接触材料不同。可以选择上源极/漏极接触件112U和下源极/漏极接触件112L的接触材料(例如，相同或不同)以调节到相应源极/漏极区域的接触电阻。

可选地，在上外延源极/漏极区域108U和上源极/漏极接触件112U之间的界面处形成上金属-半导体合金区域110U。上金属-半导体合金区域110U设置在隔离电介质114上。上金属-半导体合金区域110U可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗化物区域等。可以在上源极/漏极接触件112U之前，通过在源极/漏极凹槽94中沉积金属以及然后执行热退火工艺，来形成上金属-半导体合金区域110U。金属可以是能够与上外延源极/漏极区域108U的半导体材料(例如，硅、硅锗、锗等)反应以形成低电阻的金属-半导体合金的任意金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等的沉积工艺来沉积金属。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺，以从源极/漏极凹槽94(诸如从上金属-半导体合金区域110U和隔离电介质114的表面)去除任意残留金属。然后，可以在上金属-半导体合金区域110U的侧壁上形成上源极/漏极接触件112U。源极/漏极凹槽94中的上源极/漏极接触件112U可以设置在源极/漏极凹槽94中的上金属-半导体合金区域110U之间，以使得上源极/漏极接触件112U将上金属-半导体合金区域110U完全分隔开。

在图18A至图18C中，在隔离电介质114、上源极/漏极接触件112U、栅极间隔件90和掩模86(如果存在的话)或伪栅极上方84沉积第一层间电介质(ILD)124。第一ILD 124可以由介电材料形成，可以通过任何合适的方法来沉积第一ILD 124，诸如CVD、等离子体增强化学气相沉积(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它介电材料。

在一些实施例中，在第一ILD 124与隔离电介质114、上源极/漏极接触件112U、栅极间隔件90和掩模86(如果存在的话)或伪栅极84之间形成接触蚀刻停止层(CESL)122。CESL 122可以由相对于第一ILD 124的介电材料具有高蚀刻选择性的介电材料形成，诸如氮化硅、氧化硅、氮氧化硅等，可以通过诸如CVD、ALD等的任何合适的沉积工艺形成CESL122。CESL 122/第一ILD 124设置在上源极/漏极接触件112U上，并且也可以设置在上外延源极/漏极区域108U和/或上金属-半导体合金区域110U上。

在图19中，执行去除工艺以使第一ILD 124的顶表面与栅极间隔件90和掩模86(如果存在的话)或伪栅极84的顶表面齐平。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等。平坦化工艺也可以去除伪栅极84上的掩模86以及栅极间隔件90的沿掩模86的侧壁的部分。在平坦化工艺之后，第一ILD124、栅极间隔件90和掩模86(如果存在的话)或伪栅极84的顶表面是基本上共面的(在工艺变化内)。相应地，掩模86(如果存在的话)或伪栅极84的顶表面通过第一ILD 124暴露。在所示实施例中，在去除工艺之后保留掩模86。在其他实施例中，去除掩模86使得伪栅极84的顶表面通过第一ILD 124暴露。

在图20A至图20C中，在一个或多个蚀刻步骤中去除掩模86(如果存在的话)和伪栅极84，从而使得凹槽126形成在栅极间隔件90之间。也去除伪电介质82的位于凹槽126中的部分。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极84和伪电介质82。例如，蚀刻工艺可以包括使用以比第一ILD 124、内部间隔件98、栅极间隔件90和隔离结构68的材料更快的速率选择性地蚀刻伪栅极84的材料的反应气体的干蚀刻工艺。每个凹槽126暴露半导体纳米结构66的作为所得器件中的沟道区域的部分，和/或置于半导体纳米结构66的作为所得器件中的沟道区域的部分上方。半导体纳米结构66的作为沟道区域的部分设置在邻近的下外延源极/漏极区域108L对之间或设置在邻近的上外延源极/漏极区域108U对之间。在去除期间，当蚀刻伪栅极84时，可以使用伪电介质82作为蚀刻停止层。然后，在去除伪栅极84之后，可以去除伪电介质82。

然后去除伪纳米结构64的剩余部分以在半导体纳米结构66之间的区域中形成开口128。可以通过任何可接受的蚀刻工艺来去除伪纳米结构64的剩余部分，该任何可接受的蚀刻工艺以比半导体纳米结构66、隔离结构68和内部间隔件98的材料更快的速率选择性地蚀刻伪纳米结构64的材料。蚀刻可以是各向同性的。例如，当伪纳米结构64由硅锗形成并且半导体纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等的湿蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小半导体纳米结构66的暴露部分的厚度并且扩展开口128。

在图21A至图21C中，形成栅极电介质132和栅电极134(包括下栅电极134L和上栅电极134U)用于替换栅极。可以将栅极电介质132和栅电极134(包括上栅电极134U和/或下栅电极134L)的每一相应对统称为“栅极结构”。每个栅极结构沿着半导体纳米结构66的沟道区域的三个侧面(例如，顶表面、侧壁和底表面)延伸。栅极结构还可以沿着半导体鳍62的侧壁和/或顶表面延伸。

栅极电介质132包括设置在半导体鳍62的侧壁和/或顶表面上；设置在半导体纳米结构66的沟道区域的顶表面、侧壁和底表面上；设置在内部间隔件98的侧壁上；以及设置在栅极间隔件90的侧壁上的一个或多个栅极介电层。栅极电介质132可以由诸如氧化硅或金属氧化物的氧化物、诸如金属硅酸盐的硅酸盐、它们的组合、它们的多层等形成。另外或可替代地，栅极电介质132可以由高k介电材料(例如，k值大于约7.0的介电材料)形成，诸如铪、铝、锆、镧、锰、钡、钛、铅及它们的组合的金属氧化物或硅酸盐。可以通过分子束沉积(MBD)、ALD、PECVD等形成栅极电介质132的介电材料。尽管示出了单层的栅极电介质132，但是栅极电介质132可以包括任意数量的界面层和任意数量的主层。例如，栅极电介质132可以包括界面层和上面的高k介电层。

下栅电极134L包括设置在栅极电介质132上方并且围绕下半导体纳米结构66L的一个或多个栅电极层。下栅电极134L设置在凹槽126的下部中以及下半导体纳米结构66L之间的开口128中。下栅电极134L可以由诸如钨、钛、氮化钛、钽、氮化钽、碳化钽、铝、钌、钴、它们的组合、它们的多层等的含金属材料形成。下栅电极134L由适于下纳米结构FET的器件类型的材料形成。例如，下栅电极134L可以包括由适于下纳米结构FET的器件类型的功函数调整材料形成的一个或多个功函数调整层。在一些实施例中，下栅电极134L包括n型功函数调整层，其可以由n型功函数调整材料形成，诸如钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等。在一些实施例中，下栅电极134L包括p型功函数调整层，其可以由p型功函数调整材料形成，诸如氮化钛、氮化钽、它们的组合等。另外或可替代地，下栅电极134L可以包括适于下纳米结构FET的器件类型的偶极诱导元素。可接受的偶极诱导元素包括镧、铝、钪、钌、锆、铒、镁、锶及它们的组合。尽管示出了单层的栅电极，但是下栅电极134L可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的胶层和填充材料。

上栅电极134U包括设置在栅极电介质132上方并且围绕上半导体纳米结构66U的一个或多个栅电极层。上栅电极134U设置在凹槽126的上部中以及上半导体纳米结构66U之间的开口128中。上栅电极134U可以由诸如钨、钛、氮化钛、钽、氮化钽、碳化钽、铝、钌、钴、它们的组合、它们的多层等的含金属材料形成。上栅电极134U由适于上纳米结构FET的器件类型的材料形成。例如，上栅电极134U可以包括由适于上纳米结构FET的器件类型的功函数调整材料形成的一个或多个功函数调整层。在一些实施例中，上栅电极134U包括n型功函数调整层，其可以由n型功函数调整材料形成，诸如钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等。在一些实施例中，上栅电极134U包括p型功函数调整层，其可以由p型功函数调整材料形成，诸如氮化钛、氮化钽、它们的组合等。上栅电极134U的功函数调整材料可以不同于下栅电极134L的功函数调整材料。另外或可替代地，上栅电极134U可以包括适于上纳米结构FET的器件类型的偶极诱导元素。可接受的偶极诱导元素包括镧、铝、钪、钌、锆、铒、镁、锶及它们的组合。上栅电极134U的偶极诱导元素可以与下栅电极134L的偶极诱导元素不同。尽管示出了单层的栅电极，但是上栅电极134U可以包括任何数量的功函数调整层、任何数量的阻挡层、任何数量的胶层和填充材料。

在一些实施例中，在下栅电极134L和上栅电极134U之间形成隔离层136。隔离层136作为下栅电极134L和上栅电极134U之间的隔离部件。隔离层136可以由介电材料形成。可接受的介电材料可以包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、它们的组合等等，其可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的沉积工艺来形成。可以使用通过任何可接受的工艺形成的其它介电材料。

作为形成栅极结构的实例，可以在凹槽126和开口128中沉积一个或多个栅极介电层。栅极介电层还可以沉积在第一ILD 124和栅极间隔件90的顶表面上。随后，可以在栅极介电层上以及在开口128和凹槽126的剩余部分中沉积一个或多个下栅电极层。然后可以使下栅电极层凹进。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻等或它们的组合，以使下栅电极层凹进。蚀刻可以是各向同性的，诸如从凹槽126的上部去除下栅电极层，以使得下栅电极层保留在下半导体纳米结构66L之间的开口128中的回蚀刻工艺。在形成隔离层136的实施例中，在下栅电极层上共形地形成介电材料，以及然后使介电材料凹进。可以执行任何可接受的蚀刻工艺，诸如干蚀刻、湿蚀刻等或它们的组合，以使介电材料凹进。随后，可以在介电材料上以及在开口128和凹槽126的剩余部分中沉积一个或多个上栅电极层。执行去除工艺以去除上栅电极层的多余部分，该多余部分位于栅极间隔件90和第一ILD124的顶表面上方，以使得上栅电极层保留在上半导体纳米结构66U之间的开口128中。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。在去除工艺之后，栅极介电层具有保留在凹槽126和开口128中的部分(因此形成栅极电介质132)。在去除工艺之后，下栅电极层具有留在凹槽126的下部和下半导体纳米结构66L之间的开口128中的部分(因此形成下栅电极134L)。在去除工艺之后，上栅电极层具有留在凹槽126的上部和上半导体纳米结构66U之间的开口128中的部分(因此形成上栅电极134U)。在去除工艺之后，介电材料具有留在下栅电极134L和上栅电极134U之间的部分(因此形成隔离层136)。当利用平坦化工艺时，栅极间隔件90、第一ILD 124、栅极电介质132和栅电极134(例如，上栅电极134U)的顶表面是共面的(在工艺变化内)。

在图22A至图22C中，在栅极间隔件90、第一ILD 124和栅电极134(例如，上栅电极134U)上方沉积第二ILD 154。在一些实施例中，第二ILD 154是通过可流动CVD方法形成的可流动膜，其随后被固化。在一些实施例中，第二ILD 154由诸如PSG、BSG、BPSG、USG等的介电材料形成，可以通过诸如CVD、PECVD等的任何合适的方法来沉积第二ILD 154。

在一些实施例中，在第二ILD 154与栅极间隔件90、第一ILD 124以及栅电极134(例如，上栅电极134U)之间形成蚀刻停止层(ESL)152。ESL 152可以包括相对于第二ILD154的介电材料具有高蚀刻选择性的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。

形成穿过第二ILD 154以分别接触上栅电极134U和上源极/漏极接触件112U的上栅极接触件156和上源极/漏极通孔158(在图22C中以虚线示出)。上栅极接触件156可以物理地且电地耦接到上栅电极134U。上源极/漏极通孔158可以物理地且电地耦接到上源极/漏极接触件112U。

作为形成上栅极接触件156和上源极/漏极通孔158的实例，穿过第二ILD 154和ESL 152形成用于上栅极接触件156的开口，并且穿过第二ILD 154、ESL 152、第一ILD 124和CESL 122形成用于上源极/漏极通孔158的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铜、铜合金、银、金、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD 154的顶表面去除多余的材料。剩余的衬垫和导电材料在开口中形成上栅极接触件156和上源极/漏极通孔158。可以在不同的工艺中形成上栅极接触件156和上源极/漏极通孔158，或者可以在相同的工艺中形成上栅极接触件156和上源极/漏极通孔158。尽管示出为形成在相同的截面中，但是应理解，上栅极接触件156和上源极/漏极通孔158中的每一个可以形成在不同的截面中，这可以避免接触件的短路。

如随后更详细描述的，将在衬底50上方形成第一互连结构(例如，前侧互连结构)。然后，一些或全部的衬底50将被去除并且将由第二互连结构(例如，背侧互连结构)替换。因此，有源器件的器件层160形成在前侧互连结构和背侧互连结构之间。前侧互连结构和背侧互连结构每个包括连接到器件层160的器件的导电部件。前侧互连结构的导电部件(例如，互连件)将被连接到上源极/漏极接触件112U和上栅电极134U的前侧，以形成功能电路，诸如逻辑电路、存储电路、图像传感器电路等。背侧互连结构的一些导电部件(例如，互连件)将被连接到下源极/漏极接触件112L和下栅电极134L的背侧以形成功能电路。另外，背侧互连结构的一些导电部件(例如，电源轨)将被连接到下源极/漏极接触件112L的背侧，以向功能电路提供参考电压、电源电压等。

在图23中，在器件层160上，例如在第二ILD 154上方，形成前侧互连结构170。因为前侧互连结构170形成在器件层160的前侧处(例如，衬底50的形成有器件的一侧)，所以将前侧互连结构170称为前侧互连结构。前侧互连结构170包括介电层172和介电层172中的导电部件174的层。

介电层172可以由介电材料形成。可接受的介电材料包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等，可以通过CVD、ALD等形成该可接受的介电材料。介电层172可以由k值低于约3.0的低k介电材料形成。介电层172可以由k值小于约2.5的超低k(ELK)介电材料形成。

导电部件174可以包括导线和导电通孔。导电通孔可以延伸穿过介电层172的相应介电层以提供导线层之间的垂直连接。可以通过镶嵌工艺来形成导电部件174，诸如单镶嵌工艺、双镶嵌工艺等。在双镶嵌工艺中，利用光刻和蚀刻技术来图案化介电层172，以形成对应于导电部件174的期望图案的沟槽和通孔开口。然后可以用导电材料填充沟槽和通孔开口。合适的导电材料包括铜、铝、钨、钴、金、它们的组合等，可以通过电镀等来形成该合适的导电材料。

前侧互连结构170包括任意期望数量的导电部件174的层。导电部件174通过上源极/漏极通孔158、上栅极接触件156和上源极/漏极接触件112U连接到下面器件的部件(例如，上栅电极134U和上外延源极/漏极区域108U)以形成功能电路。因此，导电部件174将器件层160的上纳米结构FET互连。

在形成前侧互连结构170之后，可以将支撑衬底(未单独示出)接合到前侧互连结构170的顶表面。支撑衬底可以是玻璃支撑衬底、陶瓷支撑衬底、半导体衬底(例如，硅衬底)、晶圆(例如，硅晶圆)等，支撑衬底可以通过电介质至电介质接合等接合到前侧互连结构170。支撑衬底可以在后续处理步骤期间以及在完成的器件中提供结构支撑。在将支撑衬底接合到前侧互连结构170之后，翻转中间结构，从而使得器件层160的背侧可以被处理。器件层160的背侧是指与器件层160的前侧(其上形成有前侧互连结构170)相对的一侧。

然后减薄衬底50以去除衬底50的至少一些背侧部分。减薄工艺可以包括机械研磨、化学机械抛光(CMP)、回蚀刻、它们的组合等。在所示实施例中，减薄工艺去除整个衬底50和半导体鳍62的部分。减薄工艺可以停止在停止材料106上。在另一实施例中，减薄工艺仅去除衬底50的部分。

在图24中，去除停止材料106和半导体鳍62的剩余部分以暴露下源极/漏极接触件112L。可以通过蚀刻停止材料106和半导体鳍62来去除停止材料106和半导体鳍62的剩余部分。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。

在图25中，在栅极电介质132、下源极/漏极接触件112L、下外延源极/漏极区域108L和内部间隔件98上方沉积第三ILD 194。在一些实施例中，第三ILD 194是通过可流动CVD方法形成的可流动膜，其随后被固化。在一些实施例中，第三ILD 194由诸如PSG、BSG、BPSG、USG等的介电材料形成，可以通过诸如CVD、PECVD等的任何合适的方法来沉积第三ILD194。

在一些实施例中，在第三ILD 194与栅极电介质132、下源极/漏极接触件112L、下外延源极/漏极区域108L和内部间隔件98之间形成ESL 192。ESL 192可以包括相对于第三ILD 194的介电材料具有高蚀刻选择性的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。

形成穿过第三ILD 194以分别接触下栅电极134L和下源极/漏极接触件112L的下栅极接触件196和下源极/漏极通孔198。下栅极接触件196可以物理地且电地耦接到下栅电极134L。下源极/漏极通孔198可以物理地且电地耦接到下源极/漏极接触件112L。

作为形成下栅极接触件196和下源极/漏极通孔198的实例，穿过第三ILD 194、ESL192和栅极电介质132形成用于下栅极接触件196的开口，并且穿过第三ILD 194和ESL 192形成用于下源极/漏极通孔198的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未单独示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铜、铜合金、银、金、铝、镍等。可以执行诸如CMP的平坦化工艺以从第三ILD 194的底表面去除多余的材料。剩余的衬垫和导电材料在开口中形成下栅极接触件196和下源极/漏极通孔198。可以在不同的工艺中形成下栅极接触件196和下源极/漏极通孔198，或者可以在相同的工艺中形成下栅极接触件196和下源极/漏极通孔198。尽管示出为形成在相同的截面中，但是应理解，下栅极接触件196和下源极/漏极通孔198中的每一个可以形成在不同的截面中，这可以避免接触件的短路。

在图26中，在器件层160上，例如在第三ILD 194上方，形成背侧互连结构200。因为背侧互连结构200形成在器件层160的背侧处，所以将背侧互连结构200称为背侧互连结构。背侧互连结构200包括介电层202和介电层202中的导电部件204的层。

介电层202可以由介电材料形成。可接受的介电材料包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等，可以通过CVD、ALD等形成该可接受的介电材料。介电层202可以由k值低于约3.0的低k介电材料形成。介电层202可以由k值小于约2.5的超低k(ELK)介电材料形成。

导电部件204可以包括导线和导电通孔。导电通孔可以延伸穿过介电层202的相应介电层以提供导线层之间的垂直连接。可以通过镶嵌工艺来形成导电部件204，诸如单镶嵌工艺、双镶嵌工艺等。在双镶嵌工艺中，利用光刻和蚀刻技术来图案化介电层202，以形成对应于导电部件204的期望图案的沟槽和通孔开口。然后可以用导电材料填充沟槽和通孔开口。合适的导电材料包括铜、铝、钨、钴、金、它们的组合等，可以通过电镀等来形成该合适的导电材料。

背面互连结构200包括任何期望数量的导电部件204的层。一些导电部件204通过下源极/漏极通孔198、下栅极接触件196和下源极/漏极接触件112L连接到上面器件的部件(例如，下栅电极134L和下外延源极/漏极区域108L)以形成功能电路。因此，导电部件204互连器件层160的下纳米结构FET。另外，一些导电部件204形成用于器件层160的器件的配电网络。导电部件204中的一些或全部是电源轨204P，电源轨204P是将下外延源极/漏极区域108L电连接到参考电压、电源电压等的导线。通过将电源轨204P放置在器件层160的背侧处而不是器件层160的前侧处，可以实现优势。例如，器件层160的背侧可以容纳比器件层160的前侧更宽的电源轨，从而降低电阻并提高向器件层160的器件的电力输送的效率。例如，导电部件204的宽度可以是前侧互连结构170的第一层级导线(例如，导线174L)的宽度的至少两倍。

图27A至图35是根据一些其他实施例的CFET制造中的中间阶段的视图。在该实施例中，通过单独地处理上晶圆50U和下晶圆50L以分别形成上纳米结构FET和下纳米结构FET，以及然后将上晶圆50U接合到下晶圆50L来形成CFET。图27A、图28A、图29A、图30A、图31A、图32A、图33A和图34A示出了上晶圆50U沿着与图1中的参考截面A-A'类似的截面的截面图。

图27B、图28B、图29B、图30B、图31B、图32B、图33B和图34B示出了下晶圆50L沿着与图1中的参考截面A-A'类似的截面的截面图。图35示出了接合的晶圆沿着与图1中的参考截面A-A'类似的截面的截面图。

在图27A至图27B中，在上晶圆50U和下晶圆50L中形成半导体鳍62和纳米结构64、66。半导体鳍62形成在上晶圆50U和下晶圆50L的相应衬底50中。可以以与图2至图3所描述的类似方式形成半导体鳍62和纳米结构64、66，例如通过在衬底50上方的多层堆叠件中蚀刻沟槽。上晶圆50U包括上伪纳米结构64U和上半导体纳米结构66U。下晶圆50L包括下伪纳米结构64L和下半导体纳米结构66L。在该实施例中，省略了隔离结构68。

然后，在上晶圆50U和下晶圆50L的纳米结构64、66上方形成伪栅极84和伪电介质82。可以以与图5至图6C所描述的类似方式形成伪栅极84和伪电介质82。

然后，在纳米结构64、66上方以及掩模86(如果存在的话)、伪栅极84和伪电介质82的暴露侧壁上形成栅极间隔件90。可以以与图7A至图7C所描述的类似方式形成栅极间隔件90。

在图28A至图28B中，形成源极/漏极凹槽94。上晶圆50U的源极/漏极凹槽94形成在上半导体纳米结构66U和上伪纳米结构64U中。下晶圆50L的源极/漏极凹槽94形成在下半导体纳米结构66L和下伪纳米结构64L中。可以以与图7A至图7C所描述的类似方式形成源极/漏极凹槽94。

然后在伪纳米结构64的侧壁上形成内部间隔件98。上内部间隔件98U形成在上晶圆50U的上伪纳米结构64U的侧壁上。下内部间隔件98L形成在下晶圆50L的下伪纳米结构64L的侧壁上。可以以与图8和图11所描述的类似方式形成内部间隔件98。

在图29A至图29B中，在上晶圆50U和下晶圆50L的源极/漏极凹槽94中形成停止材料106。可以以与图12所描述的类似方式形成停止材料106。

然后，在源极/漏极凹槽94中和停止材料106上形成外延源极/漏极区域108。在上晶圆50U的源极/漏极凹槽94中形成上外延源极/漏极区域108U。在下晶圆50L的源极/漏极凹槽94中形成下外延源极/漏极区域108L。可以以与图13A至图13C和图16所描述的类似方式形成外延源极/漏极区域108。

在图30A至图30B中，在源极/漏极凹槽94中和停止材料106上并且邻近外延源极/漏极区域108形成源极/漏极接触件112。在上晶圆50U的源极/漏极凹槽94中形成上源极/漏极接触件112U。在下晶圆50L的源极/漏极凹槽94中形成下源极/漏极接触件112L。可以以与图14和图17A至图17C所描述的类似方式形成源极/漏极接触件112。

可选地，在外延源极/漏极区域108与源极/漏极接触件112之间的界面处形成金属-半导体合金区域110。在上晶圆50U的上外延源极/漏极区域108U与上源极/漏极接触件112U之间的界面处形成上金属-半导体合金区域110U。在下晶圆50L的下外延源极/漏极区域108L与下源极/漏极接触件112L之间的界面处形成下金属-半导体合金区域110L。可以以与图14和图17A至图17C所描述的类似方式形成金属-半导体合金区域110。

在上晶圆50U和下晶圆50L的源极/漏极接触件112和外延源极/漏极区域108上方沉积第一ILD 124。在一些实施例中，在第一ILD 124与源极/漏极接触件112和外延源极/漏极区域108之间形成CESL 122。可以以与图18A至图18C所描述的类似方式形成第一ILD 124和CESL 122。可以以与图19所描述的类似方式执行去除工艺，以使第一ILD 124的顶表面与栅极间隔件90和掩模86(如果存在的话)或伪栅极84的顶表面齐平。

在图31A至图31B中，去除掩模86(如果存在的话)、伪栅极84和伪电介质82。然后去除伪纳米结构64的剩余部分。可以以与图20A至图20C所描述的类似方式来执行去除工艺。然后形成栅极电介质132和栅电极134用于替换栅极。在上晶圆50U的栅极电介质132上方形成上栅电极134U。在下晶圆50L的栅极电介质132上方形成下栅电极134L。可以以与图21A至图21C所描述的类似方式形成相应的栅电极134。

在图32A至图32B中，在上晶圆50U的栅极间隔件90、第一ILD 124和上栅电极134U上方沉积第二ILD 154。在一些实施例中，在第二ILD 154与上晶圆50U的栅极间隔件90、第一ILD 124以及上栅电极134U之间形成ESL 152。可以以与图22A至图22C所描述的类似方式形成第二ILD 154和ESL 152。形成穿过第二ILD 154以分别接触上晶圆50U的上栅电极134U和上源极/漏极接触件112U的上栅极接触件156和上源极/漏极通孔158。可以以与图22A至图22C所描述的类似方式形成上栅极接触件156和上源极/漏极通孔158。然后在第二ILD154上形成前侧互连结构170。可以以与图23所描述的类似方式形成前侧互连结构170。

在下晶圆50L的栅极间隔件90、第一ILD 124和下栅电极134L上方沉积第三ILD194。在一些实施例中，在第三ILD 194与下晶圆50L的栅极间隔件90、第一ILD 124以及下栅电极134L之间形成ESL 192。可以以与图25所描述的类似方式形成第三ILD 194和ESL 192。形成穿过第三ILD 194以分别接触下晶圆50L的下栅电极134L和下源极/漏极接触件112L的下栅极接触件196和下源极/漏极通孔198。可以以与图25所描述的类似方式形成下栅极接触件196和下源极/漏极通孔198。然后在第三ILD 194上形成背侧互连结构200。可以以与图26所描述的类似方式形成背侧互连结构200。

减薄上晶圆50U和下晶圆50L的衬底50，以去除衬底50的至少一些背侧部分。减薄工艺可以停止在停止材料106上。可以以与图23所描述的类似方式来执行减薄工艺。

在图33A至图33B中，去除停止材料106和半导体鳍62的剩余部分，以分别暴露上晶圆50U和下晶圆50L的上源极/漏极接触件112U和下源极/漏极接触件112L。可以以与图24所描述的类似方式来执行去除工艺。

在图34A至图34B中，在通过去除停止材料106和半导体鳍62的剩余部分而暴露的栅极电介质132、源极/漏极接触件112、外延源极/漏极区域108和内部间隔件98上方形成接合层210。形成上接合层210U用于上晶圆50U。形成下接合层210L用于下晶圆50L。在一些实施例中，接合层210由通过CVD、ALD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)形成。接合层210同样可以包括使用例如CVD、ALD、热氧化等形成的氧化物层。其他合适的材料可以用于接合层210。

在图35中，将上晶圆50U接合至下晶圆50L。可以使用诸如电介质至电介质接合等合适的技术来接合晶圆。具体地，上晶圆50U的上接合层210U接合至下晶圆50L的下接合层210L。可以对一个或多个接合层210执行表面处理。表面处理可以包括等离子体处理。可以在真空环境中执行等离子体处理。在等离子体处理之后，表面处理还可以包括对一个或多个接合层210执行清洁工艺(例如，用去离子水等冲洗)。然后将上晶圆50U与下晶圆50L对准，并且将两者彼此压靠以开始上接合层210U至下接合层210L的预接合。可以在大约室温下执行预接合。在预接合之后，可以执行退火工艺。通过退火工艺来增强接合。接合结构包括CFET，CFET包括下晶圆50L的下纳米结构FET和上晶圆50U的上纳米结构FET。

实施例可以实现优势。下源极/漏极接触件112L和上源极/漏极接触件112U占据源极/漏极凹槽94的否则将被外延源极/漏极区域(由掺杂半导体材料形成)占据的部分。因此，下源极/漏极接触件112L和上源极/漏极接触件112U具有较大的体积。下源极/漏极接触件112L和上源极/漏极接触件112U由具有比掺杂半导体材料更小的电阻的金属形成。由具有更大体积的金属形成的下源极/漏极接触件112L和上源极/漏极接触件112U可以减小纳米结构FET的寄生电阻，这可以改进它们的性能。

在实施例中，一种器件包括：第一半导体纳米结构；第二半导体纳米结构，与第一半导体纳米结构相邻；第一源极/漏极区域，位于第一半导体纳米结构的第一侧壁上；第二源极/漏极区域，位于第二半导体纳米结构的第二侧壁上，第二源极/漏极区域与第一源极/漏极区域完全分隔开；以及源极/漏极接触件，位于第一源极/漏极区域和第二源极/漏极区域之间。在一些实施例中，该器件还包括：第一金属-半导体合金区域，位于第一源极/漏极区域和源极/漏极接触件之间；以及第二金属-半导体合金区域，位于第二源极/漏极区域和源极/漏极接触件之间，第二金属-半导体合金区域与第一金属-半导体合金区域完全分隔开。在该器件的一些实施例中，第一源极/漏极区域和第二源极/漏极区域每个均具有在10²¹原子/cm³和10²²原子/cm³范围内的掺杂物浓度。在一些实施例中，该器件还包括：介电层，位于源极/漏极接触件、第一源极/漏极区域和第二源极/漏极区域的顶表面上。在一些实施例中，该器件还包括：源极/漏极通孔，延伸穿过介电层以接触源极/漏极接触件。在该器件的一些实施例中，第一源极/漏极区域和第二源极/漏极区域是p型源极/漏极区域，并且源极/漏极接触件包括钨、钴、钼或钌。在该器件的一些实施例中，第一源极/漏极区域和第二源极/漏极区域是n型源极/漏极区域，并且源极/漏极接触件包括钨、钴、钼或钌。

在实施例中，一种器件包括：下晶体管，下晶体管包括：下半导体纳米结构；下源极/漏极区域，与下半导体纳米结构相邻；和下源极/漏极接触件，与下源极/漏极区域相邻；上晶体管，位于下晶体管之上，上晶体管包括：上半导体纳米结构；上源极/漏极区域，与上半导体纳米结构相邻；和上源极/漏极接触件，与上源极/漏极区域相邻；以及隔离电介质，位于下源极/漏极接触件和上源极/漏极接触件之间。在该器件的一些实施例中，下源极/漏极接触件包括第一接触材料，上源极/漏极接触件包括第二接触材料，并且第二接触材料不同于第一接触材料。在该器件的一些实施例中，第一接触材料是钨、钴、钼或钌，并且第二接触材料是钨、钴、钼或钌。在该器件的一些实施例中，下源极/漏极接触件包括接触材料，并且上源极/漏极接触件包括该接触材料。在一些实施例中，该器件还包括：位于下半导体纳米结构和上半导体纳米结构之间的隔离结构。在该器件的一些实施例中，下晶体管还包括围绕下半导体纳米结构的下栅电极，并且上晶体管还包括围绕上半导体纳米结构的上栅电极。在一些实施例中，该器件还包括：下源极/漏极通孔，与下源极/漏极接触件的背侧接触；以及上源极/漏极通孔，与上源极/漏极接触件的前侧接触。

在实施例中，一种方法包括：在第一半导体纳米结构中形成凹槽；在凹槽中形成停止材料；在停止材料上和凹槽中生长第一外延源极/漏极区域，第一外延源极/漏极区域设置在第一半导体纳米结构的侧壁上；在停止材料上和凹槽中形成第一源极/漏极接触件，第一源极/漏极接触件设置在第一外延源极/漏极区域的侧壁上；以及在第一源极/漏极接触件上形成隔离电介质。在该方法的一些实施例中，在邻接生长在凹槽中合并在一起之前，停止第一外延源极/漏极区域的生长。在一些实施例中，该方法还包括：在第二半导体纳米结构中形成凹槽；以及在第二半导体纳米结构的侧壁上形成伪间隔件，在生长第一外延源极/漏极区域时，伪间隔件掩蔽第二半导体纳米结构的侧壁。在一些实施例中，该方法还包括：在第二半导体纳米结构中形成凹槽；在隔离介质上和凹槽中生长第二外延源极/漏极区域，第二外延源极/漏极区域设置在第二半导体纳米结构的侧壁上；在隔离介质上和凹槽中形成第二源极/漏极接触件，第二源极/漏极接触件设置在第二外延源极/漏极区域的侧壁上；以及在第二源极/漏极接触件上形成层间电介质。在该方法的一些实施例中，第一源极/漏极接触件由第一接触材料形成，第二源极/漏极接触件由第二接触材料形成，并且第二接触材料不同于第一接触材料。在该方法的一些实施例中，第一源极/漏极接触件由接触材料形成，并且第二源极/漏极接触件由该接触材料形成。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：

第一半导体纳米结构；

第二半导体纳米结构，与所述第一半导体纳米结构相邻；

第一源极/漏极区域，位于所述第一半导体纳米结构的第一侧壁上；

第二源极/漏极区域，位于所述第二半导体纳米结构的第二侧壁上，所述第二源极/漏极区域与所述第一源极/漏极区域完全分隔开；以及

源极/漏极接触件，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间。

2.根据权利要求1所述的半导体器件，还包括：

第一金属-半导体合金区域，位于所述第一源极/漏极区域和所述源极/漏极接触件之间；以及

第二金属-半导体合金区域，位于所述第二源极/漏极区域和所述源极/漏极接触件之间，所述第二金属-半导体合金区域与所述第一金属-半导体合金区域完全分隔开。

3.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域每个均具有在10²¹原子/cm³和10²²原子/cm³范围内的掺杂物浓度。

4.根据权利要求1所述的半导体器件，还包括：

介电层，位于所述源极/漏极接触件、所述第一源极/漏极区域和所述第二源极/漏极区域的顶表面上。

5.根据权利要求4所述的半导体器件，还包括：

源极/漏极通孔，延伸穿过所述介电层以接触所述源极/漏极接触件。

6.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域是p型源极/漏极区域，并且所述源极/漏极接触件包括钨、钴、钼或钌。

7.根据权利要求1所述的半导体器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域是n型源极/漏极区域，并且所述源极/漏极接触件包括钨、钴、钼或钌。

8.一种半导体器件，包括：

下晶体管，所述下晶体管包括：

下半导体纳米结构；

下源极/漏极区域，与所述下半导体纳米结构相邻；和

下源极/漏极接触件，与所述下源极/漏极区域相邻；

上晶体管，位于所述下晶体管之上，所述上晶体管包括：

上半导体纳米结构；

上源极/漏极区域，与所述上半导体纳米结构相邻；和

上源极/漏极接触件，与所述上源极/漏极区域相邻；以及

隔离电介质，位于所述下源极/漏极接触件和所述上源极/漏极接触件之间。

9.根据权利要求8所述的半导体器件，其中，所述下源极/漏极接触件包括第一接触材料，所述上源极/漏极接触件包括第二接触材料，并且所述第二接触材料不同于所述第一接触材料。

10.一种形成半导体器件的方法，包括：

在第一半导体纳米结构中形成凹槽；

在所述凹槽中形成停止材料；

在所述停止材料上和所述凹槽中生长第一外延源极/漏极区域，所述第一外延源极/漏极区域设置在所述第一半导体纳米结构的侧壁上；

在所述停止材料上和所述凹槽中形成第一源极/漏极接触件，所述第一源极/漏极接触件设置在所述第一外延源极/漏极区域的侧壁上；以及

在所述第一源极/漏极接触件上形成隔离电介质。