CN118038926A - 电压校准装置及方法、存储器和存储系统 - Google Patents

电压校准装置及方法、存储器和存储系统 Download PDF

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CN118038926A CN202211387534.5A CN202211387534A CN118038926A CN 118038926 A CN118038926 A CN 118038926A CN 202211387534 A CN202211387534 A CN 202211387534A CN 118038926 A CN118038926 A CN 118038926A
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Abstract

本公开实施例提供一种电压校准装置及方法、存储器和存储系统，所述电压校准装置包括：命令解码电路，用于根据存储控制器发出的第一外部命令，输出掉电模式启用信号，以及存储控制器发出的第二外部命令输出掉电模式退出信号；电压生成电路，用于产生第一参考电压和第二参考电压；校准控制电路，连接电压生成电路和命令解码电路；在接收到掉电模式启用信号后，校准控制电路用于比较外部提供的供电电压和第二参考电压，以在供电电压达到额定电压之后，且接收到掉电模式退出信号之前，输出校准触发信号；电压校准电路，连接校准控制电路；电压校准电路用于根据校准触发信号，对第一参考电压进行校准操作。

Description

电压校准装置及方法、存储器和存储系统
技术领域
本公开涉及半导体技术领域，涉及但不限于一种电压校准装置及方法、存储器和存储系统。
背景技术
随着当今科学技术的不断发展，半导体存储装置的密度不断增加。高数据可靠性、高存取速度成为了半导体存储器发展的重要趋势。其中，动态随机存取存储器(DynamicRandom Access Memory，DRAM)是一种易失性存储器，其通过存储单元电容器中积累的电荷作为物理信号来存储信息。
由于动态随机存取存储器可能具有不执行操作的时间段，因此可以具有掉电模式以减小功耗。例如，在不输入和不输出数据的时段内，存储器件可以进入掉电模式，从而不对特定的功能块以外的存储块执行各项操作。在退出掉电模式后，动态随机存储器需要对参考电压进行精确校准，其对于存储系统的正常工作起着十分重要的作用。然而，在上电后参考电压校准的过程中，动态随机存储器有可能接收到用户命令而产生逻辑错误，从而导致后续命令失效等问题。
发明内容
有鉴于此，本公开实施例提供了一种电压校准装置、电压校准方法、存储器和存储系统。
第一方面，本公开实施例提供了一种电压校准装置，包括：
命令解码电路，用于根据存储控制器发出的第一外部命令，输出掉电模式启用信号，以及根据所述存储控制器发出的第二外部命令输出掉电模式退出信号；电压生成电路，用于产生第一参考电压和第二参考电压；校准控制电路，连接所述电压生成电路和所述命令解码电路；在接收到所述掉电模式启用信号后，所述校准控制电路用于比较外部提供的供电电压和所述第二参考电压，以在所述供电电压达到额定电压之后，且接收到所述掉电模式退出信号之前，输出校准触发信号；电压校准电路，连接所述校准控制电路；所述电压校准电路用于根据所述校准触发信号，对所述第一参考电压进行校准操作。
在一些实施例中，在所述命令解码电路接收到所述第一外部命令之后，所述存储控制器用于将所述供电电压由第一电压降低至第二电压；所述第一电压高于所述第二参考电压，所述第二电压低于所述第二参考电压；在所述命令解码电路接收到所述第二外部命令之前，所述存储控制器用于将所述供电电压由所述第二电压升高至所述第一电压。
在一些实施例中，所述校准控制电路包括：预触发单元，连接所述电压生成电路；所述预触发单元用于在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号；第一延迟单元，连接所述预触发单元；所述第一延迟单元用于延迟所述预触发信号，以在所述供电电压上升至所述第一电压之后，且在接收到所述掉电模式退出信号之前，输出所述校准触发信号。
在一些实施例中，所述预触发单元包括：比较器，所述比较器的输入端连接所述电压生成电路；所述比较器用于比较所述供电电压与所述第二参考电压，以输出比较信号；在所述供电电压大于所述第二参考电压的情况下，所述比较信号为低电平；在所述供电电压小于或等于所述第二参考电压的情况下，所述比较信号为高电平；反相器，所述反相器的输入端连接所述比较器的输出端；所述反相器用于输出与所述比较信号反相的反相信号；第二延迟单元，所述第二延迟单元的输入端连接所述反相器的输出端；所述第二延迟单元用于延迟所述反相信号，以输出延迟信号；或非门，所述或非门的第一输入端连接所述比较器的输出端；所述或非门的第二输入端连接所述第二延迟单元的输出端；所述或非门用于根据所述比较信号和所述延迟信号，输出预触发信号；其中，所述第二延迟单元的延迟时长用于确定所述预触发信号的脉冲宽度。
在一些实施例中，所述命令解码电路还用于根据存储控制器发出的第三外部命令，输出模式寄存器写命令；所述电压生成电路还用于根据所述模式寄存器写命令，调整所述第一参考电压。
在一些实施例中，所述电压校准装置还包括：控制逻辑电路，连接所述校准控制电路和所述电压生成电路；所述控制逻辑电路用于在接收到所述校准触发信号的情况下，增大所述电压生成电路输出的所述第一参考电压对应的工作电流。
第二方面，本公开实施例提供了一种电压校准方法，包括：产生第一参考电压和第二参考电压；根据存储控制器发出的第一外部命令，输出掉电模式启用信号；根据所述掉电模式启用信号，比较外部提供的供电电压和所述第二参考电压；基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号；根据所述校准触发信号，对所述第一参考电压进行校准操作；根据存储控制器发出的第二外部命令，输出掉电模式退出信号；其中，输出所述校准触发信号的时刻在所述供电电压达到额定电压之后，且在输出所述掉电模式退出信号之前。
在一些实施例中，所述方法还包括：在所述存储控制器发出所述第一外部命令之后，所述存储控制器将所述供电电压由第一电压降低至第二电压；所述第一电压高于所述第二参考电压，所述第二电压低于所述第二参考电压；在所述存储控制器发出所述第二外部命令之前，所述存储控制器将所述供电电压由所述第二电压升高至所述第一电压。
在一些实施例中，所述比较所述供电电压和所述第二参考电压，基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号，包括：在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号；延迟所述预触发信号，以在所述供电电压上升至所述第一电压之后，且在输出所述掉电模式退出信号之前，输出所述校准触发信号。
在一些实施例中，所述在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号，包括：比较所述供电电压与所述第二参考电压，以输出比较信号；在所述供电电压大于所述第二参考电压的情况下，所述比较信号为低电平；在所述供电电压小于或等于所述第二参考电压的情况下，所述比较信号为高电平；输出与所述比较信号反相的反相信号；延迟所述反相信号，以输出延迟信号；对所述比较信号和所述延迟信号进行或非运算，以输出预触发信号；其中，所述延迟信号的延迟时长用于确定所述预触发信号的脉冲宽度。
在一些实施例中，所述方法还包括：根据所述校准触发信号，增大所述第一参考电压对应的工作电流。
第三方面，本公开实施例提供了一种存储器，包括：外围电路，包括上述实施例中任一所述的电压校准装置；存储单元阵列，连接所述外围电路。
第四方面，本公开实施例提供了一种存储系统，包括：存储器，包括上述实施例中任一所述的电压校准装置；存储控制器。
在本公开实施例提供的电压校准装置中，命令解码器根据外部命令输出掉电模式启用信号和退出信号，校准控制电路在接收到掉电模式启用信号的情况下，比较供电电压和第二参考电压，以在供电电压达到额定电压之后，且接收到掉电模式退出信号之前，输出校准触发信号。如此，通过控制校准触发信号的输出时刻，电压校准电路可以在存储器退出掉电模式之前，完成第一参考电压的校准操作，从而在退出掉电模式之后，减少因存储器接收到用户命令而造成的逻辑错误。
附图说明
图1a和图1b为本公开实施例提供的一种供电电源上电过程的示意图；
图2为本公开实施例提供的一种电压校准装置的示意图；
图3为本公开实施例提供的另一种电压校准装置的示意图；
图4为本公开实施例提供的一种校准控制电路的工作时序图；
图5为本公开实施例提供的一种电压校准方法的步骤流程图；
图6为本公开实施例提供的一种存储器的示意图；
图7为本公开实施例提供的一种存储系统的示意图。
具体实施方式
为了便于理解本公开，下面将参照相关附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
在一些实施例中，动态随机存取存储器芯片有多个工作在不同电压的供电电源。在存储器的上电过程中这些电源一般需要几个或十几个毫秒来爬升并稳定在指定电压，如图1所示是第五代低功耗内存标准(Low Power Double Data Rate 5，LPDDR5)中的4个不同供电电源VDD1、VDD2H、VDD2L、VDDQ的上电过程示意图。其中，图1a和图1b分别示出了单轨(Single Rail)供电和双轨(Dual Rail)供电下上述各电压的爬升曲线，可以理解的是，单轨和双轨的上述各电压都需要在最多20ms的时间内爬升完毕，达到各自的额定电压值。主电源供电电压VDDQ是动态随机存取存储器中的一组比较特殊的供电，在芯片掉电模式期间可以关闭VDDQ从而节省能耗，但在退出掉电模式前要使得VDDQ恢复至正常供电的额定电压值。在一些实施例中，VDDQ可以在掉电期间，且满足tCKELCK的条件下被关闭。其中tCKELCK为时钟使能信号(Clock Enables，CKE)输入为低后有效时钟信号所需时间，tCKELCK的最大值取5ns和5个时钟周期中的较大值。而在退出掉电模式前，VDDQ的电压值必须在其工作范围内。
在一些实施例中，参考电源电压可以跟随主电源供电电压VDDQ，在一些实施例中，参考电源电压可以为VDDQ/2。其中，参考电源电压又分为Vref-CA和Vref-DQ，Vref-CA为控制、命令和地址提供参考电压，而Vref-DQ则为数据提供参考电压。由于VDDQ在掉电模式期间被关闭了，芯片内部由VDDQ产生的命令总线供电电压Vref-CA也同时掉电，当退出掉电模式后VDDQ重新开始工作，此时Vref-CA就需要重新进行自校准。
在一些实施例中，DRAM芯片中将退出掉电模式作为标识来触发Vref-CA的自校准操作。在Vref-CA的自校准过程中，电压生成电路会增大Vref-CA的工作电流，即开启大电流工作模式，以加速自校准过程。而在自校准结束后，电压生成电路则会恢复Vref-CA的工作电流，即Vref-CA回到普通供电模式。
在一些实施例中，存储器在退出掉电模式后的tXP时间内不允许执行新的用户命令，之后可以正常工作。其中tXP为退出掉电模式直至下一个有效命令之间的延迟时间，tXP的最大值取7ns和3个时钟周期中的较大值。由于tXP时间较短，而Vref-CA的自校准一般需要几百纳秒的时间，故在经过tXP时间后，Vref-CA的自校准可能还未结束。此时若在电压生成电路正在切换Vref-CA工作电流模式的过程中，用户发起模式寄存器写命令(ModeRegister Write，MRW)命令对Vref-CA电压进行调节，很大概率会造成逻辑错误，造成Vref-CA供电问题，后续接收的命令可能失效。可以理解的是，退出掉电模式即标志着Vref-CA自校准的开始，而在经过tXP时间后，外部命令在自校准过程中任何时刻都有可能发生，故很难通过修正Vref-CA的控制电路来解决这一问题。
第一方面，如图2所示，本公开实施例提供了一种电压校准装置100，包括：命令解码电路110，用于根据存储控制器发出的第一外部命令，输出掉电模式启用信号，以及根据所述存储控制器发出的第二外部命令输出掉电模式退出信号；电压生成电路120，用于产生第一参考电压和第二参考电压；校准控制电路130，连接所述电压生成电路120和所述命令解码电路110；在接收到所述掉电模式启用信号的情况下，所述校准控制电路130用于比较外部提供的供电电压和所述第二参考电压，以在所述供电电压达到额定电压之后，且接收到所述掉电模式退出信号之前，输出校准触发信号TrigCal；电压校准电路140，连接所述校准控制电路130；所述电压校准电路140用于根据所述校准触发信号TrigCal，对所述第一参考电压进行校准操作。
应当理解的是，图中为了使得各个电路和单元均能被清晰示出，可能造成各电路和单元的尺寸比例、位置关系与实际结构不符，且附图中未示出存储控制器。图中示出的“外部命令”包括但不限于第一外部命令和第二外部命令。
在本公开实施例中，命令解码电路110的4位输入引脚可以连接至存储控制器，而根据这4个引脚的高低电平组合，可以请求不同的命令。这4位输入引脚包括：片选(ChipSelects，CS)、行地址选通(Row Address Strobe，RAS)、列地址选通(Column AddressStrobe，CAS)、写使能(Write Enable)，这些输入引脚的信号可以为低电平有效，且这4个输入允许将多达16个命令内置到存储器中。在一些实施例中，上述命令包括但不限于激活、预充电、读、写、刷新等。命令解码器110可以根据第一外部命令，输出掉电模式启用信号，且存储控制器会在发出第一外部命令之后关闭VDDQ，以降低存储器的功耗；命令解码器110还可以根据第二外部命令，输出掉电模式退出信号，从而恢复存储器的正常工作，且存储控制器重新开启VDDQ的时刻，在发出第二外部命令之前。值得注意的是，可以在VDDQ爬升完成并恢复至正常工作电压之后，命令解码器110才输出掉电模式退出信号。
电压生成电路120用于产生存储器中特定电平的内部电压，电压生成电路120输出的电压包括但不限于第一参考电压和第二参考电压。供电电压VDDQ则直接由存储器外部提供，示例性地，可以通过连接至外部电源的引脚，直接为存储器内部的各个电路及器件提供供电电压VDDQ。其中，第一参考电压可以是Vref-CA，第二参考电压可以用Vref表示。值得注意的是，这里的第二参考电压Vref仅用于与供电电压VDDQ进行比较，电压生成电路120可以根据存储器的实际工作要求，调节第二参考电压Vref的大小，但第二参考电压Vref与第一参考电压Vref-CA之间可以不具有对应关系。
校准控制电路130可以连接电压生成电路120和命令解码电路110。当校准控制电路130接收到掉电模式启用信号的情况下，校准控制电路130可以比较供电电压VDDQ和第二参考电压Vref，以在接收到掉电模式退出信号之前，输出校准触发信号TrigCal。示例性地，校准控制电路130中可以具有比较器(Comparator)，以根据VDDQ和Vref的电压值，输出比较信号，并利用二者的比较信号，输出校准触发信号TrigCal。具体地，Vref可以小于VDDQ正常工作时的电压值，且大于VDDQ在掉电模式下的电压值。在VDDQ爬升至大于或等于Vref的情况下，比较器输出的比较信号的电平发生变化，由此，再对比较信号进行一定的延迟，从而生成校准触发信号TrigCal，并保证校准触发信号TrigCal在VDDQ爬升至额定电压之后，并在掉电模式退出之前输出。
电压校准电路140连接校准控制电路130。在电压校准电路140接收到校准触发信号TrigCal的情况下，可以触发对第一参考电压Vref-CA的自校准操作。这里的电压校准电路可以包括多个上拉电阻器和下拉电阻器，并通过改变接入电路的阻值，完成第一参考电压Vref-CA的自校准操作。在一些实施例中，Vref-CA自校准过程的时长为纳秒级。
如此，校准控制电路130在接收到掉电模式启用信号的情况下，比较供电电压VDDQ和第二参考电压Vref，以在VDDQ爬升完成后输出校准触发信号TrigCal。由于VDDQ从爬升到稳定是毫秒级的，且命令解码电路110发出掉电模式退出信号在VDDQ达到额定电压并稳定之后。也就是说，VDDQ爬升到额定工作电压直至稳定的这段时间内，足够完成几百纳秒的Vref-CA自校准过程。可以理解的是，通过调整校准控制电路130的延迟大小，可以控制校准触发信号TrigCal的输出时刻，从而使得电压校准电路140在存储器退出掉电模式之前，完成第一参考电压Vref-CA的校准操作，进而在退出掉电模式之后，减少因存储器接收到用户命令而造成的逻辑错误。可以理解的是，在电压校准装置100中，电压校准相关步骤的先后顺序为：VDDQ爬升至额定电压、输出校准触发信号TrigCal、第一参考电压Vref-CA完成校准、退出掉电模式。
在一些实施例中，在所述命令解码电路接收到所述第一外部命令之后，所述存储控制器用于将所述供电电压VDDQ由第一电压降低至第二电压；所述第一电压高于所述第二参考电压Vref，所述第二电压低于所述第二参考电压；
在所述命令解码电路接收到所述第二外部命令之前，所述存储控制器用于将所述供电电压VDDQ由所述第二电压升高至所述第一电压。
在本公开实施例中，在命令解码电路接收到第一外部命令之后，存储控制器可以将存储器与外部电源断开，故供电电压VDDQ从第一电压下降至第二电压，这里的第一电压可以是VDDQ的额定工作电压，第二电压则可以为接地电压。而在命令解码电路接收到第二外部命令之前，存储控制器会将存储器与外部电源重新连接，故供电电压VDDQ从第二电压开始爬升，并恢复至第一电压。也就是说，在供电电压VDDQ恢复至第一电压并保持稳定之后，存储控制器才发出第二外部命令。在一些实施例中，存储器内部时钟信号的频率升高时，代表着存储器将要退出掉电模式，即命令解码电路可能会发出掉电模式退出信号。
在一些实施例中，如图3所示，所述校准控制电路130包括：预触发单元131，连接所述电压生成电路120；所述预触发单元131用于在所述供电电压VDDQ由所述第二电压上升至大于或等于所述第二参考电压Vref时，输出预触发信号PreTrig；第一延迟单元132，连接所述预触发单元131；所述第一延迟单元132用于延迟所述预触发信号PreTrig，以在所述供电电压VDDQ上升至所述第一电压之后，且在接收到所述掉电模式退出信号之前，输出所述校准触发信号TrigCal。
在本公开实施例中，校准控制电路130可以包括预触发单元131和第一延迟单元132。其中，预触发单元131中可以具有比较器，以在接收到掉电模式启用信号的情况下，比较供电电压VDDQ和第二参考电压Vref，并输出比较信号。当VDDQ由第二电压上升至大于或等于第二参考电压Vref时，预触发单元131可以根据比较信号输出预触发信号PreTrig。第一延迟单元132可以延迟预触发信号PreTrig，以在供电电压VDDQ上升至第一电压之后，且在接收到掉电模式退出信号之前，输出校准触发信号TrigCal。也就是说，通过调整第一延迟单元132的延迟时长，可以控制输出校准触发信号TrigCal的时刻，以确保第一参考电压Vref-CA在退出掉电模式之前完成校准，从而减少存储器发生逻辑错误的可能性。
在一些实施例中，如图3所示，所述预触发单元131包括：比较器133，所述比较器133的输入端连接所述电压生成电路120；所述比较器133用于比较所述供电电压VDDQ与所述第二参考电压Vref，以输出比较信号CompOut；在所述供电电压VDDQ大于所述第二参考电压Vref的情况下，所述比较信号CompOut为低电平；在所述供电电压VDDQ小于或等于所述第二参考电压Vref的情况下，所述比较信号CompOut为高电平；反相器134，所述反相器134的输入端连接所述比较器133的输出端；所述反相器134用于输出与所述比较信号反相的反相信号；第二延迟单元135，所述第二延迟单元135的输入端连接所述反相器134的输出端；所述第二延迟单元135用于延迟所述反相信号，以输出延迟信号CompDelay；或非门136，所述或非门136的第一输入端连接所述比较器133的输出端；所述或非门136的第二输入端连接所述第二延迟单元135的输出端；所述或非门136用于根据所述比较信号CompOut和所述延迟信号CompDelay，输出预触发信号PreTrig；其中，所述第二延迟单元135的延迟时长用于确定所述预触发信号PreTrig的脉冲宽度。
在本公开实施例中，预触发单元131可以包括比较器133、反相器134、第二延迟单元135和或非门136。下面参考图4示出的校准控制电路的工作时序图进行说明。
在接收到掉电模式启用信号的情况下，比较器133输出供电电压VDDQ与第二参考电压Vref的比较结果以作为比较信号CompOut，其中，供电电压VDDQ大于第二参考电压Vref时比较信号CompOut为低电平，供电电压VDDQ小于或等于第二参考电压Vref时比较信号CompOut为高电平。在时钟频率升高的情况下，供电电压VDDQ开始爬升，当供电电压VDDQ由第二电压V2爬升至大于Vref时，比较信号CompOut由高电平转变为低电平，此时反相器134输出的反相信号则由低电平转变为高电平。第二延迟单元135可以延迟反相信号，因此在比较信号CompOut由高电平转变为低电平后的一段时间内，延迟信号CompDelay依旧保持低电平，故或非门136的输出为高电平，即输出预触发信号PreTrig。可以理解的是，这里第二延迟单元135的延迟时长用于确定预触发信号PreTrig的脉冲宽度。
进一步地，预触发信号PreTrig通过第一延迟单元132的延迟作用，使得校准触发信号TrigCal的上升沿位于供电电压VDDQ爬升至第一电压V1之后，如此，通过调整第一延迟单元132的延迟时长，可以控制输出校准触发信号TrigCal的时刻，以确保第一参考电压Vref-CA在退出掉电模式之前完成校准，从而减少存储器发生逻辑错误的可能性。在一些实施例中，可以根据供电电压VDDQ的爬升速率来调整第一延迟单元132的延迟时长，示例性地，供电电压VDDQ爬升速率越缓，第一延迟单元132的延迟时长就应该越大，以保证供电电压VDDQ爬升完成后才输出校准触发信号TrigCal。
在一些实施例中，所述命令解码电路110还用于根据存储控制器发出的第三外部命令，输出模式寄存器写命令；所述电压生成电路120还用于根据所述模式寄存器写命令，调整所述第一参考电压。
在本公开实施例中，电压生成电路120可以连接至命令解码器110，在退出掉电模式之后，命令解码器110可以根据存储控制器发出的第三外部命令，输出模式寄存器写命令，即用户可以通过存储控制器，对存储器中的模式寄存器进行配置，以执行后续的命令总线训练(Command Bus Training，CBT)等操作，模式寄存器写命令会对第一参考电压Vref-CA进行调节。在一些实施例中，第一参考电压Vref-CA的自校准在退出掉电模式之后，也就是说，在第一参考电压Vref-CA的自校准过程中，模式寄存器写命令可能会对第一参考电压Vref-CA进行调节，从而引起逻辑错误，导致Vref-CA的供电问题，因此后续接收到的命令可能失效。可以理解的是，本公开实施例提供的电压校准装置100中，校准控制电路130可以比较供电电压VDDQ和第二参考电压Vref，以在接收到掉电模式退出信号之前，输出校准触发信号TrigCal，从而在退出掉电模式之后，减少因存储器接收到模式寄存器写命令而造成的逻辑错误。
在一些实施例中，如图3所示，所述电压校准装置100还包括：控制逻辑电路150，连接所述校准控制电路130和所述电压生成电路120；所述控制逻辑电路150用于在接收到所述校准触发信号TrigCal的情况下，增大所述电压生成电路120输出的所述第一参考电压Vref-CA对应的工作电流。
在本公开实施例中，电压校准装置100中还具有控制逻辑电路150，控制逻辑电路150可以连接至校准控制电路130和电压生成电路120。如此，在接收到校准触发信号时，控制逻辑电路150可以控制电压生成电路120增大第一参考电压Vref-CA对应的工作电流，即开启大电流工作模式，以加速第一参考电压Vref-CA的自校准过程，从而提高存储器的工作效率。
第二方面，如图5所示，本公开实施例提供了一种电压校准方法，包括：
步骤S10、产生第一参考电压和第二参考电压；根据存储控制器发出的第一外部命令，输出掉电模式启用信号；
步骤S20、根据所述掉电模式启用信号，比较外部提供的供电电压和所述第二参考电压；
步骤S30、基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号；
步骤S40、根据所述校准触发信号，对所述第一参考电压进行校准操作；
步骤S50、根据存储控制器发出的第二外部命令，输出掉电模式退出信号；其中，输出所述校准触发信号的时刻在所述供电电压达到额定电压之后，且在输出所述掉电模式退出信号之前。
在本公开实施例中，可以通过电压生成电路产生存储器中特定电平的内部电压，这里的内部电压包括但不限于第一参考电压和第二参考电压。供电电压则直接由存储器外部提供，示例性地，可以通过连接至外部电源的引脚，直接为存储器内部的各个电路及器件提供供电电压。其中，第一参考电压可以是命令总线供电电压。值得注意的是，这里的第二参考电压仅用于与供电电压进行比较，且可以根据存储器的实际工作要求，通过电压生成电路调节第二参考电压的大小，但第二参考电压与第一参考电压之间可以不具有对应关系。此外，还可以根据存储控制器发出的第一外部命令，输出掉电模式启用信号，且存储控制器会在发出第一外部命令之后关闭供电电压，以降低存储器的功耗。
当接收到掉电模式启用信号的情况下，可以比较供电电压和第二参考电压，以在接收到掉电模式退出信号之前，输出校准触发信号。示例性地，利用比较器，根据和的电压值，输出比较信号，并利用二者的比较信号，输出校准触发信号。具体地，第二参考电压可以小于供电电压正常工作时的电压值，且大于供电电压在掉电模式下的电压值。在供电电压爬升至大于或等于第二参考电压的情况下，比较器输出的比较信号的电平发生变化，由此，再对比较信号进行一定的延迟，从而生成校准触发信号，并保证校准触发信号在供电电压爬升至额定电压之后，并在掉电模式退出之前输出。
在接收到校准触发信号的情况下，可以触发对第一参考电压的自校准操作。这里可以利用包括多个上拉电阻器和下拉电阻器的电压校准电路，并通过改变接入电路的阻值，完成第一参考电压的自校准操作。在一些实施例中，第一参考电压自校准过程的时长为纳秒级。
最后可以根据存储控制器发出的第二外部命令，输出掉电模式退出信号，从而恢复存储器的正常工作，且存储控制器重新开启供电电压的时刻，在发出第二外部命令之前。
如此，在接收到掉电模式启用信号的情况下，比较供电电压和第二参考电压，以在供电电压爬升完成后输出校准触发信号。由于供电电压从爬升到稳定是毫秒级的，且发出掉电模式退出信号在供电电压达到额定电压并稳定之后。也就是说，供电电压爬升到额定工作电压直至稳定的这段时间内，足够完成几百纳秒的第一参考电压自校准过程。可以理解的是，通过调整延迟大小，可以控制校准触发信号的输出时刻，从而在存储器退出掉电模式之前，完成第一参考电压的校准操作，进而在退出掉电模式之后，减少因存储器接收到用户命令而造成的逻辑错误。可以理解的是，本公开实施例提供的电压校准方法中，相关步骤的先后顺序为：供电电压爬升至额定电压、输出校准触发信号、第一参考电压完成校准、退出掉电模式。
在一些实施例中，所述方法还包括：在所述存储控制器发出所述第一外部命令之后，所述存储控制器将所述供电电压由第一电压降低至第二电压；所述第一电压高于所述第二参考电压，所述第二电压低于所述第二参考电压；在所述存储控制器发出所述第二外部命令之前，所述存储控制器将所述供电电压由所述第二电压升高至所述第一电压。
在一些实施例中，所述比较所述供电电压和所述第二参考电压，基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号，包括：在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号；延迟所述预触发信号，以在所述供电电压上升至所述第一电压之后，且在输出所述掉电模式退出信号之前，输出所述校准触发信号。
在一些实施例中，所述在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号，包括：比较所述供电电压与所述第二参考电压，以输出比较信号；在所述供电电压大于所述第二参考电压的情况下，所述比较信号为低电平；在所述供电电压小于或等于所述第二参考电压的情况下，所述比较信号为高电平；输出与所述比较信号反相的反相信号；延迟所述反相信号，以输出延迟信号；对所述比较信号和所述延迟信号进行或非运算，以输出预触发信号；其中，所述延迟信号的延迟时长用于确定所述预触发信号的脉冲宽度。
在一些实施例中，所述方法还包括：根据所述校准触发信号，增大所述第一参考电压对应的工作电流，以提高所述校准操作的校准速度。
第三方面，如图6所示，本公开实施例提供了一种存储器200，包括：外围电路210，包括上述实施例中任一所述的电压校准装置100；存储单元阵列220，连接所述外围电路210。
在本公开实施例中，存储器200包括但不限于DRAM、静态随机存取存储器(StaticRandom Access Memory，SRAM)、铁电随机存取存储器(Ferroelectric Random AccessMemory，FRAM)、磁性随机存取存储器(Magnetoresistive Random Access Memory，MRAM)、相变随机存取存储器(Phase Change Random Access Memory，PCRAM)、阻变随机存取存储器(Resistive Random Access Memory，RRAM)、纳米随机存取存储器(Nano Random AccessMemory，NRAM)等。外围电路210连接存储单元阵列220，且电压校准装置100位于外围电路210中。如此，通过控制校准触发信号的输出时刻，电压校准电路可以在供电电压达到额定电压之后，且在存储器退出掉电模式之前，完成第一参考电压的校准操作，从而在退出掉电模式之后，减少因存储器接收到用户命令而造成的逻辑错误。
第四方面，如图7所示，本公开实施例提供了一种存储系统300，包括：存储器310，包括上述实施例中任一所述的电压校准装置100；存储控制器320。
在本公开实施例中，存储器310与存储控制器320连接。其中，存储控制器320可以位于主机中，并根据主机发出的信号，控制存储器310执行数据的读取、写入等操作。
如表1所示为LPDDR5中供电电压VDDQ在参考电压电流产生器(Vref CurrentGenerator，VRCG)启用或禁用的情况下的爬升速率。在一些实施例中，供电电压VDDQ工作在0.5V或0.3V，由此可推算出退出掉电模式前VDDQ最快的爬升时间在微秒级，通常在毫秒级，而爬升到最高点后还需要一段时间等待稳定，且无论是VRCG启用或者禁用的情况下，VDDQ的稳定时间足够完成纳秒级的Vref-CA的自校准。
表1
需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种电压校准装置，其特征在于，包括：
命令解码电路，用于根据存储控制器发出的第一外部命令，输出掉电模式启用信号，以及根据所述存储控制器发出的第二外部命令输出掉电模式退出信号；
电压生成电路，用于产生第一参考电压和第二参考电压；
校准控制电路，连接所述电压生成电路和所述命令解码电路；在接收到所述掉电模式启用信号后，所述校准控制电路用于比较外部提供的供电电压和所述第二参考电压，以在所述供电电压达到额定电压之后，且接收到所述掉电模式退出信号之前，输出校准触发信号；
电压校准电路，连接所述校准控制电路；所述电压校准电路用于根据所述校准触发信号，对所述第一参考电压进行校准操作。
2.根据权利要求1所述的电压校准装置，其特征在于，
在所述命令解码电路接收到所述第一外部命令之后，所述存储控制器用于将所述供电电压由第一电压降低至第二电压；所述第一电压高于所述第二参考电压，所述第二电压低于所述第二参考电压；
在所述命令解码电路接收到所述第二外部命令之前，所述存储控制器用于将所述供电电压由所述第二电压升高至所述第一电压。
3.根据权利要求2所述的电压校准装置，其特征在于，所述校准控制电路包括：
预触发单元，连接所述电压生成电路；所述预触发单元用于在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号；
第一延迟单元，连接所述预触发单元；所述第一延迟单元用于延迟所述预触发信号，以在所述供电电压上升至所述第一电压之后，且在接收到所述掉电模式退出信号之前，输出所述校准触发信号。
4.根据权利要求3所述的电压校准装置，其特征在于，所述预触发单元包括：
比较器，所述比较器的输入端连接所述电压生成电路；所述比较器用于比较所述供电电压与所述第二参考电压，以输出比较信号；在所述供电电压大于所述第二参考电压的情况下，所述比较信号为低电平；在所述供电电压小于或等于所述第二参考电压的情况下，所述比较信号为高电平；
反相器，所述反相器的输入端连接所述比较器的输出端；所述反相器用于输出与所述比较信号反相的反相信号；
第二延迟单元，所述第二延迟单元的输入端连接所述反相器的输出端；所述第二延迟单元用于延迟所述反相信号，以输出延迟信号；
或非门，所述或非门的第一输入端连接所述比较器的输出端；所述或非门的第二输入端连接所述第二延迟单元的输出端；所述或非门用于根据所述比较信号和所述延迟信号，输出预触发信号；
其中，所述第二延迟单元的延迟时长用于确定所述预触发信号的脉冲宽度。
5.根据权利要求1所述的电压校准装置，其特征在于，所述命令解码电路还用于根据存储控制器发出的第三外部命令，输出模式寄存器写命令；
所述电压生成电路还用于根据所述模式寄存器写命令，调整所述第一参考电压。
6.根据权利要求1所述的电压校准装置，其特征在于，还包括：
控制逻辑电路，连接所述校准控制电路和所述电压生成电路；所述控制逻辑电路用于在接收到所述校准触发信号的情况下，增大所述电压生成电路输出的所述第一参考电压对应的工作电流。
7.一种电压校准方法，其特征在于，所述方法包括：
产生第一参考电压和第二参考电压；
根据存储控制器发出的第一外部命令，输出掉电模式启用信号；
根据所述掉电模式启用信号，比较外部提供的供电电压和所述第二参考电压；
基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号；
根据所述校准触发信号，对所述第一参考电压进行校准操作；
根据存储控制器发出的第二外部命令，输出掉电模式退出信号；其中，输出所述校准触发信号的时刻在所述供电电压达到额定电压之后，且在输出所述掉电模式退出信号之前。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述存储控制器发出所述第一外部命令之后，所述存储控制器将所述供电电压由第一电压降低至第二电压；所述第一电压高于所述第二参考电压，所述第二电压低于所述第二参考电压；
在所述存储控制器发出所述第二外部命令之前，所述存储控制器将所述供电电压由所述第二电压升高至所述第一电压。
9.根据权利要求8所述的方法，其特征在于，所述比较所述供电电压和所述第二参考电压，基于所述供电电压和所述第二参考电压的比较结果，输出校准触发信号，包括：
在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号；
延迟所述预触发信号，以在所述供电电压上升至所述第一电压之后，且在输出所述掉电模式退出信号之前，输出所述校准触发信号。
10.根据权利要求9所述的方法，其特征在于，所述在所述供电电压由所述第二电压上升至大于或等于所述第二参考电压时，输出预触发信号，包括：
比较所述供电电压与所述第二参考电压，以输出比较信号；在所述供电电压大于所述第二参考电压的情况下，所述比较信号为低电平；在所述供电电压小于或等于所述第二参考电压的情况下，所述比较信号为高电平；
输出与所述比较信号反相的反相信号；
延迟所述反相信号，以输出延迟信号；
对所述比较信号和所述延迟信号进行或非运算，以输出预触发信号；
其中，所述延迟信号的延迟时长用于确定所述预触发信号的脉冲宽度。
11.根据权利要求7所述的方法，其特征在于，所述方法还包括：
根据所述校准触发信号，增大所述第一参考电压对应的工作电流。
12.一种存储器，其特征在于，包括：
外围电路，包括如权利要求1至6所述的电压校准装置；
存储单元阵列，连接所述外围电路。
13.一种存储系统，其特征在于，包括：
存储器，包括如权利要求1至6所述的电压校准装置；
存储控制器。
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