CN118012679A - 芯片延时检测调整系统、方法、设备及计算机存储介质 - Google Patents

芯片延时检测调整系统、方法、设备及计算机存储介质 Download PDF

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CN118012679A CN202211396357.7A CN202211396357A CN118012679A CN 118012679 A CN118012679 A CN 118012679A CN 202211396357 A CN202211396357 A CN 202211396357A CN 118012679 A CN118012679 A CN 118012679A
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单闯
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Sanechips Technology Co Ltd
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Abstract

本申请公开了一种芯片延时检测调整系统、方法、设备及计算机存储介质，系统包括：复制链路，与复制链路依次连接的采集模块、处理器和电源调压接口，其中，电源调压接口与芯片连接，复制链路中设置多个基础延时单元；查找表，具有基于至少一条用于配置复制链路中基础延时单元的信息；其中，采集模块，用于采集复制链路中的时序检测结果，并在时序检测结果和查找表匹配之后，对基础延时单元进行时延调整，直至检测到获取的时序检测结果和查找表不匹配；处理器，用于根据采集模块采集的所有时序检测结果生成电压调节策略，并根据电压调节策略通过电源调压接口对芯片的电压进行调节。本申请提高了芯片延时检测的精度。

Description

芯片延时检测调整系统、方法、设备及计算机存储介质
技术领域
本发明涉及芯片处理技术领域，尤其涉及一种芯片延时检测调整系统、方法、设备及计算机存储介质。
背景技术
现阶段，芯片功耗节能显得越来越重要，而调节核压能够产生很好的效果。现阶段物理芯片延时的检测方案包括直接对芯片真实关键路径末端进行检测，以得到芯片的实际时序情况，但是这种检测方式会影响芯片真实路径，且会影响到检测的有效性，使得整体检测结果的精度变低，进而无法根据整体检测结果对芯片进行调整。
发明内容
本发明的主要目的在于提供一种芯片延时检测调整系统、方法、设备及计算机存储介质，旨在解决如何提高芯片延时检测的精度的技术问题。
为实现上述目的，本发明提供一种芯片延时检测调整系统，包括：
复制链路，与所述复制链路依次连接的采集模块、处理器和电源调压接口，其中，所述电源调压接口与芯片连接，所述复制链路中设置多个基础延时单元；
查找表，具有基于至少一条用于配置所述复制链路中所述基础延时单元的信息；
其中，所述采集模块，用于采集所述复制链路中的时序检测结果，并在所述时序检测结果和所述查找表匹配之后，对所述基础延时单元进行时延调整，直至检测到获取的时序检测结果和所述查找表不匹配；
所述处理器，用于根据所述采集模块采集的所有时序检测结果生成电压调节策略，并根据所述电压调节策略通过所述电源调压接口对所述芯片的电压进行调节。
在一些实施例中，复制链路用于模拟芯片中的至少一关键路径。
在一些实施例中，基础延时单元包括关键等效路径延时单元和额外延时单元，所述关键等效路径延时单元包括至少一个缓冲器和数据选择器。
在一些实施例中，采集模块，用于确定所述查找表中预设的所有时钟信号，以及各所述时钟信号对应的第一延时值，并在检测到所述时序检测结果和各所述第一延时值均匹配之后，确定所述时序检测结果和所述查找表匹配，并根据预设的延时调整值对所述基础延时单元进行时延调整，并继续执行所述采集所述复制链路中的时序检测结果的步骤，直至检测到获取的时序检测结果和所述查找表不匹配，并将和所述查找表不匹配的时序检测结果作为目标时序检测结果，其中，各所述第一延时值中存在和所述目标时序检测结果不匹配的第一延时值。
在一些实施例中，采集模块，用于计算所述时序检测结果中所述时钟对应的第二延时值，检测所述查找表中所述时钟对应的第一延时值和所述第二延时值之间的误差值，并在所述误差值和预设阈值区间范围匹配时，确定所述第一延时值和所述第二延时值匹配。
在一些实施例中，采集模块，用于在对所述关键等效路径延时单元对应的延时值进行调整时，对所述关键等效路径延时单元对应的延时值增加或减小预设的延时调整值。
在一些实施例中，处理器，用于获取所述采集模块采集的所有时序检测结果，并确定各所述时序检测结果中和所述查找表不匹配的时序检测结果对应的数量，在所述数量大于预设配置门限最大值之后，将升压操作作为电压调节策略，在所述数量小于预设配置门限最小值之后，将降压操作作为电压调节策略。
此外，本申请还提供一种芯片延时检测调整方法，应用于上述的芯片延时检测调整系统，包括：
采集复制链路中的时序检测结果；
在所述时序检测结果和查找表匹配之后，对复制链路中的基础延时单元进行时延调整，直至检测到获取的时序检测结果和所述查找表不匹配；
根据采集的所有所述时序检测结果生成电压调节策略，并根据所述电压调节策略对所述芯片的电压进行调节。
此外，本申请还提供一种芯片延时检测调整设备，所述芯片延时检测调整设备包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的芯片延时检测调整程序，所述芯片延时检测调整程序被所述处理器执行时实现如上述所述的芯片延时检测调整方法的步骤。
此外，本申请还提供一种计算机存储介质，计算机存储介质上存储有芯片延时检测调整程序，所述芯片延时检测调整程序被处理器执行时实现如上述所述的芯片延时检测调整方法的步骤。
本申请通过在芯片延时检测调整系统中设置复制链路，与复制链路连接的采集模块、处理器和电源调压接口，并设置有查找表，并且是采集模块用于在采集复制链路的时序检测结果和查找表匹配之后，对基础延时单元进行时延调整，直至检测到获取的时序检测结果和查找表不匹配，而处理器则会根据采集的所有时序检测结果生成电压调节策略，再通过电源调压激光对芯片的电压进行调节，从而可以避免直接对芯片真实关键路径末端进行检测时影响到检测的有效性的发生，通过对复制链路进行时延调整，从而可以覆盖多种频率的关键路径，提高对芯片延时检测的精度，并会根据时序检测结果生成电压调节策略以对芯片的电压进行调节，从而可以实现对芯片延时的精准检测的同时，又能节能。
附图说明
图1是本申请芯片延时检测调整系统中第一实施例对应的示意图；
图2是本申请芯片延时检测调整系统中的整体结构框架示意图；
图3是本申请芯片延时检测调整系统中关键路径模拟结构示意图；
图4是本申请芯片延时检测调整系统中电压和传输延迟对应关系的示意图；
图5是本申请芯片延时检测调整系统中复制链路的示意图；
图6是本申请芯片延时检测调整系统中基础延时单元的具体结构示意图；
图7是本申请芯片延时检测调整方法的流程示意图；
图8是本申请芯片延时检测调整方法中存储器运行的流程示意图。
附图标号说明：
本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本申请中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
另外，在本申请中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
本申请提出一种芯片延时检测调整系统，在本申请芯片延时检测调整系统的第一实施例中，参照图1，芯片延时检测调整系统包括：
复制链路100，与所述复制链路100依次连接的采集模块200、处理器300和电源调压接口400，其中，所述电源调压接口400与芯片500连接，所述复制链路100中设置多个基础延时单元110；
查找表600，具有基于至少一条用于配置所述复制链路100中所述基础延时单元110的信息；
其中，所述采集模块200，用于采集所述复制链路100中的时序检测结果，并在所述时序检测结果和所述查找表600匹配之后，对所述基础延时单元110进行时延调整，直至检测到获取的时序检测结果和所述查找表600不匹配；
所述处理器300，用于根据所述采集模块200采集的所有时序检测结果生成电压调节策略，并根据所述电压调节策略通过所述电源调压接口400对所述芯片500的电压进行调节。
在本实施例中，对芯片进行检测的方式可以是直接对芯片真实路径末端进行检测，也可以是通过复制冗余的关键路径进行时序监测。而为了提高芯片延时检测的精度，在本实施例中，还提供一种粗调与微调相结合的方式进行芯片延时检测，以便能更好的匹配关键路径，提高匹配精度，且能应对各种环境下，复制电路器件的时延变化，能匹配多种频率下的关键路径。此外，在本实施例中的芯片延时检测调整系统中，还会通过粗调与微调相结合的匹配电路，进行时延检测，并且是通复制电路对时序的检测，检测出时序余量(即时序检测结果)，通过软件调压策略驱动调压电路调节电压，从而实现节能。其中复制链路100包括复制电路。
并且由于在4g、5g通信芯片中，随着集成电路越来越大，集成芯片的功耗变得越来越重要，通过本实施例得到芯片的物理延时，来降低核压，则是一个十分有效的降低功耗的途径。因此，本实施例主要应用在通信系统4g、5g网络中的IC芯片，通过直接法和间接法，并考虑工艺、业务、温度以及老化等场景下，如何更好的对芯片物理延时进行检测和调压，从而降低功耗。其中，直接法是直接对芯片的物理延时进行调压，间接法是通过复制链路100对芯片的物理延时进行检测。因此，在本实施例中，参照图2，先通过间接法复制电路，得到时序检测结果，并通过MO(处理器)软件调压策略对电源调压接口进行调节，得到调压值，再根据调压值对芯片的电压进行调节。其中，间接法复制电路可以是通过复制电路更好的匹配真实关键路径。MO可以是主要实现软件调压策略。电源调压接口可以是受软件调压策略输出结果控制，得到调压值，以对芯片电压进行调节。
此外，为保障P(process，过程)V(voltage，电压)T(temperature，温度)A(aging，老化)变化时内部逻辑时序能正常工作，会在芯片的电压中添加额外的余量。但实际应用场景中，芯片所有PVTA因素都处于极限情况的场景并不多见，大多数情况下较大的保护带导致了过渡的时序余量，造成了功耗的浪费。因此本实施例中的芯片延时检测调整系统的调压实现原理可以是根据芯片当前PCTA的实际情况，对供电电压进行动态调节，在满足时序要求的前提下，让供电电压处于余量较小的状态，达到节省功耗的目的。而且芯片延时检测调整系统还提供一种间接法基础电路，通过复制链路100模拟关键路径的时序，在不同的工作条件下，复制路径的时序将与关键路径一起变化，因此可以根据复制链路100的时序状态进行电压调节。其中，复制链路100中的多个基础延时单元110通过级联的方式来模拟芯片中关键路径的延迟。基础延时单元110可以是反相器、与门(与常1)、或门(或常0)等。还可以是buffer(寄存器)、mux(输入选择器)。
例如，如图3所示，关键路径，工作频率983.04，实际可运行频率1.3G，即clk＝983.04Mh。Data(数据)传输至Flip-flop(触发器)，并经过组合逻辑，再通过Flip-flop将data传出。此时可以通过间接法复制路径来获取关键路径物理延时。因此可以设置复制路径，工作频率983.04，实际可运行频率1.3G，即clk＝983.04Mh。data传输至Flip-flop，并经过关键等效路径延时，额外延时，再通过Flip-flop将data传出。其中，复制链路100包括复制路径。在复制链路100中通过基础延时单元110之间的级联模拟两个寄存器间的传输延迟，级联的基础延时单元100越多、传输延迟就越大，时序余量就越小，能运行的最高频率就越低。而且随着电压逐步下降，复制链路100传输延迟就逐步变大，传输延迟大(时序余量小)的路径将出现时序违例。同时传输延迟小(时序余量大)的路径依然能正确采样，以此来衡量调压过程中芯片内的电路实际可运行的最高工作频率。例如如图4所示，若关键路径为X，复制链路100为Y，工作频率为clk，在X和Y中存在时序余量D1和D2，在0.75V电压时，Y经过主链路延迟，此时由足够的时序余量，经过(延迟)后，得到被压缩的时序余量。在将0.75V电压调节至0.7V电压时，链路延迟变大，此时就存在时序违例，即时序余量过小已无法正确采样。
并且在本实施例中，复制链路100包括关键等效路径延时单元和额外延时单元。并通过对关键等效路径延时单元进行粗调+微调的方式来获取最终的时序检测结果。其中，粗调可以减少元器件的使用，简化涉及，微调可以提高匹配关键路径延时精度。其中，关键等效路径延时单元可以包括buffer和mux，其中，buffer延时有15ps，30ps，40ps三种规格的延时，mux延时30ps。关键路径等效延时链设计要模拟关键路径，结合项目需求，要能覆盖491.52/737.28/983.04MHz下的关键路径延时。并且实际设计时，要留有一定余量。491.52/737.28/983.04MHz下的关键路径延时及需要基础单元个数如下
表1所示，以30ps为基础单元。
表1
在对复制链路100进行设置时，例如，如图5所示，若对复制链路100进行5级粗调+5级微调，则可以是在5级粗调阶段，节点A0和节点A1中的信号数据流入到第一mux再流出，完成一次粗调；再通过第一mux、节点A2和节点A3、以及第二mux完成第二次粗调；再通过第二mux、节点A4和节点A5、以及第三mux完成第三次粗调；再通过第三mux、节点A6和节点A7、以及第四mux完成第四次粗调；再通过第四mux、节点A8和节点A9、以及第五mux完成第五次粗调；在微调阶段，通过第五mux、节点A10以及第六mux完成第一次微调；通过第六mux、节点A11以及第七mux完成第二次微调；通过第七mux、节点A12以及第八mux完成第三次微调；通过第八mux、节点A13以及第九mux完成第四次微调；通过第九mux、节点A14以及第十mux完成第五次微调。此外可以结合表2在各个节点中设置相应的buffer类型及数量。
结点 buffer类型 个数(个数)
A0 30ps延时buffer 3
A1 30ps延时buffer 13
A2 30ps延时buffer 3
A3 30ps延时buffer 13
A4 30ps延时buffer 3
A5 30ps延时buffer 13
A6 30ps延时buffer 3
A7 30ps延时buffer 13
A8 30ps延时buffer 3
A9 30ps延时buffer 13
A10 30ps延时buffer 1
A11 30ps延时buffer 2
A12 30ps延时buffer 3
A13 30ps延时buffer 4
A14 15ps延时buffer 1
表2
根据上述表2得到每级可调节范围，如下表3所示。
表3
基于上述表3进行排列组合，得到复制链路100中的可调级基础延时单元数量和可匹配延时值。再通过采集模块200采集的时序检测结果，将时序检测结果和查找表600进行匹配。例如，在buffer延时分别为15ps和30ps时，设计的关键路径等效延时链调节精度15ps，调节范围750ps到2565ps，以15ps步进。匹配到983.04MHz下的关键路径长度为1020ps，与真实关键路径相差3ps；匹配到737.28MHz下的关键路径长度为1350ps，与真实关键路径相差6ps；匹配到491.52MHz下的关键路径长度为2040ps，与真实关键路径相差5ps。
在本实施例中，处理器300可以是不同形式或者不同类型的处理器，如用于台式计算机、膝上型电脑、平板电脑、电子阅读器、或者其他有线或者无线电子装置的处理器等，还可以是MO(Cortex-MO，32位、三级流水先RISC处理器)。采集模块200可以是具有时序采集功能的传感器。其中，查找表600中可以存储关键路径或复制链路100的时钟信号、延时值，复制链路100需要的基础延时单元个数。例如，如上述表1所述。还可以包括bufffer类型，调节等级，例如如上述表2、表3所示。
进一步地，复制链路用于模拟芯片中的至少一关键路径。
其中，关键路径可以是同步逻辑电路中，组合逻辑时延最大的路径，可以是对设计性能起决定性影响的时序电路。
在本实施例中，通过在芯片延时检测调整系统中设置复制链路，与复制链路连接的采集模块、处理器和电源调压接口，并设置有查找表，并且是采集模块用于在采集复制链路的时序检测结果和查找表匹配之后，对基础延时单元进行时延调整，直至检测到获取的时序检测结果和查找表不匹配，而处理器则会根据采集的所有时序检测结果生成电压调节策略，再通过电源调压激光对芯片的电压进行调节，从而可以避免直接对芯片真实关键路径末端进行检测时影响到检测的有效性的发生，通过对复制链路进行时延调整，从而可以覆盖多种频率的关键路径，提高对芯片延时检测的精度，并会根据时序检测结果生成电压调节策略以对芯片的电压进行调节，从而可以实现对芯片延时的精准检测的同时，又能节能。
进一步，基于上述第一实施例提出了本申请芯片延时检测调整系统的第二实施例，参照图6，基础延时单元110包括关键等效路径延时单元111和额外延时单元112，所述关键等效路径延时单元111包括至少一个缓冲器和数据选择器。
在本实施例中，关键等效路径延时单元111可以用于模拟关键路径的延时。额外延时单元112可以用于模拟实例伪例。而且关键等效路径延时单元111至少包括一个缓冲器buffer和两个数据选择器mux，并且数据选择器mux通过缓冲器buffer与另一个数据选择器mux相连接。其中，缓冲器的数量可以是多个，即可以根据上述表1进行确定。也就是可以先确定不同时钟下关键路径对应的延时值，然后计算所有关键等效路径延时单元111对应的延时值之间的和值，并在和值与关键路径对应的延时值接近时，如相等，或关键路径对应的延时值与和值之间的差值小于预设值，确定关键等效路径延时单元111中缓冲器的数量，其中，数据选择器的数量可以设置为两个。
此外，在一场景中关键等效路径延时单元111还可以使用逻辑门或逻辑门与反相器的组合进行搭建。
在本实施例中，通过在基础延时单元110中设置关键等效路径延时单元111和额外延时单元112，从而可以更加精准地模拟芯片中的关键路径。
进一步地，采集模块200，用于确定所述查找表600中预设的所有时钟信号，以及各所述时钟信号对应的第一延时值，并在检测到所述时序检测结果和各所述第一延时值均匹配之后，确定所述时序检测结果和所述查找表600匹配，并根据预设的延时调整值对所述基础延时单元110进行时延调整，并继续执行所述采集所述复制链路100中的时序检测结果的步骤，直至检测到获取的时序检测结果和所述查找表600不匹配，并将和所述查找表600不匹配的时序检测结果作为目标时序检测结果，其中，各所述第一延时值中存在和所述目标时序检测结果不匹配的第一延时值。
在本实施例中，采集模块200在采集到复制链路100的时序检测结果后，需要确定查找表中的所有时钟信号以及其对与的第一延时值，其中时钟信号是关键路径所常用的时钟信号，如983.04MHz、737.28MHz和491.52MHz等。在时钟信号为983.04MHz时，第一延时值为1017ps；在时钟信号为737.28MHz时，第一延时值为1356ps；在时钟信号为491.52MHz时，第一延时值为2035ps。然后再检测时序检测结果是否和各个第一延时值均匹配，即检测时序检测结果中是否存在和每个时钟信号对应的第一延时值匹配的延时值，若存在，则确定时序检测结果和查找表600匹配。此时就可以根据提前设置好的延时调整值对基础延时单元110进行调整，直至最新的时序检测结果和查找表600不匹配。
在本实施例中，采集模块200通过在检测到时序检测结果和查找表600中各个时钟信号对应的第一延时值匹配时，进行时延调整，直至不匹配，出现时序违例，从而可以实现提高芯片延时检测的准确性。
进一步地，采集模块200，用于计算所述时序检测结果中所述时钟对应的第二延时值，检测所述查找表600中所述时钟对应的第一延时值和所述第二延时值之间的误差值，并在所述误差值和预设阈值区间范围匹配时，确定所述第一延时值和所述第二延时值匹配。
在本实施例中，先计算时序检测结果中每个时钟对应的第二延时值，并计算同一时钟下，查找表中第一延时值和时序检测结果中第二延时值之间的误差值，并在误差值在一定的预设阈值区间范围内时，确定第一延时值和第二延时值匹配，若误差值不在一定的预设阈值区间范围内，则确定第一延时值和第二延时值不匹配，此时也就可以确定在复制链路100中存在时序违例。
在本实施例中，采集模块200通过在同一时钟下，查找表600中的第一延时值和时序检测结果中的第二延时值之间的误差值和预设阈值区间范围匹配时，确定第一延时值和第二延时值匹配，从而保障了进行延时检测的有效进行。
进一步地，采集模块200，用于在对所述关键等效路径延时单元111对应的延时值进行调整时，对所述关键等效路径延时单元111对应的延时值增加或减小预设的延时调整值。
在本实施例中，在对关键等效路径延时单元111对应的延时值进行调整时，可以对每个缓冲器对应的延时值和数据选择器对应的延时值进行调整，如增加延时调整值，或者减少延时调整值。其中，延时调整值可以为用户提前设置的固定值，如1ps。并且在对关键等效路径延时单元111对应的延时值进行调整时，可以根据延时调整值进行n次的调整，直至检测到存在时序违例，即得到的最新的时序检测结果无法和查找表匹配。其中，n为大于1的自然数。
例如，在延时buffer延时分别为15ps和30ps时，设计的关键路径等效延时链调节精度15ps，调节范围750ps到2565ps，以15ps步进。若在查找表600中匹配到983.04MHz下的关键路径长度为1020ps，与真实关键路径相差3ps；匹配到737.28MHz下的关键路径长度为1350ps，与真实关键路径相差6ps；匹配到491.52MHz下的关键路径长度为2040ps，与真实关键路径相差5ps。
此时若延时调整值为1ps。则可以进行延时减1ps处理，此时，buffer延时分别为14ps和29ps，mux延时为29ps，得到此时关键路径等效延时链匹配延时值。此时在查找表600中匹配到983.04MHz下的关键路径长度为1015ps，与真实关键路径相差2ps；匹配到737.28MHz下的关键路径长度为1363ps，与真实关键路径相差7ps；匹配到491.52MHz下的关键路径长度为2030ps，与真实关键路径相差5ps。
继续进行时延调整，延时减2ps：buffer延时分别为13ps和28ps，mux延时为28ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1021ps，与真实关键路径相差4ps；匹配到737.28MHz下的关键路径长度为1357ps，与真实关键路径相差1ps；匹配到491.52MHz下的关键路径长度为2029ps，与真实关键路径相差6ps。
继续进行时延调整，延时减3ps：buffer延时分别为12ps和27ps，mux延时为27ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1011ps，与真实关键路径相差6ps；匹配到737.28MHz下的关键路径长度为1362ps，与真实关键路径相差6ps；匹配到491.52MHz下的关键路径长度为2037ps，与真实关键路径相差2ps。
继续进行时延调整，延时减4ps：buffer延时分别为11ps和26ps，mux延时为26ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配匹配到983.04MHz下的关键路径长度为1014ps，与真实关键路径相差3ps；匹配到737.28MHz下的关键路径长度为1352ps，与真实关键路径相差4ps；匹配到491.52MHz下的关键路径长度为2039ps，与真实关键路径相差4ps。
继续进行时延调整，延时减5ps：buffer延时分别为10ps和25ps，mux延时为25ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1010ps，与真实关键路径相差7ps；匹配到737.28MHz下的关键路径长度为1360ps，与真实关键路径相差4ps；匹配到491.52MHz下的关键路径长度为2035ps，与真实关键路径相差0ps。
继续进行时延调整，延时减6ps：buffer延时分别为9ps和24ps，mux延时为24ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1017ps，与真实关键路径相差0ps；匹配到737.28MHz下的关键路径长度为1353ps，与真实关键路径相差3ps；匹配到491.52MHz下的关键路径长度为2040ps，与真实关键路径相差5ps。
继续进行时延调整，延时减7ps：buffer延时分别为8ps和23ps，mux延时为23ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600无法匹配到491.52MHz下的关键路径，即此时和查找表600不匹配，停止减小预设的延时调整值的操作。
此外，在进行时延调整时，还可以增加相应的时延调整值，比如延时加1ps：buffer延时分别为16ps和31ps，mux延时为31ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1023ps，与真实关键路径相差6ps；匹配到737.28MHz下的关键路径长度为1349ps，与真实关键路径相差7ps；匹配到491.52MHz下的关键路径长度为2031ps，与真实关键路径相差4ps。
继续进行时延调整，延时加2ps：buffer延时分别为17ps和32ps，mux延时为32ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1024ps，与真实关键路径相差7ps；匹配到737.28MHz下的关键路径长度为1364ps，与真实关键路径相差5ps；匹配到491.52MHz下的关键路径长度为2033ps，与真实关键路径相差2ps。
继续进行时延调整，延时加3ps：buffer延时分别为18ps和33ps，mux延时为33ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1023ps，与真实关键路径相差6ps；匹配到737.28MHz下的关键路径长度为1353ps，与真实关键路径相差3ps；匹配到491.52MHz下的关键路径长度为2031ps，与真实关键路径相差4ps。
继续进行时延调整，延时加4ps：buffer延时分别为19ps和34ps，mux延时为34ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1020ps，与真实关键路径相差3ps；匹配到737.28MHz下的关键路径长度为1360ps，与真实关键路径相差4ps；匹配到491.52MHz下的关键路径长度为2040ps，与真实关键路径相差5ps。
继续进行时延调整，延时加5ps：buffer延时分别为20ps和35ps，mux延时为35ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1015ps，与真实关键路径相差2ps；匹配到737.28MHz下的关键路径长度为1350ps，与真实关键路径相差6ps；匹配到491.52MHz下的关键路径长度为2030ps，与真实关键路径相差5ps。
继续进行时延调整，延时加6ps：buffer延时分别为21ps和36ps，mux延时为36ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1008ps，与真实关键路径相差9ps；匹配到737.28MHz下的关键路径长度为1353ps，与真实关键路径相差3ps；匹配到491.52MHz下的关键路径长度为2037ps，与真实关键路径相差2ps。
继续进行时延调整，延时加7ps：buffer延时分别为22ps和37ps，mux延时为37ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1021ps，与真实关键路径相差4ps；匹配到737.28MHz下的关键路径长度为1354ps，与真实关键路径相差2ps；匹配到491.52MHz下的关键路径长度为2035ps，与真实关键路径相差0ps。
继续进行时延调整，延时加8ps：buffer延时分别为23ps和38ps，mux延时为38ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1011ps，与真实关键路径相差6ps；匹配到737.28MHz下的关键路径长度为1353ps，与真实关键路径相差3ps；匹配到491.52MHz下的关键路径长度为2037ps，与真实关键路径相差2ps。
继续进行时延调整，延时加9ps：buffer延时分别为24ps和39ps，mux延时为39ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1014ps，与真实关键路径相差3ps；匹配到737.28MHz下的关键路径长度为1350ps，与真实关键路径相差6ps；匹配到491.52MHz下的关键路径长度为2028ps，与真实关键路径相差7ps。
继续进行时延调整，延时加10ps：buffer延时分别为25ps和40ps，mux延时为40ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600匹配到983.04MHz下的关键路径长度为1025ps，与真实关键路径相差8ps；匹配到737.28MHz下的关键路径长度为1360ps，与真实关键路径相差4ps；匹配到491.52MHz下的关键路径长度为2035ps，与真实关键路径相差5ps。
继续进行时延调整，延时加11ps：buffer延时分别为26ps和41ps，mux延时为40ps，得到此时关键路径等效延时链匹配延时值，此时根据查找表600无法匹配到983.04MHz下的关键路径，即此时和查找表600不匹配，停止增加预设的延时调整值的操作。
基于上述对关键等效路径延时单元111进行增加延时调整值和减小延时调整值的操作，可以得到关键等效路径延时单元111延时变化与匹配各频率下的误差表格，如下表4所示，
-6 -5 -4 -3 -2 -1 0
983.04MHz 0 7 3 6 4 2 3
737.28MHz 3 4 4 6 1 7 6
491.52MHz 5 0 4 2 6 5 5
表4
由以上数据可知，针对491.52/737.28/983.04MHz频率下的关键路径，该关键路径延时链设计可以很好的匹配到；并且不同条件下，基础元件延时变化-6ps到+10ps，该关键路径延时链设计也能很好的匹配到。
在本实施例中，通过对关键等效路径延时单元对应的延时值进行延时值增加或减小的预设延时调整值，直至出现时序违例，从而可以保障了延时检测的有效性。
进一步地，处理器300，用于获取所述采集模块200采集的所有时序检测结果，并确定各所述时序检测结果中和所述查找表600不匹配的时序检测结果对应的数量，在所述数量大于预设配置门限最大值之后，将升压操作作为电压调节策略，在所述数量小于预设配置门限最小值之后，将降压操作作为电压调节策略。
在本实施例中，处理器300在获取到采集模块200采集的所有时序检测结果之后，确定各个时序检测结果中存在时序违例的数量，其中，在时序检测结果中存在时序违例时，时序检测结果和查找表600不匹配。其中，时序违例可以是时序余量。
检测时序违例的数量是否大于预设配置门限最大值，或者小于预设配置门限最小值。其中，预设配置门限最大值大于预设配置门限最小值，且两者都可以是用户根据自身经验进行设置的。并且在时序违例的数量大于预设配置门限最大值之后，进行升压操作，且可以是通过电源调压接口400对芯片的电压进行升压处理，在时序违例的数量小于预设配置门限值之后，进行降压操作，且可以是通过电源调压接口400对芯片的电压进行降压处理。其中，电压调节接口400可以是avsbus，i2c及pvid中的至少一种。并且在完成芯片的电压调整之后，可以继续通过本实施例进行芯片的延时检测。
在本实施例中，通过根据时序检测结果中的时序违例的数量进行升压操作或降压操作，从而实现节能。
此外，参照图7，本申请还提出一种芯片延时检测方法，应用于第一实施例或第二实施例中的芯片延时检测系统，包括：
步骤S10，采集复制链路中的时序检测结果；
步骤S20，在所述时序检测结果和查找表匹配之后，对复制链路中的基础延时单元进行时延调整，直至检测到获取的时序检测结果和所述查找表不匹配；
步骤S30，根据采集的所有所述时序检测结果生成电压调节策略，并根据所述电压调节策略对所述芯片的电压进行调节。
本发明计算机可读存储介质具体实施方式与上述芯片延时检测调整系统各实施例基本相同，在此不再赘述。
此外，在一实施例中，图8为本发明的一个实施例电子设备的结构示意图，如图8所示，在硬件层面，该电子设备包括处理器，可选地还包括内部总线、网络接口、存储器。其中，存储器可能包含内存，例如高速随机存取存储器(Random-Access Memory，RAM)，也可能还包括非易失性存储器(non-volatile memory)，例如至少1个磁盘存储器等。当然，该电子设备还可能包括其他业务所需要的硬件。处理器、网络接口和存储器可以通过内部总线相互连接，该内部总线可以是ISA(Ind ustry Standa rd Architecture，工业标准体系结构)总线、PCI(Peripheral Component Interconnect，外设部件互连标准)总线或EISA(ExtendedIndustry Standard Architecture，扩展工业标准结构)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图5中仅用一个双向箭头表示，但并不表示仅有一根总线或一种类型的总线。存储器，用于存放程序。具体地，程序可以包括程序代码，所述程序代码包括计算机操作指令。处理器从非易失性存储器中读取对应的计算机程序到存储器中然后运行，在逻辑层面上形成共享资源访问控制装置。处理器，执行存储器所存放的程序，并具体用于执行上述芯片延时检测调整方法的步骤。
此外，本发明还提供一种芯片延时检测调整设备，所述芯片延时检测调整设备包括：存储器、处理器及存储在所述存储器上的芯片延时检测调整程序；所述处理器用于执行所述芯片延时检测调整程序，以实现上述芯片延时检测调整方法各实施例的步骤。
本发明还提供了一种计算机存储介质，可以为计算机可读存储介质，所述计算机可读存储介质存储有一个或者一个以上程序，所述一个或者一个以上程序还可被一个或者一个以上的处理器执行以用于实现上述芯片延时检测调整方法各实施例的步骤。
本发明计算机可读存储介质具体实施方式与上述芯片延时检测调整方法的实施例基本相同，在此不再赘述。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在如上所述的一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种芯片延时检测调整系统，其特征在于，包括：
复制链路，与所述复制链路依次连接的采集模块、处理器和电源调压接口，其中，所述电源调压接口与芯片连接，所述复制链路中设置多个基础延时单元；
查找表，具有基于至少一条用于配置所述复制链路中所述基础延时单元的信息；
其中，所述采集模块，用于采集所述复制链路中的时序检测结果，并在所述时序检测结果和所述查找表匹配之后，对所述基础延时单元进行时延调整，直至检测到获取的时序检测结果和所述查找表不匹配；
所述处理器，用于根据所述采集模块采集的所有时序检测结果生成电压调节策略，并根据所述电压调节策略通过所述电源调压接口对所述芯片的电压进行调节。
2.如权利要求1所述的芯片延时检测调整系统，其特征在于，所述复制链路用于模拟芯片中的至少一关键路径。
3.如权利要求1所述的芯片延时检测调整系统，其特征在于，所述基础延时单元包括关键等效路径延时单元和额外延时单元，所述关键等效路径延时单元包括至少一个缓冲器和数据选择器。
4.如权利要求3所述的芯片延时检测调整系统，其特征在于，所述采集模块，用于确定所述查找表中预设的所有时钟信号，以及各所述时钟信号对应的第一延时值，并在检测到所述时序检测结果和各所述第一延时值均匹配之后，确定所述时序检测结果和所述查找表匹配，并根据预设的延时调整值对所述基础延时单元进行时延调整，并继续执行所述采集所述复制链路中的时序检测结果的步骤，直至检测到获取的时序检测结果和所述查找表不匹配，并将和所述查找表不匹配的时序检测结果作为目标时序检测结果，其中，各所述第一延时值中存在和所述目标时序检测结果不匹配的第一延时值。
5.如权利要求4所述的芯片延时检测调整系统，其特征在于，所述采集模块，用于计算所述时序检测结果中所述时钟对应的第二延时值，检测所述查找表中所述时钟对应的第一延时值和所述第二延时值之间的误差值，并在所述误差值和预设阈值区间范围匹配时，确定所述第一延时值和所述第二延时值匹配。
6.如权利要求4所述的芯片延时检测调整系统，其特征在于，所述采集模块，用于在对所述关键等效路径延时单元对应的延时值进行调整时，对所述关键等效路径延时单元对应的延时值增加或减小预设的延时调整值。
7.如权利要求1所述的芯片延时检测调整系统，其特征在于，所述处理器，用于获取所述采集模块采集的所有时序检测结果，并确定各所述时序检测结果中和所述查找表不匹配的时序检测结果对应的数量，在所述数量大于预设配置门限最大值之后，将升压操作作为电压调节策略，在所述数量小于预设配置门限最小值之后，将降压操作作为电压调节策略。
8.一种芯片延时检测调整方法，其特征在于，应用于如权利要求1-7任一项所述的芯片延时检测调整系统，包括：
采集复制链路中的时序检测结果；
在所述时序检测结果和查找表匹配之后，对复制链路中的基础延时单元进行时延调整，直至检测到获取的时序检测结果和所述查找表不匹配；
根据采集的所有所述时序检测结果生成电压调节策略，并根据所述电压调节策略对所述芯片的电压进行调节。
9.一种芯片延时检测调整设备，其特征在于，所述芯片延时检测调整设备包括：存储器、处理器及存储在所述存储器上并可在所述处理器上运行的芯片延时检测调整程序，所述芯片延时检测调整程序被所述处理器执行时实现如权利要求8所述的芯片延时检测调整方法的步骤。
10.一种计算机存储介质，其特征在于，所述计算机存储介质上存储有芯片延时检测调整程序，所述芯片延时检测调整程序被处理器执行时实现如权利要求8所述的芯片延时检测调整方法的步骤。
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