CN115796116B - 一种集成电路优化方法、装置、存储介质及电子设备 - Google Patents

Abstract

本申请提出一种集成电路优化方法、装置、存储介质及电子设备，包括：在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元。从而降低集成电路的静态功耗。基于布局布线图的时序分析结果进行时序修复；时序修复包括将时序违例的路径中的至少一个第二类标准逻辑单元或第三类标准逻辑单元替换为第一类标准逻辑单元。避免因前述的步骤导致过度回收第一类标准逻辑单元出现过多的时序违反，在保障降低功耗的情况下，还能够保障时序正常。

Description

一种集成电路优化方法、装置、存储介质及电子设备

技术领域

本申请涉及芯片技术领域，具体而言，涉及一种集成电路优化方法、装置、存储介质及电子设备。

背景技术

目前，芯片集成度越来越高，尺寸越来越小，频率越来越高，在设计过程中功耗越来越重要。然而泄漏功耗（leakage power）随尺寸的减小在设计中占比越来越重，用了超低电压门限的标准逻辑单元（ulvt）作为leakage power的重要组成部分，降低设计中的ulvt比例已经成为至关重要的一部分。而且由于leakage power随温度变化呈倍数增长的特性，当芯片工作时间增加，温度上升，功耗可能出现指数级增长，影响芯片正常工作，甚至造成不可挽回的后果。在保证频率的同时，如何降低ulvt比例，成为了本领域技术人员所关注的一个难题。

发明内容

本申请的目的在于提供一种集成电路优化方法、装置、存储介质及电子设备，以至少部分改善上述问题。

为了实现上述目的，本申请实施例采用的技术方案如下：

第一方面，本申请实施例提供一种集成电路优化方法，所述方法包括：在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；从而降低集成电路的静态功耗。基于所述布局布线图的时序分析结果进行时序修复；其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元。避免因前述的步骤导致过度回收第一类标准逻辑单元出现过多的时序违反，在保障降低功耗的情况下，还能够保障时序正常。

可选地，所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：从时序违例的路径中确定第二类目标路径，其中，所述第二类目标路径为至少两个时序违例的路径的公共路径或独立的时序违例的路径；增加所述第二类目标路径所对应的时序余量。第二类目标路径为公共路径或独立的时序违例的路径，通过对第二类标准逻辑单元或第三类标准逻辑单元进行替换，以达到修复时序至不存在时序违例或时序clean 的同时，最大限度的减少第一类标准逻辑单元（ULVT）的使用，保障集成电路所对应的静态功耗最低。

可选地，所述增加所述第二类目标路径所对应的时序余量的步骤，包括：在所述第二类目标路径中存在所述第三类标准逻辑单元时，从所述第三类标准逻辑单元中确定一个延时最大的作为第一替换目标；将所述第一替换目标替换为第二类标准逻辑单元或第一类标准逻辑单元；在所述第二类目标路径中不存在所述第三类标准逻辑单元时，从所述第二类标准逻辑单元中确定一个延时最大的作为第二替换目标；将所述第二替换目标替换为第一类标准逻辑单元。单轮次确定的第一替换目标和第二替换目标的数量为1个，通过逐个逻辑单元依次替换修复，可以在完成时序修复时，保障静态功耗最小。

可选地，在替换完成后，所述方法还包括：对替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径，若存在，则重复从时序违例的路径中确定第二类目标路径。从而保障修复后布局布线图中，不存在时序违例的路径。

可选地，所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：将最差路径中的第三类标准逻辑单元全部替换为第二类标准逻辑单元，其中，所述最差路径为时序违例最大的路径；对替换完成后的布局布线图进行静态时序分析，确定第三类目标路径，所述第三类目标路径为替换后时序违例最大的路径；在所述第三类目标路径中确定第一预设数量的第三替换目标，其中，所述第三替换目标为所述第三类标准逻辑单元和/或所述第二类标准逻辑单元，所述第一预设数量与所述第三类目标路的时序违例大小相匹配；将所述第三替换目标替换为第一类标准逻辑单元。应理解，直接对第一预设数量的第三替换目标进行替换，可以提升时序修复的效率。

可选地，在将所述第三替换目标替换为第一类标准逻辑单元之后，所述方法还包括：对替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径；若存在，则将时序违例的路径中与终点距离最近的所述第三类标准逻辑单元或所述第二类标准逻辑单元逐次替换为所述第一类标准逻辑单元，直至不存在时序违例的路径。

可选地，所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：将所有时序违例的路径中的所述第三类标准逻辑单元替换为所述第二类标准逻辑单元；对替换完成后的布局布线图进行静态时序分析，将每一条时序违例的路径中的延时最大的第二类标准逻辑单元替换为所述第一类标准逻辑单元；对替换完成后的布局布线图进行静态时序分析，基于每一条时序违例的路径的时序违例大小确定对应的第二预设数量；将每一条时序违例的路径中第二预设数量的第二类标准逻辑单元替换为第一类标准逻辑单元。在完成时序修复的情况下，还可以减少ULVT的使用，减少leakage power，起到积极的作用。

可选地，在按照预设力度对第一类标准逻辑单元进行回收之前，所述方法还包括：按照预设的减小幅度对初始的预估偏差进行降低调节，其中，降低调节后的预估偏差用于作为对第一类标准逻辑单元进行回收的执行参考要素，以提升第一类标准逻辑单元的回收效果。

第二方面，本申请实施例提供一种集成电路优化装置，所述装置包括：

回收单元，用于在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

修复单元，用于基于所述布局布线图的时序分析结果进行时序修复；其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元。

第三方面，本申请实施例提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述的集成电路优化方法。

第四方面，本申请实施例提供一种电子设备，所述电子设备包括：处理器和存储器，所述存储器用于存储一个或多个程序；当所述一个或多个程序被所述处理器执行时，实现上述的集成电路优化方法。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。

图1为本申请实施例提供的集成电路优化方法的流程示意图；

图2为本申请实施例提供的S103的子步骤示意图之一；

图3为本申请实施例提供的路径结构示意图；

图4为本申请实施例提供的S103-2的子步骤示意图；

图5为本申请实施例提供的S103的子步骤示意图之二；

图6为本申请实施例提供的S103的子步骤示意图之三；

图7为本申请实施例提供的集成电路优化方法的流程示意图之一；

图8为本申请实施例提供的集成电路优化装置的单元示意图；

图9为本申请实施例提供的电子设备的结构示意图。

图中：10-处理器；11-存储器；12-总线；13-通信接口；201-回收单元；202-修复单元。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。

本申请实施例提供的一种集成电路优化方法，可以包括但不限于应用于下述的电子设备，电子设备可以为电脑、服务器以及其他具备信息处理能力的可编程设备。可选地，在电子设备上部署有inNovus工具和PT工具（primetime工具），当然地，电子设备上还可以部署有其他工具，在此不做奠定。

集成电路优化方法的具体流程，请参考图1，集成电路优化方法的实现步骤可以包括：S102和S103，下面对其进行具体阐述。

S102，在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收。

具体地，按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元，以完成第一类标准逻辑单元的回收。

其中，第一类标准逻辑单元、第二类标准逻辑单元以及第三类标准逻辑单元的门限电压依次增大，第一类目标路径为布局布线图中时序余量大于预设阈值的路径。

可选地，第一类标准逻辑单元、第二类标准逻辑单元以及第三类标准逻辑单元可以分别为超低电压门限的标准逻辑单元（Ultra low voltagethreshold，简称ULVT）、低电压门限的标准逻辑单元（Low voltage threshold，简称LVT）以及标准电压门限的标准逻辑单元（Standard voltage threshold，简称SVT）。第一类标准逻辑单元、第二类标准逻辑单元以及第三类标准逻辑单元所对应的静态功耗或泄露功耗依次降低。

可选地，将第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元，会导致路径的时序余量降低，所以在回收第一标准逻辑单元之前，需要对集成电路的布局布线图进行时序分析，以确定其中时序余量充足的路径，即时序余量大于预设阈值的路径。应理解，仅在路径的时序充足的情况下，才会考虑对第一类标准逻辑单元进行回收，如果本就时序紧张，就没有必要回收第一类标准逻辑单元。

其中的预设力度表征在进行第一类标准逻辑单元回收时，时序和功耗的参考权重分配，例如high力度所对应的时序的参考权重最低，功耗的参考权重最高，low力度和none力度所对应的时序的参考权重依次增大，所对应的功耗的参考权重依次降低。在其他条件相同的情况下high力度、low力以及none力度所对应的第一类标准逻辑单元的回收比例依次降低。

需要说明的是，预设力度可以根据用户输入的需求信息进行调整，调整范围包括上述的high力度、low力以及none力度。

可选地，基于innovus工具自带的optPower功能，对第一类标准逻辑单元（ULVT）进行回收。在完成布局布线图（PR）后将预设力度（powerEffort）设置为high力度进行optPower，可以更好的对ulvt比例进行回收，效果更佳，而且对时序几乎没有影响。

S103，基于布局布线图的时序分析结果进行时序修复。

其中，时序修复包括将时序违例的路径中的至少一个第二类标准逻辑单元或第三类标准逻辑单元替换为第一类标准逻辑单元。

可选地，在S102按照预设力度对第一类标准逻辑单元进行回收之后，可以对回收后的布局布线图进行静态时序分析，以确定时序违例的路径。

在存在时序违例的路径的情况下，通过S103完成时序修护，避免因前述的步骤导致过度回收第一类标准逻辑单元出现过多的时序违反，在保障降低功耗的情况下，还能够保障时序正常。

可选地，可以基于PT工具完成时序修复，以对时序违例的情况进行优化。

综上所述，本申请实施例提供了一种集成电路优化方法，包括：在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元。从而降低集成电路的静态功耗。基于布局布线图的时序分析结果进行时序修复；时序修复包括将时序违例的路径中的至少一个第二类标准逻辑单元或第三类标准逻辑单元替换为第一类标准逻辑单元。避免因前述的步骤导致过度回收第一类标准逻辑单元出现过多的时序违反，在保障降低功耗的情况下，还能够保障时序正常。

在图1的基础上，对于S103中的内容，本申请实施例还提供了一种可能的实现方式，请参考图2，S103包括：S103-1和S103-2，具体阐述如下。

S103-1，从时序违例的路径中确定第二类目标路径。

其中，第二类目标路径为至少两个时序违例的路径的公共路径或独立的时序违例的路径；独立的时序违例的路径表示与其他时序违例的路径不存在公共路径的时序违例的路径。

应理解，在布局布线图中通常会出现一个起点（startpoint）对应多个终点（endpoint）的情况，公共路径（path）即从startpoint到不同endpoint的路径存在一段相同的path。请参考图3，图3为本申请实施例提供的路径结构示意图。图3中示出的路径1为起点A（Start Point A）、逻辑单元1、逻辑单元2、逻辑单元3、逻辑单元4、逻辑单元5、逻辑单元6、逻辑单元7、逻辑单元8以及终点B1（End Point B1），路径2为起点A（Start Point A）、逻辑单元1、逻辑单元2、逻辑单元3、逻辑单元4、逻辑单元9、逻辑单元10、逻辑单元11、逻辑单元12以及终点B2（End Point B2）。假设路径1和路径2均为时序违例的路径，则第二类目标路径为路径1和路径2的公共路径，即包含起点A（Start Point A）、逻辑单元1、逻辑单元2、逻辑单元3以及逻辑单元4。假设路径1为时序违例的路径，路径2未出现时序违例，路径1与其他时序违例的路径不存在公共路径，则路径1作为第二类目标路径。图3中以两条路径作为示例进行说明，但并不以此对布局布线路中的路径结构和数量进行限定。

S103-2，增加第二类目标路径所对应的时序余量。

可选地，将第二类目标路径中的至少一个第二类标准逻辑单元（LVT）替换为第一类标准逻辑单元（ULVT），和/或，将第二类目标路径中的至少一个第三类标准逻辑单元（SVT）替换为第二类标准逻辑单元（LVT）或第一类标准逻辑单元（ULVT）。

第二类目标路径为公共路径或独立的时序违例的路径，通过对第二类标准逻辑单元或第三类标准逻辑单元进行替换，以达到修复时序至不存在时序违例或时序clean 的同时，最大限度的减少第一类标准逻辑单元（ULVT）的使用，保障集成电路所对应的静态功耗最低。

可选地，在基于PT工具进行时序修复（report_timing），增加第二类目标路径所对应的时序余量时，可以针对第二类目标路径所对应endpoint的最差路径（path）的时序违反大小进行修复。继续参考上例，假设路径1的endpoint的时序违例大小为100PS，而路径2的endpoint的时序违例大小为50PS，则以100PS的时序违反大小进行修复，增加第二类目标路径所对应的时序余量。

在图2的基础上，对于S103-2中的内容，本申请实施例还提供了一种可能的实现方式，请参考图4，S103-2包括：S103-2A、S103-2B、S103-2C、S103-2D、S103-2E以及S103-2F，下面对其进行具体阐述。

S103-2A，确定第二类目标路径中是存在第三类标准逻辑单元。若是，则执行S103-2B；若否，则执行S103-2D。

可选地，第三类标准逻辑单元（SVT）的门限电压低于第二类标准逻辑单元（LVT）的门限电压，第三类标准逻辑单元（SVT）的静态功耗和第二类标准逻辑单元（LVT）的静态功耗都远小于第一类标准逻辑单元（ULVT）的静态功耗，第三类标准逻辑单元（SVT）和第二类标准逻辑单元（LVT）的静态功耗接近。所以在将第三类标准逻辑单元（SVT）替换为第二类标准逻辑单元（LVT）可以对时序进行改善修复，且不会是静态功耗出现较大的增加。在上述条件下，进行时序修复时，可以先将第三类标准逻辑单元（SVT）替换为第二类标准逻辑单元（LVT）。此时，需要执行S103-2A，以确定第二类目标路径中是存在第三类标准逻辑单元。当存在，则则执行S103-2B；若否，则执行S103-2D。

S103-2B，从第三类标准逻辑单元中确定一个最大的作为第一替换目标。

可选地，第二类目标路径中可能存在多个第三类标准逻辑单元，选择延时（delay）最大的第三类标准逻辑单元作为第一替换目标，替换为第二类标准逻辑单元或第一类标准逻辑单元，得到的时序收益最大，且对静态功耗（power）影响最小。

S103-2C，将第一替换目标替换为第二类标准逻辑单元或第一类标准逻辑单元。

应理解，可以将第三类标准逻辑单元（SVT）替换为第二类标准逻辑单元（LVT），也可以将第三类标准逻辑单元（SVT）替换为第一类标准逻辑单元（ULVT），在此不做限定。

S103-2D，从第二类标准逻辑单元中确定一个延时最大的作为第二替换目标。

可选地，第二类目标路径中可能存在多个第二类标准逻辑单元，选择延时（delay）最大的第二类标准逻辑单元作为第二替换目标，替换为第一类标准逻辑单元，得到的时序收益最大，且对静态功耗（power）影响最小。

S103-2E，将第二替换目标替换为第一类标准逻辑单元。

S103-2F，对替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径。若是，则重复执行S103-1；若否，则结束时序修复。

可选地，在S103-2C和S103-2E之后，需要重复确定布局布线图中是否还存在时序违例的路径，所以需要执行S103-2F。此时，若确定存在时序违例的路径，则需要进一步时序修复，则重复执行S103-1。若不存在时序违例的路径，则表示修复完成，结束时序修复。

图4示出的步骤中，单轮次确定的第一替换目标和第二替换目标的数量为1个，通过逐个逻辑单元依次替换修复，可以在完成时序修复时，保障静态功耗最小。

当然地，在一种可能的实现方式中，单轮次确定的第一替换目标和第二替换目标的数量可以为N个，例如当第三类标准逻辑单元的数量大于N时，N个第一替换目标均为第三类标准逻辑单元，当第三类标准逻辑单元的数量为M小于N时，再确定N-M个第二类标准逻辑单元作为第二替换目标。其他的处理步骤与图4中的步骤相同，对第一替换目标和/或第二替换目标进行替换，提升修复效率。其中，数量N可以根据第二类目标路径对应的时序最差路径的时序违例大小确定。

在图1的基础上，对于S103中的内容，本申请实施例还提供了一种可能的实现方式，请参考图5，S103包括：S103-3、S103-4、S103-5、S103-6、S103-7以及S103-8，具体阐述如下。

S103-3，将最差路径中的第三类标准逻辑单元全部替换为第二类标准逻辑单元。

其中，最差路径为时序违例最大的路径。

应理解，第三类标准逻辑单元（SVT）和第二类标准逻辑单元（LVT）的静态功耗接近，通过将最差路径中的第三类标准逻辑单元全部替换为第二类标准逻辑单元，可以在不过分增大静态功耗的前提下，降低时序违例的条数。

S103-4，对替换完成后的布局布线图进行静态时序分析，确定第三类目标路径。

其中，第三类目标路径为替换后时序违例最大的路径。

可选地，在S103-3之后，对替换完成后的布局布线图进行静态时序分析，若仍然存在时序违例的路径，则将替换后时序违例最大的路径作物第三类目标路径。

S103-5，在第三类目标路径中确定第一预设数量的第三替换目标。

其中，第三替换目标为第三类标准逻辑单元和/或第二类标准逻辑单元，第一预设数量与第三类目标路的时序违例大小相匹配。

应理解，直接对第一预设数量的第三替换目标进行替换，可以提升时序修复的效率。

S103-6，将第三替换目标替换为第一类标准逻辑单元。

S103-7，对替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径。若是，则执行S103-8；若否，则结束时序修复。

应理解，在S103-6之后，可能已经完成全部的时序修复，也可能仅改善了部分时序，还存在时序违例的路径，所以需要进一步分析，则执行S103-7。若S103-7的执行结果为否，则表示修复完成，结束时序修复；若S103-7的执行结果为是，则需要进一步修复时序，执行S103-8。

S103-8，将时序违例的路径中与终点距离最近的第三类标准逻辑单元或第二类标准逻辑单元逐次替换为第一类标准逻辑单元。

请参考图3，假设在执行S103-6之后，图3中的路径1仍然出现时序违例，此时逻辑单元6为与终点距离最近的第三类标准逻辑单元或第二类标准逻辑单元，则将逻辑单元6替换为第一类标准逻辑单元，然后，重复执行S103-7，确认是否还存在时序违例的路径，直至不存在时序违例的路径。

在图1的基础上，对于S103中的内容，本申请实施例还提供了一种可能的实现方式，请参考图6，S103包括：S103-9、S103-10、S103-11以及S103-12，具体阐述如下。

S103-9，将所有时序违例的路径中的第三类标准逻辑单元替换为第二类标准逻辑单元。

可选地，在图6所示的步骤中，在首轮更换所有时序违例的路径（违反path）上的第三类标准逻辑单元（SVT）为第二类标准逻辑单元（LVT），因为SVT和LVT的power都较小，采用全换的方法，换到所有时序违例的路径中几乎没有SVT为止，此时，时序违反的数量会大量减少，可能地，会减少三分之二及以上。

S103-10，对替换完成后的布局布线图进行静态时序分析，将每一条时序违例的路径中的延时最大的第二类标准逻辑单元替换为第一类标准逻辑单元。

可选地，在次轮中，对于存在第二类标准逻辑单元（LVT）的时序违例的路径，采用在一条时序违例的路径上将一个第二类标准逻辑单元（LVT）为第一类标准逻辑单元（ULVT），当路径中存在多个第二类标准逻辑单元（LVT）时，将延时最大的第二类标准逻辑单元替换为第一类标准逻辑单元（ULVT），使得时序的收益可以最大化，同时减少ULVT的使用。

S103-11，对替换完成后的布局布线图进行静态时序分析，基于每一条时序违例的路径的时序违例大小确定对应的第二预设数量。

S103-12，将每一条时序违例的路径中第二预设数量的第二类标准逻辑单元替换为第一类标准逻辑单元。

可选地，经过前两轮的更换，剩余的违反数量大概在数百条左右，此时可以根据时序违例大小，确定还需要更换的第二类标准逻辑单元的数量，即第二预设数量。通过图6所示的步骤，可以最大限度的减少ULVT的使用，减少leakage power，对于物理设计是必不可少的。

在进行时序修复的通常情况下，可以直接将时序违例的路径上的所有SVT、LVT直接更换为延时最小的ULVT，以处理器核心的一次修复wcz（Worst case zero corner）时序为例，为了降低功耗，PR时未带wcz corner进行时序修复，选择PT后进行时序优化，PR未优化的wcz有9w+的时序违例的路径，如果对时序违例的路径的SVT和LVT直接更换为ULVT，那么需要更换15w左右的逻辑单元，ULVT比例上升7个点，会大量增加静态功耗。本申请实施例提供的图2、图5以及图6所示的步骤，可在完成时序修复的情况下，还可以减少ULVT的使用，减少leakage power，起到积极的作用。

在图1的基础上，关于如何进一步提升第一类标准逻辑单元的回收效果，本申请实施例还提供了一种可能的实现方式，请参考图7，在S102之前，还包括S101，具体阐述如下。

S101，按照预设的减小幅度对初始的预估偏差进行降低调节。

其中，降低调节后的预估偏差用于作为对第一类标准逻辑单元进行回收的执行参考要素。

可选地，在集成电路的布局布线图完成（PR）后，更新预估偏差（uncertainty），具体地，按照预设的减小幅度对初始的预估偏差进行降低调节。预估偏差（uncertainty）为对理想运行状况和实际运行状况之间的偏差的估计。

对于时序紧张的设计模块，通常会在PR时采用加严约束：适当提高频率或者提高uncertainty，使得比标准偏差（signoff的uncertainty）高，来使工具对时序进行“过修”。约束加严后，工具不可避免的就会使用更多的ulvt来优化时序，ulvt比例、leakage功耗也会随之上升。在本申请实施例中，在PR完成后，先将uncertainty 降低，例如比标准偏差（signoff的uncertainty）小5~10ps，再进行optPower，可以最大限度的回收ulvt，同时对时序的影响最小，对WNS(最差的路径的时序)几乎没有影响，TNS(所有违例路劲的总和)会有部分增加。

具体地，在PR完成后，更新uncertainty值，将powerEffort设置为high：setOptMode -powerEfforthigh，在原来约束上降低uncertainty值，以core为例，流程中的uncertainty过约10ps，就在PR后降低15ps的uncertainty，再进行optPower -postroute。最后的回收效果相比xtop、PT等工具效果更好，可以达到时序与power兼顾的目的。

应理解，在同样的预设力度下，预估偏差越低，第一类标准逻辑单元的回收比例越高。

关于如何进一步降低功耗，本申请实施例还提供了一种可能的实现方式，请参考下文。

可选地，在生成布局布线图之前，还需要通过综合工具把RTL代码，转换为门级网表，门级网表用于生成布局布线图。之前的综合工具只用了ulvt的时序，完成综合转换，在本申请实施例中，可以将SVT和LVT的时序添加至综合工具所调用的时序库，以使转换出来的门级网表直接包含一部分的SVT和LVT，以在前期流程中降低功耗。

可选地，还可以将merge multi-bit开关打开，以使将单bit寄存器，组合成多bit寄存器，具体由综合工具执行，当然也可以在PR过后完成。即在时序满足芯片的工作频率需求的前提下，将同时钟域下的至少两个单bit寄存器组合为一个或多个多bit寄存器，以起到降低功耗的作用。

可选地，还可以设置时钟门控单元（insert_clock_gating），以使每一个时钟门控单元所控制的逻辑单元的数量小于预设的数量阈值（例如128），增大工具添加icg的深度。后期通过灵活控制时钟门控单元，起到降低泄露功耗的目的。

可选地，在place阶段，就把时钟树放进来，设计人员参考时钟树在优化时序的同时降低功耗，实现early clock flow，优化时序的同时可以降低功耗。

请参考下表1，表1用于展示在在PR阶段做optPower（对第一类标准逻辑单元进行回收）的效果。其中，V0为未做功耗回收的对照组，V1为直接在innovus中做功耗回收，V2为使用xtop工具进行功耗回收，V3为先降低uncertainty，再在innovus中进行功耗回收。

表1

如表1所示，本申请实施例提供的方案效果最佳，其回收比例高达32%。

本申请实施例提供的集成电路优化方法是以arm架构的处理器核心作为载体进行的实验。作为处理器核心，在保证高频率的同时，还可以最大限度的减少ULVT的使用，降低leakage power。除高频模块外，对于低频模块降低ulvt比例的效果更佳。

请参阅图8，图8为本申请实施例提供的一种集成电路优化装置，可选的，该集成电路优化装置被应用于上文所述的电子设备。

如图8所示，集成电路优化装置包括：回收单元201和修复单元202。

回收单元201，用于在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

修复单元202，用于基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元。

可选地，回收单元201可以执行上述的S101和S102，修复单元202可以执行上述的S103。

需要说明的是，本实施例所提供的集成电路优化装置，其可以执行上述方法流程实施例所示的方法流程，以实现对应的技术效果。为简要描述，本实施例部分未提及之处，可参考上述的实施例中相应内容。

本申请实施例还提供了一种存储介质，该存储介质存储有计算机指令、程序，该计算机指令、程序在被读取并运行时执行上述实施例的集成电路优化方法。该存储介质可以包括内存、闪存、寄存器或者其结合等。

下面提供一种电子设备，可以为电脑、服务器以及其他具备信息处理能力的可编程设备。该电子设备如图9所示，可以实现上述的集成电路优化方法；具体的，该电子设备包括：处理器10，存储器11、总线12。处理器10可以是CPU。存储器11用于存储一个或多个程序，当一个或多个程序被处理器10执行时，执行上述实施例的集成电路优化方法。

如图9所示，电子设备包括处理器10、存储器11、总线12。处理器10、存储器11通过总线12连接，处理器10用于执行存储器11中存储的可执行模块，例如计算机程序。

处理器10可以是一种集成电路芯片，具有信号的处理能力。在实现过程中，集成电路优化方法的各步骤可以通过处理器10中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器10可以是通用处理器，包括中央处理器（Central Processing Unit，简称CPU）、网络处理器（Network Processor，简称NP）等；还可以是数字信号处理器（DigitalSignal Processor，简称DSP）、专用集成电路（Application SpecificIntegrated Circuit，简称ASIC）、现场可编程门阵列（Field－ProgrammableGate Array，简称FPGA）或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

存储器11可能包含高速随机存取存储器（RAM：Random Access Memory），也可能还包括非不稳定的存储器（non-volatile memory），例如至少一个磁盘存储器。

总线12可以是ISA（Industry StandardArchitecture）总线、PCI（PeripheralComponentInterconnect）总线或EISA（Extended Industry StandardArchitecture）总线等。图9中仅用一个双向箭头表示，但并不表示仅有一根总线12或一种类型的总线12。

存储器11用于存储程序，例如集成电路优化装置对应的程序。集成电路优化装置包括至少一个可以软件或固件（firmware）的形式存储于存储器11中或固化在电子设备的操作系统（operating system，OS）中的软件功能模块。处理器10在接收到执行指令后，执行所述程序以实现集成电路优化方法。

可能地，本申请实施例提供的电子设备还包括通信接口13。通信接口13通过总线与处理器10连接。电子设备可以通过通信接口13与其他终端进行交互。

应当理解的是，图9所示的结构仅为电子设备的部分的结构示意图，电子设备还可包括比图9中所示更多或者更少的组件，或者具有与图9所示不同的配置。图9中所示的各组件可以采用硬件、软件或其组合实现。

在本申请所提供的实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (13)

1.一种集成电路优化方法，其特征在于，所述方法包括：

在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：

S103-1，从时序违例的路径中确定第二类目标路径，其中，所述第二类目标路径为至少两个时序违例的路径的公共路径或独立的时序违例的路径；

S103-2，增加所述第二类目标路径所对应的时序余量；

所述增加所述第二类目标路径所对应的时序余量的步骤，包括：

S103-2B，在所述第二类目标路径中存在所述第三类标准逻辑单元时，从所述第三类标准逻辑单元中确定一个延时最大的作为第一替换目标；

S103-2C，将所述第一替换目标替换为第二类标准逻辑单元或第一类标准逻辑单元；

S103-2D，在所述第二类目标路径中不存在所述第三类标准逻辑单元时，从所述第二类标准逻辑单元中确定一个延时最大的作为第二替换目标；

S103-2E，将所述第二替换目标替换为第一类标准逻辑单元。

2.如权利要求1所述的集成电路优化方法，其特征在于，在替换完成后，所述方法还包括：

S103-2F，对S103-2C和S103-2E替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径，若存在，则重复从时序违例的路径中确定第二类目标路径。

3.如权利要求1所述的集成电路优化方法，其特征在于，在按照预设力度对第一类标准逻辑单元进行回收之前，所述方法还包括：

按照预设的减小幅度对初始的预估偏差进行降低调节，其中，降低调节后的预估偏差用于作为对第一类标准逻辑单元进行回收的执行参考要素。

4.一种集成电路优化方法，其特征在于，所述方法包括：

在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：

S103-3，将最差路径中的第三类标准逻辑单元全部替换为第二类标准逻辑单元，其中，所述最差路径为时序违例最大的路径；

S103-4，对S103-3替换完成后的布局布线图进行静态时序分析，确定第三类目标路径，所述第三类目标路径为替换后时序违例最大的路径；

S103-5，在所述第三类目标路径中确定第一预设数量的第三替换目标，其中，所述第三替换目标为所述第三类标准逻辑单元和/或所述第二类标准逻辑单元，所述第一预设数量与所述第三类目标路的时序违例大小相匹配；

S103-6，将所述第三替换目标替换为第一类标准逻辑单元。

5.如权利要求4所述的集成电路优化方法，其特征在于，在将所述第三替换目标替换为第一类标准逻辑单元之后，所述方法还包括：

S103-7，对S103-6替换完成后的布局布线图进行静态时序分析，确定是否还存在时序违例的路径；

S103-8，若存在，则将时序违例的路径中与终点距离最近的所述第三类标准逻辑单元或所述第二类标准逻辑单元逐次替换为所述第一类标准逻辑单元，直至不存在时序违例的路径。

6.如权利要求4所述的集成电路优化方法，其特征在于，在按照预设力度对第一类标准逻辑单元进行回收之前，所述方法还包括：

按照预设的减小幅度对初始的预估偏差进行降低调节，其中，降低调节后的预估偏差用于作为对第一类标准逻辑单元进行回收的执行参考要素。

7.一种集成电路优化方法，其特征在于，所述方法包括：

在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复的步骤，包括：

S103-9，将所有时序违例的路径中的所述第三类标准逻辑单元替换为所述第二类标准逻辑单元；

S103-10，对S103-9替换完成后的布局布线图进行静态时序分析，将每一条时序违例的路径中的延时最大的第二类标准逻辑单元替换为所述第一类标准逻辑单元；

S103-11，对S103-10替换完成后的布局布线图进行静态时序分析，基于每一条时序违例的路径的时序违例大小确定对应的第二预设数量；

S103-12，将每一条时序违例的路径中第二预设数量的第二类标准逻辑单元替换为第一类标准逻辑单元。

8.如权利要求7所述的集成电路优化方法，其特征在于，在按照预设力度对第一类标准逻辑单元进行回收之前，所述方法还包括：

按照预设的减小幅度对初始的预估偏差进行降低调节，其中，降低调节后的预估偏差用于作为对第一类标准逻辑单元进行回收的执行参考要素。

9.一种集成电路优化装置，其特征在于，所述装置包括：

回收单元，用于在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

修复单元，用于基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复，包括：

S103-1，从时序违例的路径中确定第二类目标路径，其中，所述第二类目标路径为至少两个时序违例的路径的公共路径或独立的时序违例的路径；

S103-2，增加所述第二类目标路径所对应的时序余量；

所述增加所述第二类目标路径所对应的时序余量，包括：

S103-2B，在所述第二类目标路径中存在所述第三类标准逻辑单元时，从所述第三类标准逻辑单元中确定一个延时最大的作为第一替换目标；

S103-2C，将所述第一替换目标替换为第二类标准逻辑单元或第一类标准逻辑单元；

S103-2D，在所述第二类目标路径中不存在所述第三类标准逻辑单元时，从所述第二类标准逻辑单元中确定一个延时最大的作为第二替换目标；

S103-2E，将所述第二替换目标替换为第一类标准逻辑单元。

10.一种集成电路优化装置，其特征在于，所述装置包括：

回收单元，用于在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

修复单元，用于基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复，包括：

S103-3，将最差路径中的第三类标准逻辑单元全部替换为第二类标准逻辑单元，其中，所述最差路径为时序违例最大的路径；

S103-4，对S103-3替换完成后的布局布线图进行静态时序分析，确定第三类目标路径，所述第三类目标路径为替换后时序违例最大的路径；

S103-5，在所述第三类目标路径中确定第一预设数量的第三替换目标，其中，所述第三替换目标为所述第三类标准逻辑单元和/或所述第二类标准逻辑单元，所述第一预设数量与所述第三类目标路的时序违例大小相匹配；

S103-6，将所述第三替换目标替换为第一类标准逻辑单元。

11.一种集成电路优化装置，其特征在于，所述装置包括：

回收单元，用于在集成电路的布局布线图完成后，按照预设力度对第一类标准逻辑单元进行回收，包括按照预设力度将第一类目标路径下的第一类标准逻辑单元替换为第二类标准逻辑单元或第三类标准逻辑单元；

其中，所述第一类标准逻辑单元、所述第二类标准逻辑单元以及所述第三类标准逻辑单元的门限电压依次增大，所述第一类目标路径为所述布局布线图中时序余量大于预设阈值的路径；

修复单元，用于基于所述布局布线图的时序分析结果进行时序修复；

其中，所述时序修复包括将时序违例的路径中的至少一个所述第二类标准逻辑单元或所述第三类标准逻辑单元替换为所述第一类标准逻辑单元；

所述基于所述布局布线图的时序分析结果进行时序修复，包括：

S103-9，将所有时序违例的路径中的所述第三类标准逻辑单元替换为所述第二类标准逻辑单元；

S103-10，对S103-9替换完成后的布局布线图进行静态时序分析，将每一条时序违例的路径中的延时最大的第二类标准逻辑单元替换为所述第一类标准逻辑单元；

S103-11，对S103-10替换完成后的布局布线图进行静态时序分析，基于每一条时序违例的路径的时序违例大小确定对应的第二预设数量；

S103-12，将每一条时序违例的路径中第二预设数量的第二类标准逻辑单元替换为第一类标准逻辑单元。

12.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求1-8中任一项所述的方法。

13.一种电子设备，其特征在于，包括：处理器和存储器，所述存储器用于存储一个或多个程序；当所述一个或多个程序被所述处理器执行时，实现如权利要求1-8中任一项所述的方法。