CN117981214A - 驱动器电路系统和电源系统 - Google Patents

Abstract

在实例中，一种电路(100)包含具有控制电压输入、反馈输入、第一控制输出和第二控制输出的输入级(106)。所述反馈输入耦合到驱动器输出(102)。第一路径级(108)具有第一电压输入和第三输出。所述第一电压输入耦合到所述第一控制输出，并且所述第三输出耦合到所述驱动器输出。第二路径级(110)具有第二电压输入和第四输出。所述第二电压输入耦合到所述第二控制输出，并且所述第四输出耦合到所述驱动器输出(102)。负载晶体管具有耦合到所述驱动器输出(102)的控制输入。所述输入级(106)被配置成响应于电压输出处的输出电压而提供对所述第一路径级(108)的gm提升以接通所述负载晶体管。

Description

驱动器电路系统和电源系统

技术领域

本说明书涉及驱动器电路系统和使用所述驱动器电路系统的系统。

背景技术

低压差(LDO)电压调节器在多种应用中供电，例如在例如压控振荡器(VCO)、模数转换器、数模转换器(DAC)、高端处理器、射频(RF)放大器、串行器-解串器(SerDes)电路、现场可编程门阵列(FPGA)等的低压装置中。被配置成驱动LDO的电源管理电路系统可影响LDO的性能。例如，电源管理电路系统的速度和余量可影响总体LDO性能。

发明内容

在所描述的实例中，一种电路包含输入级、第一和第二路径级以及负载晶体管。所述输入级具有控制电压输入、反馈输入、第一控制输出和第二控制输出。所述反馈输入耦合到驱动器输出。所述第一路径级具有第一电压输入和第三输出。所述第一电压输入耦合到所述第一控制输出，并且所述第三输出耦合到所述驱动器输出。所述第二路径级具有第二电压输入和第四输出。所述第二电压输入耦合到所述第二控制输出，并且所述第四输出耦合到所述驱动器输出。所述负载晶体管具有控制输入和电压输出。所述控制输入耦合到所述驱动器输出，并且所述输入级被配置成响应于所述电压输出处的输出电压而应用对所述第一路径级的gm提升以接通所述负载晶体管。

在另一所描述的实例中，一种电路包含共同路径输入级，所述共同路径输入级被配置成响应于误差信号请求接通负载晶体管而在第一输出处提供第一gm提升控制信号。所述共同路径输入级被配置成响应于所述误差信号请求断开所述负载晶体管而在第二输出处提供第二控制信号。第一路径级被配置成响应于所述第一gm提升控制信号而将第一电压提供到驱动器输出。第二路径级被配置成响应于所述第二控制信号而将第二电压提供到所述驱动器输出。所述负载晶体管被配置成通过响应于所述第一电压而接通且响应于所述第二电压而断开来响应于所述驱动器输出处的所述电压而调节输出电压。

在另一所描述的实例中，一种系统包含外环电路、AB类驱动器和负载。所述外环电路具有参考输入、反馈电压输入和误差输出。所述AB类驱动器包含共同路径级、上拉路径电路和下拉路径电路。所述共同路径级具有误差输入、反馈输入、第一gm提升输出和第二输出。所述误差输入耦合到所述误差输出。所述上拉路径电路包含第一缓冲器和上拉晶体管。所述第一缓冲器具有第一缓冲器输入和第一缓冲器输出，其中所述第一缓冲器输入耦合到所述第一gm提升输出。所述上拉晶体管具有第一控制输入和第三输出。所述第一控制输入耦合到所述第一缓冲器输出，并且所述第三输出耦合到驱动器输出。所述下拉路径电路包含第二缓冲器和下拉晶体管。所述第二缓冲器具有第二电压输入和第二缓冲器输出，其中所述第二电压输入耦合到所述第二输出。所述下拉晶体管具有第二控制输入和第四输出。所述第二控制输入耦合到所述第二缓冲器输出，并且所述第四输出耦合到所述驱动器输出。所述负载具有输入和反馈输出，其中所述输入耦合到所述驱动器输出，并且所述反馈输出耦合到所述反馈电压输入。所述反馈输出被配置成提供表示输出电压的信号。

附图说明

图1说明耦合到负载的实例驱动器电路。

图2说明包含驱动器电路的实例电压调节器。

图3说明实例驱动器电路实施方案。

图4说明展示用于不同实例驱动器电路的开环和闭环响应的曲线图。

图5说明耦合到负载的另一实例驱动器电路。

具体实施方式

实例涉及驱动器电路系统，例如AB类驱动器电路，且涉及实施一或多个AB类驱动器电路的系统和电路。

作为实例，驱动器电路包含并联耦合在第一电压端子与第二电压端子之间的共同路径输入级以及第一和第二输出级。第一和第二输出级中的每一者可实施为包含相应的缓冲器和输出晶体管。输出晶体管可耦合在第一电压端子与第二电压端子之间，其中每个输出晶体管耦合到驱动器输出。共同路径输入级具有第一和第二输出，其中第一输出耦合到第一输出级的相应缓冲器的输入，并且第二输出耦合到第二输出级的相应缓冲器的输入。共同路径输入级被配置成响应于误差信号而在第一输出处提供跨导(gm)提升控制信号以控制第一输出级的相应输出晶体管。共同路径输入级被配置成响应于误差信号而在第二输出处提供第二控制信号以控制第二输出级的相应输出晶体管。共同路径输入级被配置成将gm提升应用于与被驱动的共同路径输入或负载晶体管相同的极性。对于n沟道金属氧化物半导体(NMOS)输入或负载的实例，共同路径输入级被配置成将gm提升应用于负载NMOS的上拉或接通。对于p沟道金属氧化物半导体(PMOS)输入或负载的实例，共同路径输入级被配置成将gm提升应用于负载PMOS的下拉或接通。在一些实例中，共同路径电路包含补偿滤波器以减少驱动器电路的闭环响应中的峰化。

本文中所描述的驱动器电路可实施为闭环AB类驱动器，其被配置成将驱动信号供应到电容电路，所述电容电路适于耦合到驱动器输出。电容电路可包含场效应晶体管(FET)(例如，n沟道FET(NFET)或p沟道FET(PFET))、双极结晶体管(BJT)(例如，NPN或PNP)和/或具有输入电容的其它装置。例如，驱动器输出耦合到低阈值电压(Vth)低压差(LDO)功率FET的栅极。驱动器电路被配置成使用gm提升来接通功率FET。驱动器电路还可被配置成在低输入低输出(LILO)操作中驱动LDO功率FET的栅极接近接地以完全断开，这使得驱动器电路能够实现低余量。驱动器电路还可针对有限电流预算维持驱动器输出处的低输出阻抗，以便在高带宽(例如，大于1MHz)LDO环路中保持稳定。本文中所描述的AB类驱动器电路和系统因此可被配置成实施低余量、高带宽驱动器电路。驱动器电路还可通过较小的电流实现减小的输出阻抗，以允许由共同路径电路实施的上游电源管理与许多现有设计相比具有较小的面积并使用减小的电流。

如本文中所使用，术语“电路”可包含执行电路功能的有源和/或无源元件的集合，例如，模拟电路或控制电路。另外或替代地，举例来说，术语“电路”可包含集成电路(IC)，其中所有和/或一些电路元件制造在共同衬底(例如，半导体衬底，例如裸片或芯片)上。在实例中，驱动器电路100实施在集成电路(IC)芯片中或实施为芯片上系统(SoC)的部分。

图1展示具有驱动器输出102的实例AB类驱动器电路100。例如，驱动器输出102为适于耦合到输出电路系统104的端子。在实例中，当在驱动器输出102处耦合时，输出电路系统104包含电容负载，例如包含晶体管(例如，FET、BJT等)、电容器或具有输入电容(例如，大于100pF)的负载装置。驱动器电路100包含共同路径输入级106、第一输出级108和第二输出级110。共同路径输入级106具有输入112以及第一输出114和第二输出116。输入112适于接收误差信号V_ERROR，所述误差信号例如表示用于增大或减小提供到输出电路系统104或以其它方式供所述输出电路系统使用的输出电压的命令。在图1的实例中，驱动器电路100耦合在展示为电压VDD和接地的第一电压端子118与第二电压端子120之间。其它相对电压可在其它实例中使用以在端子118与120之间建立所要电压电位。

输入级106包含具有耦合到(或提供)共同路径输入112的栅极的输入晶体管M1。在图1的实例中，M1展示为NFET。在另一实例中，M1可实施为PFET或另一类型的晶体管。M1的漏极耦合到电流镜122，并且M1的源极耦合到驱动器输出102，驱动器电路100在所述驱动器输出处提供驱动器输出信号VDRV。电流镜122包含晶体管M2和M3，所述晶体管展示为P沟道FET(PFET)。在另一实例中，不同类型的晶体管可用于例如在不同驱动器配置中实施电流镜122。M2为二极管连接的，其中源极耦合到端子118，并且漏极耦合到M1的漏极。M3的源极耦合到端子118，并且漏极通过电流源124耦合到接地端子120。电流源124被配置成将偏置电流提供到M3的漏极，例如可以是固定或动态偏置电流。补偿滤波器网络126与电流源124并联耦合。耦合到电流源124和滤波器网络126的M3的漏极还耦合到输入级106的第一输出114。滤波器网络126被配置成使输出114稳定。

第一输出级108包含缓冲器130和输出晶体管M4。缓冲器130的输入耦合到第一输出114，并且缓冲器输出耦合到M4的栅极。M4耦合在电压端子118与驱动器输出102之间。例如，缓冲器130的输入具有正极性。输入级106被配置成响应于误差信号V_ERROR具有表示用以增大(或减小)输出电压的命令的值而在114处供应gm提升控制信号。例如，包含电流源124和滤波器网络126的增益提升电路系统耦合到电流镜的输出(M3的漏极和输出114)。如本文中所描述，增益提升电路系统基于M3的漏极、电流源124和滤波器网络126处的组合阻抗提供由M3的gm乘以114处的输出阻抗所描述的增益。增益提升电路因此被配置成实施第一输出级108的gm提升。输入级106因此被配置成将gm提升控制信号提供到输出级108的输入。在图1的实例中，缓冲器130被配置成将gm提升信号从114传递到M4的栅极，并且M4接通以将驱动器输出102耦合到端子118，因此将驱动器输出102上拉。114处的gm提升控制信号实现M4的较强接通，以提供对如本文中所描述的输出电路系统104的增加的功率需求的改进响应性。

第二输出级110包含缓冲器132和输出晶体管M5。缓冲器132的输入耦合到第二输出116，所述第二输出耦合到M2和M3的共同栅极。缓冲器132的输出耦合到M5的栅极，并且M5耦合在驱动器输出102与电压端子120之间。例如，缓冲器132的输入具有负极性(例如，与缓冲器130的输入处的极性相反)。输入级106被配置成响应于误差信号V_ERROR请求减小或不改变输出电压而在第二输出116处供应相应的控制信号。在图1的实例中，缓冲器132被配置成将第二控制信号传递到M5的栅极，所述第二控制信号激活M5以将驱动器输出102耦合到端子120且按需要而将驱动器输出102下拉到接近接地。输入级106可被配置成在没有gm提升的情况下将第二控制信号提供到第二输出级110，没有gm提升的情况是如提供到第一输出级108的情况那样。在114处的gm提升控制信号使得M4的接通比M5的接通更强，且因此响应于输出电路系统104对输出102处的信号的响应的电压和/或电流需求增加而减少输出102处的下冲。

在一些实例中，M5可使用与M4具有相同晶体管风格(flavor)的晶体管来实施。如本文中所使用，给定类型的晶体管(例如，FET或BJT)具有多个子类型，其在本文中被称为风格(例如，N或P风格)。例如，FET晶体管类型(例如，MOSFET或结FET(JFET))可以n沟道FET(NFET)和PFET风格实施。类似地，晶体管的BJT类型可以NPN和PNP风格实施。给定驱动器电路100可包含多于一种类型的晶体管，且不同类型的晶体管可为相同或不同风格，如本文中所描述。对于使用FET实施驱动器电路100的实例，M4和M5都是NFET，或M4和M5都是PFET。在其它实例中，例如在M4和M5实施为双极结晶体管(BJT)的情况下，M4和M5都是NPN BJT，或M4和M5都是PNP BJT。

在输出电路系统104实施为包含具有耦合到驱动器输出102的控制输入的负载晶体管(例如，LDO功率晶体管，例如图2和3中所示的M12)的实例中，LDO晶体管可实施为与M4和M5两者相同的晶体管风格(例如，N或P)。在102处耦合的LDO晶体管可以是与M4和M5相同或不同类型的晶体管，但实施为相同的风格(例如，N或P)。例如，M4和M5是NFET，并且LDO晶体管是NPN BJT(例如，所有N风格晶体管)。在另一实例中，M4和M5是PFET，并且LDO晶体管是PNP BJT(例如，所有P风格晶体管)。其它类型和风格的晶体管也可用于M4、M5和LDO晶体管。在AB类驱动器的推挽缓冲器输出级中针对M4和M5使用相同晶体管风格可提高LILO操作的性能。例如，使用相同的晶体管风格有助于在驱动器输出102的下拉期间改善M5上的余量，并且还可有助于减小102处的输出阻抗(例如，1/gm)以增加M4的上拉强度。

通过如本文中所描述将输入级106配置成实施gm提升，还可针对给定偏置电流减小102处的输出阻抗。因此，驱动器电路100可实施有低余量和高带宽，特别适合于LILO操作和快速速度。这进一步使得上游电源管理电路系统(例如，电荷泵电路系统-未展示)能够以减小的面积实施，且被配置成在比许多现有方法低的电流下工作。

图2展示被配置成在输出202处提供经调节输出电压VOUT的实例电压调节器系统200。调节器系统200包含驱动器电路100，例如，可用于实施图1的驱动器电路100。图2的描述还涉及图1。例如，驱动器电路100包含输入级106、第一输出级108和第二输出级110，它们耦合在展示为VDD和接地的第一电压端子118与第二电压端子120之间。并且，输出电路104包含负载晶体管M12和输出202以及耦合到202的电路系统(如果存在)。

调节器系统200包含被配置成响应于反馈而控制输出电压VOUT的外环电路204。在图2的实例中，外环电路204包含具有耦合到输出202的反相输入的误差放大器206。在另一实例中，除法器电路(例如，电阻分压器)可耦合在输出202与误差放大器206的反相输入之间。误差放大器206的非反相输入被配置成接收参考电压VREF。例如，非反相输入耦合到被配置成提供参考电压VREF的参考电压发生器(例如，数模转换器或其它DC源)的输出。误差放大器206具有耦合到输入级106的输入112的输出。例如包含电阻器R1和电容器C1的滤波器网络耦合在放大器输出与接地之间。滤波器网络被配置成帮助使到输入112的误差信号V_ERROR稳定，所述误差信号被供应到驱动器电路100的输入112。误差放大器206被配置成响应于VOUT和VREF将误差信号V_ERROR提供到输入。误差信号V_ERROR提供表示在输出202处将产生更高输出电压还是更低输出电压的电压命令。

输入级106包含输入晶体管M1，所述输入晶体管具有耦合到放大器206的输出的栅极。滤波器208在内环反馈路径中耦合在M1的源极与驱动器输出102之间。例如，滤波器208包含并联电阻器R2和电容器C2，所述电容器被配置成减弱在输出102处提供的驱动器输出信号VDRV中的峰化。M1的漏极耦合到由FET M2和M3形成的电流镜122。M2的栅极和漏极耦合到M1的漏极。M2和M3具有耦合到端子118的共同栅极和共同源极。M3的漏极通过电流源124耦合到接地端子120。电流源124被配置成将偏置电流提供到M3的漏极，例如固定或动态偏置电流源。电流源124可实施为包含耦合到主偏置电流发生器(例如，在实施系统200的IC内)的电流镜的布置。在图2的实例中，与电流源124并联耦合的补偿滤波器网络126包含串联耦合在输出114与端子120(例如，接地)之间的电阻器R3和电容器C3。

驱动器电路100的第一输出级108包含与相应电流源210和212串联耦合在电压端子118与120之间的PFET M6。M6的栅极耦合到输入级106的输出114。M6的源极耦合到NFETM4的栅极，并且M4的源极耦合到驱动器输出102。另一NFET M7耦合在M4的栅极与接地端子120之间。M7的栅极耦合到M6的漏极。因此，在图2的实例中，输入级106实施为用于驱动控制路径(例如，展示为接通路径)的gm提升缓冲器，所述gm提升缓冲器被配置成响应于误差信号V_ERROR具有表示用以增大202处的输出电压VOUT的命令的值而控制M4上拉驱动输出102，这接通负载晶体管M12。

驱动器电路100的第二输出级110包含PFET M8，其具有耦合到电压端子118(例如，VDD)的源极和耦合到M9的漏极且耦合到M9和M10两者的栅极的漏极。类似于M8，M9和M10的源极耦合到电压端子118。电流源214耦合在M9的漏极与电压端子120(例如，接地)之间。电流源214被配置成偏置由M8、M9和M10形成的电流镜网络。M10的漏极耦合到NFET M11的漏极，所述漏极以二极管连接在M10与电压端子120(例如，接地)之间。M11的栅极和源极耦合到输出FET M5的栅极。在图2的实例中，由M8、M9、M10、M11和电流源214形成的缓冲器被配置成响应于由输入级106在116处提供的控制信号而接通M5且下拉驱动器输出102。如上文所描述，输入级106被配置成响应于误差信号V_ERROR命令减小或不增大VOUT而在116处提供控制信号以用于激活输出FET M5。

系统200还包含具有耦合到驱动器输出102的栅极的负载FET M12。M12的源极耦合到输出端子202，并且M12的漏极耦合到输入电压端子216，所述输入电压端子适于耦合到输入电压VIN。例如，M12实施为LDO功率FET。如本文中所描述，M12可实施为N或P风格负载晶体管。在图2的实例中，M4、M5和M12展示为实施为相应NFET。在另一实例中，M4、M5和M12实施为PFET，其中VDD和VIN将变为相同的电压电源。

M4、M5和M12中的每一者可使用相同风格的晶体管来实施，如本文中所描述。在图2的实例中，M4、M5和M12中的每一者是使用相应的NFET来实施。在替代实例中，M4、M5和M12中的每一者可使用相应的PFET来实施。在此替代实例中，驱动器电路中的剩余FET的风格将变化(例如，NFET将变为PFET，且PFET将变为NFET)，并且相对电压将与所展示和描述的相对电压反相。在晶体管使用BJT来实施的又一实例中，M4、M5和M12中的每一者可使用相同风格的BJT来实施，即，这些晶体管可以是NPN BJT或可以是PNP BJT。相应晶体管还可在FET与BJT之间混合类型，且以相同风格实施。

在实例中，包含外环电路204、驱动器电路100和输出FET M12的调节器系统200实施在单个IC中(例如，在给定IC裸片上)。在另一实例中，输出FET M12是在实施驱动器电路100和外环电路204的IC外部的单独IC的部分。

在图2的实例中，驱动器电路100被配置成响应于误差信号V_ERROR具有表示VOUT<VREF的值而对由输出级108实施的接通路径进行gm提升。例如，驱动器电路100的增益如下表示：

其中：

表示归因于M1和M2的输入级106的增益；

表示归因于M8、M10、M5、M9和M11的输出级110的增益；并且表示归因于M4和M3以及M3的输出阻抗与电流源124与滤波器网络126并联的阻抗并联的输出级108的增益，所述滤波器网络包含电阻器R3和电容器C3。

因此，在实践中，组件的值可被配置成调谐gm提升，在VDRV在驱动器输出102处的上拉期间或在M12接通时应用于输出级108的输入。例如，电流源124和滤波器网络126被配置成增加M6的栅极处(例如，输出114处)的阻抗以实施对第一路径级的gm提升，如以上等式中所示。在实例中，由于输入级106的输出114处增加的阻抗(例如，由于)，gm提升可将跨导增益(gm)增加一百倍或更多。

在M4接通期间的gm提升可因此在使用少量偏置电流的同时将来自LDO环路的电容功率FET栅极(或耦合到驱动器输出102的其它电容负载)的极点推到更高的频率。第二输出级110被配置成将负载晶体管M12断开至接地饱和电压V_DSAT或电源电压内(取决于驱动器电路100的配置)。例如，响应于M5接通以下拉驱动器输出102，驱动电压VDRV摆动到高于120处的电压(例如，接地)的M5的饱和电压(例如，V_DSAT,M5)，同时维持低宽带输出阻抗。此类特征可在低成本、低偏置电流电路配置中(例如，在IC上)实施，其适用于高带宽LDO操作。

鉴于前述内容，电压调节系统200包含AB类驱动器电路，所述AB类驱动器电路在预期操作条件的范围内提供所要电压余量和高带宽。驱动器电路对于LILO应用特别高效且经济。

图3展示如本文中所描述的包含闭环AB类驱动器电路100的实例调节器系统300的高级电路图。驱动器电路300可根据本文中所描述的实例驱动器(例如，图1和2中所示的电路100和电路200)来实施。因此，图3的描述还涉及图1和2。基于此描述的驱动器电路系统的其它配置也可用于调节器系统300中。调节器系统300包含外部控制环路，所述外部控制环路包含误差放大器206，所述误差放大器具有耦合到调节器输出202的反相输入和被配置成接收参考电压VREF的非反相输入。例如包含R1和C1的滤波器耦合到误差放大器206的输出，以在驱动器电路100的输入112处提供误差信号V_ERROR。

驱动器电路100包含共同路径输入级106和相应输出级108和110。如本文中所描述，共同路径输入级106被配置成实施对输出级108的gm提升。gm提升使得驱动器电路能够更快速地对增加的电流需求作出反应且减少下冲。因此，驱动器电路100被配置成实施LDO功率FET M12的较强接通或上拉102处的VDRV。这与往往被配置成实施LDO功率FET的较强断开以减少过冲瞬变的一些现有设计形成对比。

在实例中，包含外环电路204、驱动器电路100和输出FET M12的系统300实施在共同IC中。在另一实例中，输出FET M12是在实施驱动器电路100和外环电路204的IC外部的单独IC的部分。

在图3的实例中，输出电路系统104包含与负载304并联耦合到输出202的输出电容器COUT。负载304可由各种电路实施。可实施为负载304的电路的实例包含压控振荡器(VCO)、模数转换器、DAC、高端处理器、RF放大器、SerDes电路和FPGA。替代地，在其它实例中，M12、COUT和负载304可以用一或多个其它负载替换。

图4描绘曲线图400和402，其展示用于图2的调节器系统200的M4的栅极处的用于不同实例AB类驱动器电路的开环和封环增益和相位响应。曲线图400包含用于图2的驱动器电路100的开环响应404和闭环响应406，其中滤波器208已从系统200省略。如曲线图400和402中所示，驱动器电路100被配置成将中间极点推到远超出LDO的单位增益带宽。然而，曲线图400中的闭环响应406(在不存在滤波器208的情况下)展现一些峰化，展示于408处。峰化刚好在系统200的全局控制环路的单位增益带宽之后出现。

其它曲线图402包含在不存在图2中所示的RC滤波器208的情况下用于驱动器电路100的相应开环和闭环相位响应的曲线图410和412。当驱动器电路100被配置成包含并联RC滤波器208时，来自响应406的峰化408将被去除或减弱。因此，所得驱动器电路可在预期操作条件范围内提高稳定性。

作为另一实例，图5是展示为图1的电路100的大体上反相版本的实例AB类驱动器电路500。因此，图5的描述在适当时还涉及图1。例如，驱动器电路500具有适于耦合到输出电路系统104的输出102(例如，端子)，所述输出电路系统在图5中展示为包含PFET M12(例如，LDO功率PFET)。如本文中所描述，驱动器电路100包含共同路径输入级106、第一输出级108和第二输出级110。共同路径输入级106具有输入112以及第一输出114和第二输出116。输入112适于接收例如表示用于增大或减小输出202处的输出电压VOUT的命令的误差信号V_ERROR。在图1的实例中，驱动器电路100耦合在展示为电压VDD和接地的第一电压端子118与第二电压端子120之间。其它相对电压可在其它实例中使用以在端子118与120之间建立所要电压电位。输出202耦合到电源电压VIN，所述电源电压可耦合到端子118。

在图5的实例中，输入级106包含具有耦合到(或提供)共同路径输入112的栅极的PFET M1。M1的漏极耦合到电流镜122，并且M1的源极耦合到驱动器输出102。驱动器电路100被配置成在102处提供驱动器输出信号VDRV。电流镜122包含晶体管M2和M3，所述晶体管展示为NFET。M2为二极管连接的，其中源极耦合到端子120且漏极耦合到M1的漏极。M3的源极耦合到端子120，并且源极通过电流源124耦合到端子118。电流源124被配置成将偏置电流提供到M3的漏极，例如可以是固定或动态偏置电流。补偿滤波器网络126与电流源124并联耦合。耦合到电流源124和滤波器网络126的M3的漏极还耦合到输入级106的第一输出114。滤波器网络126被配置成使输出114处的控制信号稳定。

第一输出级108包含缓冲器130和输出晶体管M4。缓冲器130的输入耦合到第一输出114，并且缓冲器输出耦合到M4的栅极。M4耦合在电压端子120与驱动器输出102之间。例如，缓冲器130的输入具有负极性。输入级106被配置成响应于误差信号V_ERROR具有表示减小(或不改变)VOUT的命令的值而在114处供应gm提升控制信号。例如，包含电流源124和滤波器网络126的增益提升电路系统耦合到电流镜的输出(M3的漏极和输出114)。如本文中所描述，增益提升电路系统基于M3的漏极、电流源124和滤波器网络126处的组合阻抗提供由M3的gm乘以114处的输出阻抗所描述的增益。增益提升电路因此被配置成实施第一输出级108的gm提升。输入级106因此被配置成将gm提升控制信号提供到输出级108的输入。在图1的实例中，缓冲器130被配置成将gm提升信号从114传递到M4的栅极。M4响应于114处的gm提升信号而接通，以将驱动器输出102耦合到端子120，因此，下拉驱动器输出102以接通PFETM12。例如响应于在202处耦合的负载的功率需求，114处的gm提升控制信号实现M4的较强接通，以促进PFET M12的接通(例如，下拉)。

第二输出级110包含缓冲器132和输出晶体管M5。缓冲器132的输入耦合到第二输出116，所述第二输出耦合到M2和M3的共同栅极。缓冲器132的输出耦合到M5的栅极，并且M5耦合在驱动器输出102与电压端子118之间。例如，缓冲器132的输入具有正极性(例如，与缓冲器130的输入处的极性相反)。输入级106被配置成响应于误差信号V_ERROR请求增大VOUT而在第二输出116处供应相应的控制信号。在图5的实例中，缓冲器132被配置成将第二控制信号传递到M5的栅极，所述第二控制信号激活M5以将驱动器输出102耦合到端子118且按需要而上拉驱动器输出102。

鉴于前述内容，本文中所描述的电路和系统可实施具有较低余量、较高带宽和改善的瞬变响应的驱动器电路。驱动器电路还可被配置有针对给定偏置电流的更低输出阻抗，这使得驱动器电路能够与其它驱动器设计相比实现更高的带宽操作。

因此，如本文中所描述的实施AB类驱动器电路的电路和系统可用于将较低电源电压提供到终端设备负载，从而节省功率。此外，尤其归因于减少的下冲的改善的瞬变响应可进一步实现提高的速度和更高的准确性。驱动器电路中使用(例如，供电流源124、电流源210和电流212使用)的较低偏置电流提供功率节省且实现更小的电荷泵。共同地，此类因素使得驱动器电路能够以比现有同类解决方案更小的尺寸来实施。

在本说明书中，术语“耦合(couple)”或“耦合(couples)”意指间接或直接连接。因此，如果第一装置耦合到第二装置，则所述连接可能是通过直接连接，或通过经由其它装置和连接的间接连接。举例来说，如果装置A生成信号以控制装置B执行动作，则：(a)在第一实例中，装置A耦合到装置B；或(b)在第二实例中，如果中间组件C不改变装置A与装置B之间的功能关系，则装置A通过中间组件C耦合到装置B，因此装置B由装置A经由装置A所生成的控制信号控制。

叙述“基于”意指“至少部分地基于”。因此，如果X基于Y，则X可以取决于Y和任何数目的其它因素。

在权利要求书的范围内，在所描述实施例中可以进行修改，且其它实施例是可能的。

Claims (23)

1.一种电路，其包括：

输入级，其具有控制电压输入、反馈输入、第一控制输出和第二控制输出，所述反馈输入耦合到驱动器输出；

第一路径级，其具有第一电压输入和第三输出，所述第一电压输入耦合到所述第一控制输出，且所述第三输出耦合到所述驱动器输出；

第二路径级，其具有第二电压输入和第四输出，所述第二电压输入耦合到所述第二控制输出，且所述第四输出耦合到所述驱动器输出；以及

负载晶体管，其具有控制输入和电压输出，所述控制输入耦合到所述驱动器输出，所述输入级被配置成响应于所述电压输出处的输出电压而提供对所述第一路径级的gm提升以接通所述负载晶体管。

2.根据权利要求1所述的电路，其中所述输入级进一步包括：

输入晶体管，其具有栅极、源极和漏极，其中所述栅极耦合到所述控制电压输入，所述源极耦合到所述反馈输入；

电流镜，其具有镜输入、电压源输入和镜输出，所述镜输入耦合到所述漏极和所述第二电压输入，所述电压源输入耦合到第一电压端子，且所述镜输出耦合到所述第一电压输入；

电流源，其耦合在所述镜输出与第二电压端子之间；以及

滤波器网络，其与所述电流源并联耦合在所述镜输出与所述第二电压端子之间。

3.根据权利要求2所述的电路，其中所述第一路径级包括：

缓冲器，其具有缓冲器输入和缓冲器输出，所述缓冲器输入耦合到所述第一控制输出；以及

第一路径输出晶体管，其具有第一控制端子、第二端子和第三端子，所述第一控制端子耦合到所述缓冲器输出，所述第二端子耦合到所述第一电压端子，且所述第三端子耦合到所述驱动器输出。

4.根据权利要求3所述的电路，其中所述第一控制输出处的阻抗被配置成实施所述第一路径级的所述gm提升。

5.根据权利要求3所述的电路，其中所述缓冲器为第一缓冲器，所述第二路径级包括：

第二缓冲器，其具有第二缓冲器输入和第二缓冲器输出，所述第二缓冲器输入耦合到所述第二控制输出；以及

第二路径输出晶体管，其具有第二控制端子、第四端子和第五端子，所述第二控制端子耦合到所述第二缓冲器输出，所述第四端子耦合到所述第二电压端子，且所述第五端子耦合到所述驱动器输出。

6.根据权利要求5所述的电路，其中所述第一路径和第二路径输出晶体管以及所述负载晶体管中的每一者是相同风格的晶体管。

7.根据权利要求6所述的电路，其中所述第一路径输出晶体管、所述第二路径输出晶体管和所述负载晶体管中的每一者是使用相应n风格的晶体管来实施，或所述第一路径输出晶体管、所述第二路径输出晶体管和所述负载晶体管中的每一者是使用相应p风格的晶体管来实施。

8.根据权利要求7所述的电路，其中所述滤波器网络为第一滤波器网络，且所述输入级包括耦合在所述反馈输入与所述驱动器输出之间的第二滤波器网络。

9.根据权利要求1所述的电路，其进一步包括误差放大器，所述误差放大器具有参考输入、反馈电压输入和误差输出，所述反馈电压输入耦合到所述电压输出，且所述误差输出耦合到所述输入级的所述控制电压输入。

10.根据权利要求9所述的电路，其中所述误差放大器被配置成响应于所述输出电压和在所述参考输入处接收到的参考电压而将误差信号提供到所述控制电压输入。

11.一种电路，其包括：

共同路径输入级，其被配置成响应于误差信号请求接通负载晶体管而在第一输出处提供第一gm提升控制信号，且响应于所述误差信号请求断开所述负载晶体管而在第二输出处提供第二控制信号；

第一路径级，其被配置成响应于所述第一gm提升控制信号而将第一电压提供到驱动器输出；

第二路径级，其被配置成响应于所述第二控制信号而将第二电压提供到所述驱动器输出；以及

所述负载晶体管，其被配置成通过响应于所述第一电压而接通且响应于所述第二电压而断开来响应于所述驱动器输出处的所述电压而调节输出电压。

12.根据权利要求11所述的电路，其中

所述第一路径级包括第一缓冲器和第一晶体管，其中所述第一缓冲器被配置成缓冲所述第一gm提升控制信号以控制所述第一晶体管接通所述负载晶体管；并且

所述第二路径级包括第二缓冲器和第二晶体管，其中所述第二缓冲器被配置成缓冲所述第二控制信号以控制所述第二晶体管断开所述负载晶体管。

13.根据权利要求12所述的电路，其中所述第一晶体管、所述第二晶体管和所述负载晶体管中的每一者是使用相应相同风格的晶体管来实施。

14.根据权利要求13所述的电路，其中所述第一晶体管、所述第二晶体管和所述负载晶体管中的每一者是使用相应的n沟道场效应晶体管或相应的p沟道场效应晶体管来实施。

15.根据权利要求12所述的电路，其中所述共同路径输入级进一步包括：

输入晶体管，其被配置成响应于所述误差信号而从第一电压端子传导电流；

电流镜，其被配置成镜像来自所述输入晶体管的所述电流且将镜像电流提供到所述第一输出；以及

增益提升电路系统，其耦合到所述第一输出，所述增益提升电路系统被配置成响应于所述第一输出处的阻抗和所述镜像电流而实施所述第一路径级的gm提升。

16.根据权利要求15所述的电路，其中所述增益提升电路系统包括：

滤波器网络，其被配置成使所述第一路径级的输入处的电压稳定；以及

电流源，其与所述滤波器网络并联耦合在所述第一输出与第二电压端子之间，

其中所述电流源和所述滤波器网络被配置成在所述第一输出处提供所述阻抗以实施所述gm提升。

17.根据权利要求16所述的电路，其中所述滤波器网络为第一滤波器网络，所述电路进一步包括耦合在所述输入晶体管与所述驱动器输出之间的第二滤波器网络，所述第二滤波器网络被配置成减少所述电路的闭环响应中的峰化。

18.根据权利要求16所述的电路，其中所述电流源被配置成提供固定或可变电流。

19.根据权利要求12所述的电路，其中所述第二路径级被配置成将所述负载晶体管断开至接地饱和电压或电源电压内。

20.根据权利要求11所述的电路，其进一步包括误差放大器，所述误差放大器被配置成响应于所述输出电压和参考电压而提供所述误差信号。

21.一种系统，其包括：

误差放大器，其具有参考输入、反馈电压输入和误差输出；

AB类驱动器，其包括：

共同路径级，其具有误差输入、反馈输入、第一增益提升输出和第二输出，所述误差输入耦合到所述误差输出；

上拉路径电路，其包括：

第一缓冲器，其具有第一缓冲器输入和第一缓冲器输出，所述第一缓冲器输入耦合到所述第一增益提升输出；及

上拉晶体管，其具有第一控制输入和第三输出，所述第一控制输入耦合到所述第一缓冲器输出，且所述第三输出耦合到驱动器输出；以及

下拉路径电路，其包括：

第二缓冲器，其具有第二电压输入和第二缓冲器输出，所述第二电压输入耦合到所述第二输出；及

下拉晶体管，其具有第二控制输入和第四输出，所述第二控制输入耦合到所述第二缓冲器输出，且所述第四输出耦合到所述驱动器输出；以及

电容负载，其具有输入和反馈输出，其中所述输入耦合到所述驱动器输出，且所述反馈输出耦合到所述反馈电压输入，所述反馈输出被配置成提供表示输出电压的信号。

22.根据权利要求21所述的系统，其中

所述电容负载包括负载晶体管；

所述共同路径级被配置成将电路路径的gm提升提供到所述驱动器输出，所述驱动器输出接通所述负载晶体管；并且

所述共同路径级被配置成控制所述下拉路径电路将所述驱动器输出下拉到接地饱和电压或电源电压内。

23.根据权利要求22所述的系统，其中所述上拉晶体管、所述下拉晶体管和所述负载晶体管中的每一者是使用相应相同风格的晶体管来实施。