CN117978326A - 一种5g-nr系统的信号解交织方法及系统 - Google Patents

Abstract

本发明涉及移动网络技术领域，具体涉及一种5G‑NR系统的信号解交织方法及系统，包括：步骤S1：接收交织信号，对所述交织信号中的多个待处理数据分别确定解交织地址位置；步骤S2：依照所述解交织地址位置对所述待处理数据依次进行读取，随后存入循环缓存；步骤S3：对所述循环缓存中的所述待处理数据进行读取，以对所述待处理数据进行解速率匹配得到解匹配数据存入内存。有益效果在于：在接收到解mimo模块输出的交织信号后，对待处理数据直接确定解交织地址位置并输入环状缓存的特定位置中，从而在后续的解速率匹配过程中通过依次读取就能够自然实现解交织过程，减少了现有的解交织过程中所需要的额外开销的问题。

Description

一种5G-NR系统的信号解交织方法及系统

技术领域

本发明涉及移动网络技术领域，具体涉及一种5G-NR系统的信号解交织方法及系统。

背景技术

信号交织，是指将数字基带信号按已定义了的规则进行“打乱”，在接收端解调后再将这些“打乱”的数据信号按相反的规则重新排列，使之恢复出原始的次序，通过该技术可以有效地将信道中的突发错误转换为随机错误，缩短差错的长度利于纠错。速率匹配，是通过在信道上对比特进行重发或者打孔，在循环缓存中再剔除，用于将编码后比特数与实际可供传输资源数量对齐，而广泛采用的数字域处理过程。

现有技术中，已存在有较多的用于信号解交织的技术方案。比如，中国专利CN202010525423.0公开了一种适用于5G-NR的并行交织器、解交织器以及方法，包括至少两个比特交织模块、乒乓控制器、输入通道切换模块以及输出通道切换模块；各个所述比特交织模块分别连接在所述输入通道切换模块以及所述输出通道切换模块之间，用于对输入的并行数据进行比特交织处理，所述并行数据的并行度为p，且p为任意并行度；所述输入通道切换模块以及所述输出通道切换模块分别与所述乒乓控制器相连接，用于切换进行数据传输的所述比特交织模块；所述乒乓控制器分别与各个所述比特交织模块相连接，用于控制所述比特交织模块的工作状态，以及输入通道和输出通道的切换，使一个所述比特交织模块接收并行数据时，另一所述比特交织模块输出并行数据，实现交替控制，进而降低了处理延时。

但是，在实际实施过程中，发明人发现，由于上述方案是通过设置多个比特交织和解交织器进行并行处理来降低延时的，随着吞吐量的上升，后级的解速率匹配模块需要设置较大的环状缓存来接收输出的数据，这导致了额外的存储开销。

发明内容

针对现有技术中存在的上述问题，现提供一种5G-NR系统的信号解交织方法及系统。

具体技术方案如下：

一种5G-NR系统的信号解交织方法，包括：

步骤S1：接收交织信号，对所述交织信号中的多个待处理数据分别确定解交织地址位置；

步骤S2：依照所述解交织地址位置对所述待处理数据依次进行读取，随后存入循环缓存；

步骤S3：对所述循环缓存中的所述待处理数据进行读取，以对所述待处理数据进行解速率匹配得到解匹配数据存入内存。

另一方面，所述步骤S1中，确定所述解交织地址位置的方法包括：

index＝floor(k/Qm)+table(mod(k,Qm)+1)；

式中，index为所述解交织地址位置，k为所述待处理数据的序号，k＝[0,1,...,E-1]，E为所述待处理数据的长度，Qm为所述待处理数据的并行通道数。

另一方面，所述步骤S1包括：

步骤S11：依次接收所述待处理数据，将所述待处理数据依次存入所述解调寄存器；

步骤S12：获取所述待处理数据于所述解调寄存器中的所述序号和并行通道编号；

步骤S13：依照所述序号和所述并行通道编号确定所述解交织地址位置。

另一方面，所述步骤S2中，所述待处理数据存入所述循环缓存时，依照以下方法确定所述待处理数据在所述循环缓存中的缓存地址：

add＝mod((k₀+i+[0；E/Q_m；2*E/Q_m；(Q_m-1)*E/Q_m]),N_cb)；

式中，add为所述缓存地址，k₀为冗余长度，i为所述待处理数据的序号，E为所述待处理数据的长度，Qm为所述待处理数据的并行通道数，N_cb为所述循环缓存的长度。

另一方面，所述内存包括4个内存区域，所述内存区域的大小为：size＝floor(N_cb/4)+[N_cb-floor(N_cb/4)*4]；

式中，size为所述内存区域的大小，N_cb为所述循环缓存的长度。

另一方面，所述步骤S3包括：

步骤S31：当接收到第一预定数量的所述待处理数据时，将所述待处理数据存放至解速率匹配寄存器中；

所述解速率匹配寄存器的大小与所述第一预定数量匹配；

步骤S32：依照所述待处理数据的并行通道对所述待处理数据进行分组得到待合并组；

步骤S33：于每一个待合并组中，分别对所述待处理数据依照所述循环缓存中的缓存地址进行合并，随后将合并数据存入所述内存区域；

不同的所述待合并组的所述合并数据位于不同的所述内存区域中。

一种信号解交织系统，用于实施上述的信号解交织方法，包括：

地址生成模块，所述地址生成模块接收交织信号，对所述交织信号中的多个待处理数据分别确定解交织地址位置；

缓存输入模块，所述缓存输入模块连接所述地址生成模块，所述缓存输入模块依照所述解交织地址位置对所述待处理数据依次进行读取，随后存入循环缓存；

解速率匹配模块，所述解速率匹配模块连接所述缓存输入模块，所述解速率匹配模块对所述循环缓存中的所述待处理数据进行读取，以对所述待处理数据进行解速率匹配得到解匹配数据存入内存。

另一方面，所述地址生成模块包括：

寄存器输入模块，所述寄存器输入模块依次接收所述待处理数据，将所述待处理数据依次存入所述解调寄存器；

参数读取模块，所述参数读取模块连接所述解调寄存器，所述参数读取模块获取所述待处理数据于所述解调寄存器中的所述序号和并行通道编号；

地址计算模块，所述地址计算模块连接所述参数读取模块，所述地址计算模块依照所述序号和所述并行通道编号确定所述解交织地址位置。

另一方面，所述解速率匹配模块包括：

存放模块，所述存放模块在接收到第一预定数量的所述待处理数据时，将所述待处理数据存放至解速率匹配寄存器中；

分组模块，所述分组模块连接所述解速率匹配寄存器，所述分组模块依照所述待处理数据的并行通道对所述待处理数据进行分组得到待合并组；

合并模块，所述合并模块连接所述解速率匹配寄存器，所述合并模块于每一个待合并组中，分别对所述待处理数据依照所述循环缓存中的缓存地址进行合并，随后将合并数据存入对应的内存区域。

上述技术方案具有如下优点或有益效果：

针对现有技术中信号解交织过程开销较大的问题，本实施例中，在接收到解mimo模块输出的交织信号后，对待处理数据直接确定解交织地址位置并输入环状缓存的特定位置中，从而在后续的解速率匹配过程中通过依次读取就能够自然实现解交织过程，减少了现有的解交织过程中所需要的额外开销的问题。

附图说明

参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。

图1为本发明实施例中解交织方法示意图；

图2为本发明实施例中信号交织过程示意图；

图3为本发明实施例中交织信号示意图；

图4为本发明实施例中步骤S1子步骤示意图；

图5为本发明实施例中步骤S3子步骤示意图；

图6为本发明实施例中解交织系统示意图；

图7为本发明实施例中地址生成模块示意图；

图8为本发明实施例中解速率匹配模块示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

本发明包括：

一种5G-NR系统的信号解交织方法，如图1所示，包括：

步骤S1：接收交织信号，对交织信号中的多个待处理数据分别确定解交织地址位置；

步骤S2：依照解交织地址位置对待处理数据依次进行读取，随后存入循环缓存；

步骤S3：对循环缓存中的待处理数据进行读取，以对待处理数据进行解速率匹配得到解匹配数据存入内存。

具体地，针对现有技术中信号解交织过程开销较大的问题，本实施例中，如图2所示，信号交织过程是预设了调制阶数为Qm的寄存器，在寄存器中按行依次将数据[e₀,e₁,...,e_E-1]写入，再按列进行读取、输出得到交织信号[f₀,f₁,...,f_E-1]。而需要对交织信号[f₀,f₁,...,f_E-1]进行解交织时，设置具有同样调制阶数Qm的寄存器，在该寄存器中对交织信号[f₀,f₁,...,f_E-1]进行按列写入，再按行读出进行变换得到数据[e₀,e₁,...,e_E-1]即可实现解交织过程。因此，基于上述过程，本实施例中，在接收到交织信号中，通过对交织信号中包含的多个待处理数据结合并行通道数，计算得到每个位置上的待处理数据对应的解交织地址位置；随后，基于该解交织地址位置对待处理数据进行读取并放入循环缓存的特定位置，当后续的解速率匹配模块读取循环缓存时，可以依照正常的解交织后的顺序读取到对应的待处理数据进行解速率匹配，不需要再对并行的解交织方案增加额外的存储、调度、存入环状缓存的步骤，直接省去大概3M的存储。

在实施过程中，上述信号解交织方法主要作为软件实施例设置在对应的通信设备中，用于取代现有技术中的信号解交织过程；其中，对端的信号交织方法可采用现有技术，仅需要和本地的调制阶数相匹配即可。交织信号主要指解MIMO模块在经过处理后得到的信号，其具有多个位数的待处理数据，待处理数据对应于现有的交织信号中的比特位。解交织地址位置为基于上述的解交织过程计算得到的解交织后的地址，其在计算后可通过索引的方式从寄存器中直接读出、存入循环缓存中。循环缓存为用于在解速率匹配中暂存数据的缓存，其用于解速率匹配模块依次继续读取，并去除速率匹配中添加的打孔和填充比特。

在一个实施例中，步骤S1中，确定解交织地址位置的方法包括：

index＝floor(k/Qm)+table(mod(k,Qm)+1)；

式中，index为解交织地址位置，k为待处理数据的序号，k＝[0,1,...,E-1]，E为待处理数据的长度，Qm为待处理数据的并行通道数。

具体地，为实现后续在循环缓存中解速率匹配时直接进行读取、解交织的效果，本实施例中，如图3所示，已知交织后并行的Qm路待处理数据，结合交织器的第一列地址table＝[0:E/Qm:E-1]和上述公式容易确定解交织地址位置，进而在后续过程中将数据放入循环缓存中实现解交织过程。

在一个实施例中，如图4所示，步骤S1包括：

步骤S11：依次接收待处理数据，确定待处理数据自解MIMO模块输出的序号和并行通道编号；

步骤S12：依照序号和并行通道编号确定解交织地址位置。

具体地，为实现上述过程，本实施例中，依照上述的过程来实现对解交织地址位置的确定。其中，当开始接收解MIMO模块输出的信号时，依照其输出的比特位，对每个待处理数据分别分配有对应的序号，同时，依照预先接收到的信号也容易确定其并行通道编号。在此基础之上，依照序号和并行通道编号确定解交织地址位置，从而可以实现后续对循环缓存的写入过程。

在一个实施例中，步骤S2中，待处理数据存入循环缓存时，依照以下方法确定待处理数据在循环缓存中的缓存地址：

add＝mod((k₀+i+[0；E/Q_m；2*E/Q_m；(Q_m-1)*E/Q_m]),N_cb)；

式中，add为缓存地址，k₀为冗余长度，i为待处理数据的序号，E为待处理数据的长度，Qm为待处理数据的并行通道数，N_cb为循环缓存的长度。

具体地，为实现在解速率匹配的过程中同步对信号进行解交织，本实施例中，采用了上述公式来确定不同的待处理数据在循环缓存中的存放位置。其中，循环缓存配置了特定长度的冗余版本位置，则需要依照上述公式，基于循环缓存的长度和冗余长度对待处理数据在循环缓存中的存放位置进行调节，从而使得后续解速率匹配模块可以在解速率匹配过程中实现解交织。

在一个实施例中，内存包括4个内存区域，内存区域的大小为：

size₁＝floor(N_cb/4)；

式中，size₁为内存区域的大小，N_cb为循环缓存的长度；

内存的大小为：

size₂＝4*floor(N_cb/4)+[N_cb-floor(N_cb/4)*4]；

式中，size₂为内存的大小，N_cb为循环缓存的长度。

基于上述内存区域的划分，如图5所示，步骤S3包括：

步骤S31：当接收到第一预定数量的待处理数据时，将待处理数据存放至解速率匹配寄存器中；

解速率匹配寄存器的大小与第一预定数量匹配；

步骤S32：依照待处理数据的并行通道对待处理数据进行分组得到待合并组；

步骤S33：于每一个待合并组中，分别对待处理数据依照循环缓存中的缓存地址进行合并，随后将合并数据存入内存区域；

不同的待合并组的合并数据位于不同的内存区域中。

具体地，针对后续硬件中，采用Qm路进行并行解速率匹配处理时，若依照循环缓存的长度N_cb分别存放至Qm个内存区域中，容易导致相同的内存读写冲突的问题，本实施例中，通过先设置对应于第一预定数量的并行通道的解速率匹配寄存器，将依次输入的前Qm*4位分别输入解速率匹配寄存器中。随后，在解速率匹配寄存器中按每个并行通路分别划分待合并组，在待合并组中依照其原先在循环缓存中的缓存地址进行合并，合并完的llr个数取值范围为0～4。同时，为避免缓存长度可能不能被4整除，在循环缓存结尾处会导致读写冲突的问题，将4个内存区域的大小分别设置为floor(N_cb/4)，再附加N_cb-floor(N_cb/4)*4的寄存器，使得每一路数据分别落入不同的内存区域中避免读写冲突问题。

一种信号解交织系统，用于实施上述的信号解交织方法，如图6所示，包括：

地址生成模块1，地址生成模块1接收交织信号，对交织信号中的多个待处理数据分别确定解交织地址位置；

缓存输入模块2，缓存输入模块2连接地址生成模块1，缓存输入模块2依照解交织地址位置对待处理数据依次进行读取，随后存入循环缓存；

解速率匹配模块3，解速率匹配模块3连接缓存输入模块2，解速率匹配模块3对循环缓存中的待处理数据进行读取，以对待处理数据进行解速率匹配得到解匹配数据存入内存。

具体地，针对现有技术中信号解交织过程开销较大的问题，本实施例中，地址生成模块1通过对交织信号中包含的多个待处理数据结合并行通道数，计算得到每个位置上的待处理数据对应的解交织地址位置；随后，基于该解交织地址位置，缓存输入模块2对待处理数据进行读取并放入循环缓存的特定位置，当后续的解速率匹配模块3读取循环缓存时，可以依照正常的解交织后的顺序读取到对应的待处理数据进行解速率匹配，不需要再对并行的解交织方案增加额外的存储、调度、存入环状缓存的步骤，直接省去大概3M的存储。

在一个实施例中，如图7所示，地址生成模块1包括：

参数读取模块11，参数读取模块11依次接收待处理数据，确定待处理数据自解MIMO模块输出的序号和并行通道编号；

地址计算模块12，地址计算模块12连接参数读取模块11，地址计算模块12依照序号和并行通道编号确定解交织地址位置。

具体地，为实现上述过程，本实施例中，当开始接收解MIMO模块输出的信号时，参数读取模块11依照其输出的比特位，对每个待处理数据分别分配有对应的序号，同时，依照预先接收到的信号也容易确定其并行通道编号。在此基础之上，地址计算模块12依照序号和并行通道编号确定解交织地址位置，从而可以实现后续对循环缓存的写入过程。

在一个实施例中，如图8所示，解速率匹配模块3包括：

存放模块31，存放模块31在接收到第一预定数量的待处理数据时，将待处理数据存放至解速率匹配寄存器32中；

分组模块33，分组模块33连接解速率匹配寄存器32，分组模块33依照待处理数据的并行通道对待处理数据进行分组得到待合并组；

合并模块34，合并模块34连接解速率匹配寄存器32，合并模块34于每一个待合并组中，分别对待处理数据依照循环缓存中的缓存地址进行合并，随后将合并数据存入对应的内存区域。

具体地，为实现较好的解速率匹配过程，本实施例中，通过先设置对应于第一预定数量的并行通道的解速率匹配寄存器32，然后存放模块31将依次输入的前Qm*4位分别输入解速率匹配寄存器32中。随后，在解速率匹配寄存器32中，分组模块33按每个并行通路分别划分待合并组，合并模块34在待合并组中依照其原先在循环缓存中的缓存地址进行合并

以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (9)

1.一种5G-NR系统的信号解交织方法，其特征在于，包括：

步骤S1：接收交织信号，对所述交织信号中的多个待处理数据分别确定解交织地址位置；

步骤S2：依照所述解交织地址位置对所述待处理数据依次进行读取，随后存入循环缓存；

步骤S3：对所述循环缓存中的所述待处理数据进行读取，以对所述待处理数据进行解速率匹配得到解匹配数据存入内存。

2.根据权利要求1所述的信号解交织方法，其特征在于，所述步骤S1中，确定所述解交织地址位置的方法包括：

index＝floor(k/Qm)+table(mod(k,Qm)+1)；

式中，index为所述解交织地址位置，k为所述待处理数据的序号，k＝[0,1,...,E-1]，E为所述待处理数据的长度，Qm为所述待处理数据的并行通道数。

3.根据权利要求2所述的信号解交织方法，其特征在于，所述步骤S1包括：

步骤S11：依次接收所述待处理数据，确定所述待处理数据自解MIMO模块输出的所述序号和所述并行通道编号；

步骤S12：依照所述序号和所述并行通道编号确定解交织地址位置。

4.根据权利要求1所述的信号解交织方法，其特征在于，所述步骤S2中，所述待处理数据存入所述循环缓存时，依照以下方法确定所述待处理数据在所述循环缓存中的缓存地址：

add＝mod((k₀+i+[0；E/Q_m；2*E/Q_m；(Q_m-1)*E/Q_m]),N_cb)；

式中，add为所述缓存地址，k₀为冗余长度，i为所述待处理数据的序号，E为所述待处理数据的长度，Qm为所述待处理数据的并行通道数，N_cb为所述循环缓存的长度。

5.根据权利要求1所述的信号解交织方法，其特征在于，所述内存包括4个内存区域，所述内存区域的大小为：

size₁＝floor(N_cb/4)；

式中，size₁为所述内存区域的大小，N_cb为所述循环缓存的长度；

所述内存的大小为：

size₂＝4*floor(N_cb/4)+[N_cb-floor(N_cb/4)*4]；

式中，size₂为所述内存的大小，N_cb为所述循环缓存的长度。

6.根据权利要求5所述的信号解交织方法，其特征在于，所述步骤S3包括：

步骤S31：当接收到第一预定数量的所述待处理数据时，将所述待处理数据存放至解速率匹配寄存器中；

所述解速率匹配寄存器的大小与所述第一预定数量匹配；

步骤S32：依照所述待处理数据的并行通道对所述待处理数据进行分组得到待合并组；

步骤S33：于每一个待合并组中，分别对所述待处理数据依照所述循环缓存中的缓存地址进行合并，随后将合并数据存入所述内存区域；

不同的所述待合并组的所述合并数据位于不同的所述内存区域中。

7.一种信号解交织系统，其特征在于，用于实施如权利要求1-6任意一项所述的信号解交织方法，包括：

地址生成模块，所述地址生成模块接收交织信号，对所述交织信号中的多个待处理数据分别确定解交织地址位置；

缓存输入模块，所述缓存输入模块连接所述地址生成模块，所述缓存输入模块依照所述解交织地址位置对所述待处理数据依次进行读取，随后存入循环缓存；

解速率匹配模块，所述解速率匹配模块连接所述缓存输入模块，所述解速率匹配模块对所述循环缓存中的所述待处理数据进行读取，以对所述待处理数据进行解速率匹配得到解匹配数据存入内存。

8.根据权利要求7所述的信号解交织系统，其特征在于，所述地址生成模块包括：

参数读取模块，所述参数读取模块依次接收所述待处理数据，确定所述待处理数据自解MIMO模块输出的所述序号和所述并行通道编号；

地址计算模块，所述地址计算模块连接所述参数读取模块，所述地址计算模块依照所述序号和所述并行通道编号确定所述解交织地址位置。

9.根据权利要求7所述的信号解交织系统，其特征在于，所述解速率匹配模块包括：

存放模块，所述存放模块在接收到第一预定数量的所述待处理数据时，将所述待处理数据存放至解速率匹配寄存器中；

分组模块，所述分组模块连接所述解速率匹配寄存器，所述分组模块依照所述待处理数据的并行通道对所述待处理数据进行分组得到待合并组；

合并模块，所述合并模块连接所述解速率匹配寄存器，所述合并模块于每一个待合并组中，分别对所述待处理数据依照所述循环缓存中的缓存地址进行合并，随后将合并数据存入对应的内存区域。