CN117978157A - 一种低功耗快速锁定亚采样锁相环及通信设备 - Google Patents
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Abstract
本发明公开了一种低功耗快速锁定亚采样锁相环及通信设备，属于无线通信技术领域。其中锁相环包括亚采样相位锁定环路和频率锁定环路；时间数字转换器，用于测量参考信号和CKD信号之间的相位差，并输出第一数字信号和第二数字信号；失锁检测器在频率锁定环路达到锁定后开启，其输入信号是高精度时间数字转换器输出的第二数字信号，通过检测输入信号的跳变来标识失锁事件的发生；环路控制器的输入信号为第一数字信号和第二数字信号，通过检测这两个信号的变化率来判断对应的频率锁定是否完成；相位对准器的输入信号为压控振荡器的输出信号，并输出CKD信号。本发明通过在频率锁定环路中使用一个两步低精度‑高精度TDC的设计，能够快速锁定环路。
Description
技术领域
本发明涉及无线通信技术领域，尤其涉及一种低功耗快速锁定亚采样锁相环及通信设备。
背景技术
利用毫米波频段进行的新兴高速无线通信对本地振荡器(LO)提出了严格的抖动要求，例如，在26GHz下的5G FR2频段，如若使用256-QAM调制技术，要求LO的抖动小于97fs，通常这需要一个耗电量大的锁相环(PLL)来控制LO产生低抖动的时钟信号。为了降低移动终端的功耗，可以利用3GPP提供的分时操作。然而，为了支持超可靠低时延通信(URLLC)，接收机必须经常检测可能占用短符号宽度(在毫米波频段可以低至6.3μs)的可能调度授予。如果PLL能够在亚微秒内稳定锁定，它就可以在预定的接收时间之间关闭，实现显著的功耗和能耗节省。然而，对于拥有极窄的相位误差捕捉范围的亚采样锁相环(SSPLL)，实现稳定的亚微秒锁定非常困难。此外，亚采样锁相环需要一个额外的频率锁定环路(FLL)来避免误锁定并缩短锁定时间。如图1(a)所示，通常采用的基于频率计数的频率锁定环路在实现小频率误差上较慢。图1(b)所示的基于带有死区的type-II环路，其频率锁定环路的锁定时间也受到限制，因为为了避免与亚采样环路竞争，增加的死区会延长锁定时间。如图1(c)所示，基于计数器和时间数字转换器的全数字锁相环可以重新配置为type-I环路，以实现快速频率锁定。然而，以振荡器频率运行的时间数字转换器和计数器会消耗大量功耗，这对于5G应用来说是不合适的，因为需要始终开启频率锁定环路以监控可能发生的失锁。
发明内容
为至少一定程度上解决现有技术中存在的技术问题之一，本发明的目的在于提供一种低功耗快速锁定亚采样锁相环及通信设备。
本发明所采用的技术方案是：
一种低功耗快速锁定亚采样锁相环，包括：
亚采样相位锁定环路，包括亚采样鉴相器、电荷泵、滤波器和压控振荡器；
频率锁定环路，包括时间数字转换器、失锁检测器、环路控制器和相位对准器；
所述时间数字转换器，包括低精度时间数字转换器(C-TDC)和高精度时间数字转换器(F-TDC)，构成所述频率锁定环路的鉴相器，用于测量参考信号(REF)和CKD信号之间的相位差，并输出第一数字信号和第二数字信号；
所述失锁检测器在所述频率锁定环路达到锁定后开启，其输入信号是高精度时间数字转换器输出的第二数字信号，通过检测输入信号的跳变来标识失锁事件的发生，并将检测结果发送至环路控制器；
所述环路控制器的输入信号为第一数字信号和第二数字信号，通过检测这两个信号的变化率来判断对应的频率锁定是否完成；
所述相位对准器的输入信号为所述压控振荡器的输出信号，并输出CKD信号。
进一步地，所述相位对准器用于在所述频率锁定环路开始工作时快速将CKD信号拉入所述时间数字转换器的捕捉范围内，以消除不确定的初始条件。
进一步地，所述压控振荡器的输出被除以4，以生成CKV信号，作为所述相位对准器的输入，所述CKV信号通过所述相位对准器进一步分频为基于参考频率fREF的CKD信号。
进一步地，所述相位对准器的工作方式如下：
通过逻辑门(CKV Gating Pulse Gen.)提取CKD信号和低精度时间数字转换器中的ref32信号之间的时间误差Δt，生成宽度为Δt的门控脉冲PG；
当门控脉冲PG为低电平时，由一个AND门来禁用多模除法器(MMD)，以将CKD信号延迟Δt；因此在下一周期，CKD信号将进入所述时间数字转换器的捕捉范围内。
进一步地，通过将所述时间数字转换器的输出映射到开关电容的控制码，以将频率锁定环路配置为type-I环路。
进一步地，所述时间数字转换器的工作方式如下：
控制低精度时间数字转换器和高精度时间数字转换器两部的环路增益K相匹配，以减少控制码搜索时间；
使用低精度时间数字转换器(C-TDC)(45ps分辨率)和高精度时间数字转换器(F-TDC)(10ps分辨率)的控制码搜索时间分别在6和18个ref周期内；
如果锁定状态检测器(Lock State Controller)检测到连续4个周期内时间数字转换器的输出变化≤1，则标志着控制码搜索完成。
进一步地，所述时间数字转换器上设有延迟链，在所述延迟链的两侧添加8个额外的延迟单元。
本发明所采用的另一技术方案是：
一种通信设备，包括如上所述的一种低功耗快速锁定亚采样锁相环。
本发明的有益效果是：本发明通过在频率锁定环路中使用一个两步低精度-高精度TDC的设计，能够快速锁定环路；另外，通过相位对准器能够快速将CKD拉入TDC的捕捉范围内，以消除不确定的初始条件。
附图说明
为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本发明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。
图1现有的几种频率锁定环路架构以及它们的频率锁定过程示意图；
图2是本发明实施例的一种低功耗快速锁定亚采样锁相环的整体架构图；
图3是本发明实施例中未知初始条件可能导致时间数字转换器(TDC)过长等待时间的示意图；
图4是本发明实施例中环路控制器和失锁检测器的功能实现示意图；
图5是本发明实施例中相位对准器的具体结构以及它的工作原理示意图；
图6是本发明实施例的频率锁定环路的时域模型和传输函数，以及模型响应与仿真结果对比示意图；
图7是本发明实施例的亚采样环路的锁定过程中，对于不同初始相位条件下的锁定时间仿真结果图；
图8是本发明实施例带有低功耗快速锁定的亚采样锁相环原型显微图；
图9是本发明实施例中测量所得的在2.8GHz频率跳变下锁定过程图，以及测量得到的在整个频带内跳变的锁定时间示意图；
图10是本发明实施例中锁定步骤和对应时间的总结图；
图11是本发明实施例的锁相环与现有的快速锁定锁相环的性能比较示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
术语解释：
CKV：除4频率除法器输出。
CKD：多模频率除法器输出(又可定义为反馈时钟)。
CKR：参考时钟。
为了克服现有结构存在的问题，本发明提出了一种新型的低功耗快速锁定亚采样锁相环，其整体架构如图2所示。不同于图1(c)的设计，在我们的设计中，振荡器的输出被除以4，以生成约6GHz的信号CKV。由于频率锁定环路在稳定后不会引入噪音，因此这个除法器可以尽可能降低功耗(0.96mW)。CKV被进一步分频为参考频率(fREF)的CKD，然后再送入时间数字转换器以节省功耗。
如图2所示，本实施例的低功耗快速锁定亚采样锁相环主要由两大部分构成，分别是频率锁定环路和亚采样相位锁定环路。其中创新点主要在于频率锁定环路，相位锁定环路由现有的亚采样锁定环路构成即可。
参见图2，频率锁定环路包含一个相位对准器；由于面向低功耗设计，本设计中的TDC工作在低频，但是这会导致有限的TDC捕捉范围。在未知的初始条件下，CKD可能需要较长时间才能进入狭小的TDC捕捉范围，如图3所示。因此本设计设计了这一新型的相位对准器，它的作用是在环路开始工作时快速将CKD拉入TDC的捕捉范围内，以消除不确定的初始条件。该相位对准器的结构和工作原理将在后面的锁定步骤1的分析中阐明。
参见图2，频率锁定环路还包含一个两步低精度-高精度TDC，其主要作用是构成环路的鉴相器。它测量参考信号(REF)和CKD信号之间的相位差并输出对应的数字信号(DF,DC)，用于控制振荡器的频率。由此，该环路具有Type-I频率锁定的功能。采用两步低精度-高精度TDC对本设计至关重要，因为TDC的精度和它所控制的振荡器调控频率增益需要达到匹配，否则环路不能快速的锁定。这一点将在后面的锁定步骤2的分析中阐明。
参见图2，频率锁定环路还包含了一个失锁检测器和一个环路控制器。失锁检测器在环路达到锁定以后开启，它的输入是高精度TDC的输出(DF,DFL,DFR)，通过检测输入信号的跳变来标识失锁事件的发生；它的具体实现结构如图4(b)所示。环路控制器的输入是低精度TDC和高精度TDC的输出(DF,DC)，它通过检测这两个信号的变化率来判断对应的频率锁定是否完成；它的具体实现结构如图4(a)所示。
以下结合附图对频率锁定环路的锁定步骤进行详细解释说明。
如图5所示，在步骤1中，CKD将与低精度时间数字转换器(C-TDC)中的ref32对齐，将初始相位误差ΦE减小到C-TDC输入范围的一半。为实现这一目的，相位对准器通过逻辑门(CKV Gating Pulse Gen.)提取CKD和ref32之间的时间误差(Δt)，生成宽度为Δt的门控脉冲(PG)。当PG为低电平时，由一个AND门来禁用多模除法器(MMD)，将CKD延迟Δt。因此在下一周期，CKD将进入TDC的捕捉范围内。在最坏情况下，即CKD滞后于ref32，相位对准最多需要2个ref周期。
在步骤2中，通过直接将时间数字转换器输出映射到开关电容的控制码，将频率锁定环路配置为type-I环路。它的时域模型如图6(a)所示。将时间数字转换器的特性简化为线性增益，我们可以从此时域模型得到由频率锁定环路的输入时间误差到开关电容控制码误差的传递函数。考虑时间数字转换器的量化效应并对传递函数进行验证。我们对比了该传递函数的冲激响应与行为模型仿真出的结果，如图6(b)所示。可见，即使将时间数字转换器的特性简化为线性增益，得到的传递函数仍然可以准确的反应该环路的锁定特性。
传递函数揭示了如果环路增益<1且环路延迟保持较小，则可以实现一个无振铃的快速锁定过程。因为低精度时间数字转换器的环路控制VCO的开关电容，它具有较大的频率增益KT,而高精度时间数字转换器的环路控制由DAC控制的可变电容，它具有较小的频率增益KT。因此为了保证这两个环路具有相似的环路增益(K)，低精度时间数字转换器需要更粗的时间精度(较大的Tres)，而高精度时间数字转换器需要更细的时间精度(较小的Tres)。所以将时间数字转换器分为低精度和高精度两部分可以匹配K，从而减少控制码搜索时间，同时也能减小硬件开销。使用低精度时间数字转换器(C-TDC)(45ps分辨率)和高精度时间数字转换器(F-TDC)(10ps分辨率)的控制码搜索时间分别在6和18个ref周期内。如果锁定状态检测器(Lock State Controller)检测到连续4个周期内时间数字转换器的输出变化≤1，则标志着控制码搜索完成。在频率锁定环路锁定后，频率误差(ferror)小于5MHz。
在步骤3中，亚采样环路接管以控制振荡器。如图7所示，由于ferror在fBW的两倍之内，将没有周期滑移(cycle slipping)，CKR在相位锁定后与振荡器输出的过零点对齐，这将导致初始相位误差(ΦE,SS)小于一个振荡器输出的周期，确保了快速锁定。仿真显示亚采样环路在最坏情况下的初始相位误差以及ferror＝6MHz时都能够在30个ref周期内稳定下来。
如图10所示，整个锁定过程对于最坏情况需要64个ref周期。锁定后，失锁检测器持续监控细调时间数字转换器的输出。如果亚采样环路失去锁定，它能迅速检测到输出码的较大变化，以重新激活频率锁定环路。为了保证ΦE始终在细调时间数字转换器范围内，将8个额外的延迟单元添加到延迟链的两侧，使得细调时间数字转换器范围扩展了±25％。
采用28nm CMOS工艺制造，该锁相环原型占据了0.065mm2的紧凑面积，且在fref＝100MHz时总功耗为19.1mW，如图8所示。频率锁定环路的功耗只有1.6mW。在频率从0.4到2.8GHz的跳变时测量所得的锁定时间≤550ns，如图9所示，低于预测的最坏情况(640ns)。如图11所示，与现有的快速锁定PLL相比较，我们的设计在大频率跳变时实现了最佳的锁定时间。
在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施方式，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
以上是对本发明的较佳实施进行了具体说明，但本发明并不限于上述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (8)
1.一种低功耗快速锁定亚采样锁相环，其特征在于，包括：
亚采样相位锁定环路，包括亚采样鉴相器、电荷泵、滤波器和压控振荡器；
频率锁定环路，包括时间数字转换器、失锁检测器、环路控制器和相位对准器；
所述时间数字转换器，包括低精度时间数字转换器和高精度时间数字转换器，构成所述频率锁定环路的鉴相器，用于测量参考信号和CKD信号之间的相位差，并输出第一数字信号和第二数字信号；
所述失锁检测器在所述频率锁定环路达到锁定后开启，其输入信号是高精度时间数字转换器输出的第二数字信号，通过检测输入信号的跳变来标识失锁事件的发生，并将检测结果发送至环路控制器；
所述环路控制器的输入信号为第一数字信号和第二数字信号，通过检测这两个信号的变化率来判断对应的频率锁定是否完成；
所述相位对准器的输入信号为所述压控振荡器的输出信号，并输出CKD信号。
2.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，所述相位对准器用于在所述频率锁定环路开始工作时快速将CKD信号拉入所述时间数字转换器的捕捉范围内，以消除不确定的初始条件。
3.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，所述压控振荡器的输出被除以4，以生成CKV信号，作为所述相位对准器的输入，所述CKV信号通过所述相位对准器进一步分频为基于参考频率fREF的CKD信号。
4.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，所述相位对准器的工作方式如下：
通过逻辑门提取CKD信号和低精度时间数字转换器中的ref32信号之间的时间误差Δt，生成宽度为Δt的门控脉冲PG；
当门控脉冲PG为低电平时，由一个AND门来禁用多模除法器，以将CKD信号延迟Δt；
因此在下一周期，CKD信号将进入所述时间数字转换器的捕捉范围内。
5.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，通过将所述时间数字转换器的输出映射到开关电容的控制码，以将频率锁定环路配置为type-I环路。
6.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，所述时间数字转换器的工作方式如下：
控制低精度时间数字转换器和高精度时间数字转换器两部的环路增益K相匹配，以减少控制码搜索时间；
使用低精度时间数字转换器和高精度时间数字转换器的控制码搜索时间分别在6和18个ref周期内；
如果锁定状态检测器检测到连续4个周期内时间数字转换器的输出变化≤1，则标志着控制码搜索完成。
7.根据权利要求1所述的一种低功耗快速锁定亚采样锁相环，其特征在于，所述时间数字转换器上设有延迟链，在所述延迟链的两侧添加8个额外的延迟单元。
8.一种通信设备，其特征在于，包括如权利要求1-7任一项所述的一种低功耗快速锁定亚采样锁相环。
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