CN117952044A - 一种时钟去偏斜架构、芯片及电子设备 - Google Patents

Abstract

本申请属于集成电路技术领域，公开了一种时钟去偏斜架构、芯片及电子设备，该时钟去偏斜架构包括：时钟域层，包括多个时钟域，各时钟域连接成至少一个矩形的时钟域组，时钟域组的相邻时钟域之间连接有鉴相器；次时钟源层，包括多个时钟源，各时钟源连接成至少一个矩形的时钟源组，时钟源组的相邻时钟源之间连接有鉴相器，每一时钟源用于调节一个时钟域组的时钟偏斜；主时钟源层，包括一个时钟源，用于调节次时钟源层中各时钟源的时钟偏斜。本申请提供的时钟去偏斜架构，大幅度减少了时钟去偏斜架构占用的资源数量，及大幅度减少了调节时钟偏斜的时钟周期。

Description

一种时钟去偏斜架构、芯片及电子设备

技术领域

本申请涉及集成电路技术领域，具体涉及一种时钟去偏斜架构、芯片及电子设备。

背景技术

时钟偏斜(clock skew)是一个时钟信号沿着同一个时钟网络到达源寄存器与目的寄存器的时间差。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就带来了时钟偏斜。集成电路布局布线完成后，其物理路径延时是固定的，因此在电路设计时考虑到时钟偏斜，就可以避免偏斜带来的影响。

传统的时钟去偏斜架构包括层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(Mesh Deskew)。层次树状抗偏斜架构(Hierarchical Tree Deskew)的缺点在于需要按照一定的逻辑层次顺序调节时钟偏移，图1示出了16个时钟域的层次树状抗偏斜架构，如图1所示，以时钟源4为调节起点，依次调节时钟源3、时钟源2、时钟源1、时钟域(A至P)的时钟偏移，这种串行调节方式会导致去偏斜所需的时钟周期随着逻辑层次的增多而成倍增加。此外在物理位置上相邻的时钟域(如时钟域B和时钟域C)可能经过时钟去偏斜后仍然存在很大的时钟偏斜，这是因为这两个时钟域位于不同的逻辑分支上，如图1所示，时钟域B和时钟域C之间的相差7个时钟源(时钟源B—1—2—3—4—3—2—1—C)。

图2示出了16个时钟域下的网状抗偏斜架构，如图2所示，网状抗偏斜架构(MeshDeskew)的缺点在于需要鉴相器资源数目远远多于层次树状抗偏斜架构所需的鉴相器资源。此外，去偏斜所需要的时间也远比层次树状抗偏斜架构所需时间长。最后，网状抗偏斜架构需要接收四个方向的鉴相器结果才能做出判断。控制逻辑也更复杂。

发明内容

鉴于以上问题，本申请提供一种时钟去偏斜架构、芯片及电子设备，以解决上述技术问题。

第一方面，本申请提供一种时钟去偏斜架构，包括：

时钟域层，包括多个时钟域，各所述时钟域连接成至少一个矩形的时钟域组，所述时钟域组的相邻时钟域之间连接有鉴相器；

次时钟源层，包括多个时钟源，各所述时钟源连接成至少一个矩形的时钟源组，所述时钟源组的相邻时钟源之间连接有鉴相器，每一所述时钟源用于调节一个时钟域组的时钟偏斜；

主时钟源层，包括一个时钟源，用于调节所述次时钟源层中各时钟源的时钟偏斜。

在一些实施例中，本申请提供的时钟去偏斜架构中，次时钟源层包括Y级，Y≥1，

第一级次时钟源层中各时钟源分别用于调节时钟域层中各时钟域组的时钟偏斜；

第Z级次时钟源层中各时钟源分别用于调节第Z-1级次时钟源层中各时钟源组的时钟偏斜，1＜Z＜Y；

第Y级次时钟源层中各时钟源的时钟偏斜由所述主时钟源层的时钟源调节。

在一些实施例中，本申请提供的时钟去偏斜架构中，次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。

在一些实施例中，本申请提供的时钟去偏斜架构中，时钟域组为长和宽为2的矩形，或长和宽为3的矩形。

在一些实施例中，本申请提供的时钟去偏斜架构中，时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。

在一些实施例中，本申请提供的时钟去偏斜架构中，时钟域层的时钟域的数量不少于16个。

在一些实施例中，本申请提供的时钟去偏斜架构中，主时钟源层的时钟源包括第一时钟和第二时钟，次时钟源层的各时钟源均包括第三时钟和第四时钟，

所述第一时钟用于接收输入时钟，所述第二时钟用于根据所述输入时钟调节所述次时钟源层的时钟偏斜；

所述第三时钟用于接收来自所述第二时钟的输入时钟，所述第四时钟用于根据所述第三时钟接收的输入时钟调节所述时钟域层的时钟偏斜。

在一些实施例中，本申请提供的时钟去偏斜架构中，主时钟源层基于延迟链调节所述次时钟源层的时钟偏斜，所述次时钟源层基于延迟链调节所述时钟域层的时钟偏斜。

第二方面，本申请还提供一种芯片，包括上述第一方面所述的时钟去偏斜架构。

第三方面，本申请还提供一种电子设备，包括上述第二方面所述的芯片。

本申请提供的时钟去偏斜架构、芯片及电子设备，时钟域层和次时钟源层分别由矩形的时钟域组和时钟源组嵌套而成和多个矩形的时钟源组嵌套而成，时钟域层和次时钟源层所在的逻辑层分别具有多个矩形的时钟域组和时钟源组。该时钟去偏斜架构结构相比于传统的层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(MeshDeskew)，使用的鉴相器数量更少，并且同一逻辑层次的不同时钟源组/时钟域组可以同时被上一逻辑层次的时钟源调节，降低了时钟去偏斜的调节时间。

此外，该时钟去偏斜结构一个时钟源只需要负责调节下一级逻辑层次的一个时钟源组或一个时钟域组的时钟偏移，因此调节不同的时钟源组或时钟域组时，可以设置不同的调节精度。

另一方面，该时钟去偏斜结构调节相同数量的时钟域时，需要的逻辑层次远小于层次树状抗偏斜架构所需的逻辑层次，因此物理位置上相邻时钟源之间的时钟偏斜更少。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本申请实施例提供的现有一种时钟去偏斜架构示意图。

图2示出了本申请提供的现有一种时钟去偏斜架构调节时钟偏斜的示意图。

图3示出了本申请实施例提供的现有另一种时钟去偏斜架构示意图。

图4示出了本申请实施例提供的时钟去偏斜架构示意图。

图5示出了本申请实施例提供的时钟去偏斜架构的部分结构示意图。

图6示出了本申请实施例提供的另一种时钟去偏斜架构示意图。

图7示出了本申请实施例提供的又一种时钟去偏斜架构示意图。

图8示出了本申请实施例提供的又一种时钟去偏斜架构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请的方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中，需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

而且，术语“包括”“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

另外，本申请实施例中的“多个”是指两个或两个以上，鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“至少一个”，可理解为一个或多个，例如理解为一个、两个或更多个。例如，包括至少一个，是指包括一个、两个或更多个，而且不限制包括的是哪几个，例如，包括A、B和C中的至少一个，那么包括的可以是A、B、C、A和B、A和C、B和C或A和B和C。

需要指出的是，本申请实施例中“连接”可以理解为电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接。

传统的时钟去偏斜架构包括层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(Mesh Deskew)。图1示出了本申请实施例提供的现有一种时钟去偏斜架构示意图，该示意图为调节16个时钟域时钟偏斜时的层次树状抗偏斜架构，如图1所示，调节时钟偏斜时，时钟源4接收外部传输的输入时钟，然后依次传输至时钟源3、时钟源2、时钟源1、时钟域(A至P)，以依次调节时钟源3、时钟源2、时钟源1、时钟域(A至P)的时钟偏移，具体地，图2示出了本申请提供的现有另一种时钟去偏斜架构调节时钟偏斜的示意图，该示意图表示时钟源2调节时钟源1的时钟偏斜，如图2所示，每个时钟源由一对带有可变延迟链的缓冲器(buffer)与一个鉴相器组成，时钟源2接收来自时钟源3的输入时钟，经过可变延迟链分别传输至两侧的两个时钟源1，两个时钟源1的具体结构与时钟源2相同，时钟源1接收输入时钟，并通过鉴相器将时钟相位返回到时钟源2，时钟源2比较两个时钟源的相位，并根据比较结果调整延迟链的级数，直至两侧时钟源1反馈的时钟相位差小于鉴相器的鉴相精度，视为时钟偏斜调节完成。

层次树状抗偏斜架构(Hierarchical Tree Deskew)的缺点在于：

1、因为采用的是层次化结构，因此在相位调整时使用同一时钟源需要按照一定的逻辑层次顺序，如图1所示，按照时钟源4-3-2-1的顺序来调整相位。这种串行调整可能会导致时钟去偏斜(deskew)所需的时钟周期随着逻辑层次的增多而成倍增加。

2、在物理位置上相邻的时钟域可能经过时钟去偏斜调整完后仍然存在很大的时钟偏斜，因为这两个时钟域可能位于不同的逻辑分支上，比如B和C时钟域最大可能会存在7倍的时钟去偏斜后相邻时钟域(连接同一时钟源)的最小相位差(即时钟域B—时钟源1—2—3—4—3—2—1—时钟域C)。

图3示出了本申请实施例提供的现有另一种时钟去偏斜架构示意图，该示意图为调节16个时钟域时钟偏斜时的网状抗偏斜架构，如图3所示，相邻时钟域之间设置有鉴相器，因此每个时钟域至多能接收到周围四组时钟域的相位比较结果，进而根据相位比较结果调节各时钟域之间的时钟偏斜，此时每个时钟域内部包含有延迟链以调节时钟偏斜，具体地，网状抗偏斜架构调节时钟偏斜包括：当周围的时钟域都比本时钟域快时，减少延时链级数，以加快本时钟域的时钟；当周围的时钟域都比本时钟域慢时，增加延时链级数，以减慢本时钟域的时钟；当周围的时钟域有些比本时钟域快，有些比本时钟域慢时，本时钟域不做调整。

网状抗偏斜架构(Mesh Deskew)的缺点在于：

1、所需的鉴相器资源数目多。对于一个长为m个时钟域，宽为n个时钟域的芯片来说，其需要的鉴相器数量为2m*n-(m+n)，并且随着时钟域数量的增加，所需的鉴相器数量会越来越接近时钟域的数量的两倍，而层次树状抗偏斜架构所需的鉴相器数量为时钟域的数量减一。

2、调节时钟偏斜所需要的时间更长。近似于：m*n+m+n+(d/2)(m+n-2)，而层次树状抗偏斜架构所需的时钟周期仅为h*(d/2)，d表示延迟链的最大级数，h表示时钟去偏斜结构的逻辑层次，如图1所示的时钟去偏斜架构，逻辑层次h＝4。其中，其中d/2是因为假设延时链的初始状态为打开一半，如假设延时链的初始状态为全关，则此处应把d/2换为d。

本申请实施例提供一种时钟去偏斜架构，图4示出了本申请实施例提供的时钟去偏斜架构示意图，该示意图为调节16个时钟域时钟偏斜的架构，图5示出了本申请实施例提供的时钟去偏斜架构的部分结构示意图，该示意图表示上级时钟源与下级的时钟源组或下级的时钟域组的连接关系，如图4和图5所示，本申请实施例提供的时钟去偏斜架构包括：

时钟域层，包括多个时钟域(图4所示的多个时钟域A至P)，各时钟域连接成至少一个矩形的时钟域组，时钟域组的相邻两个时钟域之间连接有鉴相器，其中时钟域组的时钟域和鉴相器PD的连接关系参见图5。

次时钟源层，包括多个时钟源(如图4所示的多个时钟源1)，各所述时钟源连接成至少一个矩形的时钟源组，所述时钟源组的相邻时钟源之间连接有鉴相器PD，连接关系参见图5。每一所述时钟源用于调节一个时钟域组的时钟偏斜。可选地，时钟域层中，鉴相器获取不同时钟域的相位差，并传输至次时钟源层的时钟源，次时钟源层的时钟源根据相位差调节时钟域层各时钟域的时钟偏移，其中，次时钟源层的时钟源与时钟域组各时钟域的连接关系参见图5。

主时钟源层，包括一个时钟源，用于调节所述次时钟源层中各时钟源的时钟偏斜。可选地，次时钟源层中，鉴相器获取不同时钟源的相位差，并传输至主时钟源层的时钟源，主时钟源层的时钟源根据该相位差调节次时钟源层各时钟源的时钟偏斜，其中，主时钟源层的时钟源与次时钟源层的时钟源组的连接关系参见图5。

应当明确的是，图4和图5仅示出了调节16个时钟域时钟偏斜的时钟偏斜架构，事实上本申请实施例提供的时钟去偏斜架构适用于调节任意数量时钟域的时钟偏斜，在一个示例中，图6示出了本申请实施例提供的另一种时钟去偏斜架构示意图，该示意图为调节36个时钟域时钟偏斜的架构，该示例用于说明本申请实施例提供的时钟去偏斜架构不限定可调节的时钟域数量。

本申请实施例提供的时钟去偏斜架构，时钟域层和次时钟源层分别由矩形的时钟域组和时钟源组嵌套而成和多个矩形的时钟源组嵌套而成，时钟域层和次时钟源层所在的逻辑层分别具有多个矩形的时钟域组和时钟源组。该时钟去偏斜架构结构相比于传统的层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(Mesh Deskew)，使用的鉴相器数量更少，并且同一逻辑层次的不同时钟源组/时钟域组可以同时被上一逻辑层次的时钟源调节，降低了时钟去偏斜的调节时间。

此外，该时钟去偏斜结构一个时钟源只需要负责调节下一级逻辑层次的一个时钟源组或一个时钟域组的时钟偏移，因此调节不同的时钟源组或时钟域组时，可以设置不同的调节精度。

另一方面，该时钟去偏斜结构调节相同数量的时钟域时，需要的逻辑层次远小于层次树状抗偏斜架构所需的逻辑层次，因此物理位置上相邻时钟源之间的时钟偏斜更少。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，次时钟源层包括Y级，Y≥1，

第一级次时钟源层中各时钟源分别用于调节时钟域层中各时钟域组的时钟偏斜。

第Z级次时钟源层中各时钟源分别用于调节第Z-1级次时钟源层中各时钟源组的时钟偏斜，1＜Z＜Y。

第Y级次时钟源层中各时钟源的时钟偏斜由所述主时钟源层的时钟源调节。

在一个示例中，图7示出了本申请实施例提供的又一种时钟去偏斜架构示意图，该示意图为调节36个时钟域时钟偏斜的架构，如图7所示，该示意图包括多级次时钟源层，第一级次时钟源层包括多个时钟源1，第二级次时钟源层包括多个时钟源2，第二级次时钟源层由主时钟源层的时钟源3调节时钟偏斜，第一级次时钟源层由第二级次时钟源层的各个时钟源2调节其时钟偏斜，第一级次时钟源层的各个时钟源1调节各时钟域的时钟偏斜。该示例用于说明本申请实施例提供的时钟去偏斜架构至少包括一级次时钟源层。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，次时钟源层的级数基于时钟域组的数量和矩形的时钟源组的长和宽确定。可选地，如图4所示，调节16个时钟域的时钟偏斜时，若时钟源组的长和宽为2，即一个时钟源组由四个时钟源连接而成的矩形，则次时钟源层的级数为1级。在一个示例中，图8示出了本申请实施例提供的又一种时钟去偏斜架构示意图，该示意图为调节16个时钟域时钟偏斜的架构，如图8所示，该示意图中，时钟源组为1*2的矩形，则次时钟源层包括2级。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，时钟域组为长和宽为2的矩形，或长和宽为3的矩形。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，所述时钟域层的时钟域的数量不少于16个。可选地，调节的时钟域数量为16个及16个以上时，本申请提供的时钟去偏斜架构结构相比于传统的层次树状抗偏斜架构和网状抗偏斜架构优势明显，调节时间短且占用的资源更少，调节方式更加灵活。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，主时钟源层的时钟源包括第一时钟和第二时钟，次时钟源层的各时钟源均包括第三时钟和第四时钟，

第一时钟用于接收输入时钟，第二时钟用于根据输入时钟调节次时钟源层的时钟偏斜。

第三时钟用于接收来自第二时钟的输入时钟，第四时钟用于根据第三时钟接收的输入时钟调节时钟域层的时钟偏斜。

对于时钟去偏斜架构，通常时钟从上级时钟源(主时钟源发出)，并依次向下级时钟源传递，直至传递至各时钟域，具体地，不同级的每个时钟源中包括一个时钟，该时钟即用于被上级时钟源调节时钟偏移，还用于调节下级时钟源/时钟域的时钟偏斜，然而这种情况下同一时钟不能同时实现即被上级时钟源调节时钟偏斜，又调节下级时钟源/时钟域的时钟偏斜，这是因为上级时钟源的时钟做出的调整最终也会传至底层，导致底层在时钟去偏斜的过程中出现一些不可预料情况。

鉴于此，本申请实施例提供的时钟去偏斜架构，为每个时钟源设置两个时钟，本级时钟源通过第一时钟接收上级时钟源的输入时钟后，通过第二时钟将该输入时钟传递至下级时钟源的第一时钟，这样本级时钟源就能通过第一时钟被上级时钟源调节时钟偏斜，同时通过第二时钟调节下级时钟源的时钟偏斜。这种调节时钟偏斜的方式，大幅度减少了调节时钟偏斜的时钟周期。应当明确的是，对于时钟去偏斜架构，调节时钟偏斜指调节不同时钟源之间或时钟源和时钟域之间的时钟路径，因此可以设置双时钟以同时调节时钟偏斜。

在一些实施例中，本申请实施例提供的时钟去偏斜架构，主时钟源层基于延迟链调节次时钟源层的时钟偏斜，次时钟源层基于延迟链调节时钟域层的时钟偏斜。具体地，本级时钟源接收下级鉴相器传输的相位差，根据相位差调整时钟源内部延迟链的级数，直至鉴相器反馈的相位差达到鉴相器的精度上限，表示各时钟源的时钟偏斜调节完成。

以下分别通过对比调节16时钟域时钟偏斜和64时钟域时钟偏斜时，本申请实施例提供的时钟去偏斜架构，相比于传统的层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(Mesh Deskew)的表现，如下表所示：

其中，g表示时钟去偏斜后相邻时钟域(连接同一时钟源)的最小相位差、d表示延迟链的最大级数、s：一级延时链对应的相位差。

综上，本申请实施例提供的时钟去偏斜架构，相比于传统的层次树状抗偏斜架构(Hierarchical Tree Deskew)和网状抗偏斜架构(Mesh Deskew)，显而易见具有以下优势：

1.本申请实施例提供的时钟去偏斜架构使用的鉴相器数量更少。

2.本申请实施例提供的时钟去偏斜架构大幅度减少了调节完时钟偏斜后全架构的时钟偏斜。

3.本申请实施例提供的时钟去偏斜架构，同一逻辑层次的不同时钟源组/时钟域组可以同时被上一逻辑层次的时钟源调节，降低了时钟去偏斜的调节时间。

4.本申请实施例提供的时钟去偏斜架构，一个时钟源只需要负责调节下一级逻辑层次的一个时钟源组或一个时钟域组的时钟偏移，因此调节不同的时钟源组或时钟域组时，可以设置不同的调节精度。

5.本申请实施例提供的时钟去偏斜架构，调节相同数量的时钟域时，需要的逻辑层次远小于层次树状抗偏斜架构所需的逻辑层次，因此物理位置上相邻时钟源之间的时钟偏斜更少。

本申请实施例还提供一种芯片，该芯片包括上述的时钟去偏斜架构。芯片(Integrated Circuit,IC)也称芯片，该芯片可以是但不限于是SOC(System on Chip，芯片级系统)芯片、SIP(system in package，系统级封装)芯片。

本申请实施例还提供一种电子设备，该电子设备包括设备主体以及设于设备主体内的如上述的芯片。

以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应视为本申请的保护范围。

Claims (10)

1.一种时钟去偏斜架构，其特征在于，包括：

时钟域层，包括多个时钟域，各所述时钟域连接成至少一个矩形的时钟域组，所述时钟域组的相邻时钟域之间连接有鉴相器；

次时钟源层，包括多个时钟源，各所述时钟源连接成至少一个矩形的时钟源组，所述时钟源组的相邻时钟源之间连接有鉴相器，每一所述时钟源用于调节一个时钟域组的时钟偏斜；

主时钟源层，包括一个时钟源，用于调节所述次时钟源层中各时钟源的时钟偏斜。

2.如权利要求1所述的时钟去偏斜架构，其特征在于，所述次时钟源层包括Y级，Y≥1，

第一级次时钟源层中各时钟源分别用于调节时钟域层中各时钟域组的时钟偏斜；

第Z级次时钟源层中各时钟源分别用于调节第Z-1级次时钟源层中各时钟源组的时钟偏斜，1＜Z＜Y；

第Y级次时钟源层中各时钟源的时钟偏斜由所述主时钟源层的时钟源调节。

3.如权利要求2所述的时钟去偏斜架构，其特征在于，所述次时钟源层的级数基于所述时钟域组的数量和矩形的所述时钟源组的长和宽确定。

4.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域组为长和宽为2的矩形，或长和宽为3的矩形。

5.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟源组为长为m，宽为n的矩形，1≤m≤3，2≤n≤3。

6.如权利要求1所述的时钟去偏斜架构，其特征在于，所述时钟域层的时钟域的数量不少于16个。

7.如权利要求1所述的时钟去偏斜架构，其特征在于，所述主时钟源层的时钟源包括第一时钟和第二时钟，所述次时钟源层的各时钟源均包括第三时钟和第四时钟，

所述第一时钟用于接收输入时钟，所述第二时钟用于根据所述输入时钟调节所述次时钟源层的时钟偏斜；

所述第三时钟用于接收来自所述第二时钟的输入时钟，所述第四时钟用于根据所述第三时钟接收的输入时钟调节所述时钟域层的时钟偏斜。

8.如权利要求1所述的时钟去偏斜架构，其特征在于，所述主时钟源层基于延迟链调节所述次时钟源层的时钟偏斜，所述次时钟源层基于延迟链调节所述时钟域层的时钟偏斜。

9.一种芯片，其特征在于，包括上述权利要求1至8所述的时钟去偏斜架构。

10.一种电子设备，其特征在于，包括设备主体以及设于所述设备主体的如上述权利要求9所述的芯片。