CN117951077A - 一种可编程芯片及系统 - Google Patents

Abstract

本发明公开了一种可编程芯片及系统，涉及集成电路技术领域，包括：多层堆叠存储器，将可编程组件和处理器组件集成于逻辑芯片上形成具备可编程存储功能的三维芯片，利用数据传输接口接入总线，以使所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，基于该可编程芯片形成的三维结构，完成网卡解决方案的协议处理和数据传递，能够实现可编程的高性能处理器应用，解决了对于编程模块芯片集成的面积、成本开销大、功耗高的问题，达到了基于三维堆叠异质集成的逻辑处理方式，降低芯片所需的使用面积和功耗开销，提高灵活性。

Description

一种可编程芯片及系统

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可编程芯片及系统。

背景技术

随着数据中心网络基础设施的不断升级，基于以太网来对数据业务进行处理成为一种可行的有效措施，以不会降低性能，延长时延的特性增加了可行性，但随着数据中心的内存和计算机资源的需求变高，智能网卡的使用受到了重视，高速网卡上的传输协议可以进行编程，而可编程传输逻辑是实现灵活的硬件传输协议的关键，通过优化高速网卡中可编程门列阵(FPGA)模块的硬件体系结构。

为满足日益复杂的数字化系统的设计要求，FPGA的密度及复杂性也在急速增长，越来越多的系统或子系统功能在FPGA内部实现，其先进的功能和高集成度使FPGA成为极具吸引力的解决方案，对于FPGA在芯片中的有效集成能够为设计具备更强功能和更低功耗的片上系统解决方案奠定了基础。

目前对于可编程门列阵(FPGA)模块在硬件集成的过程中，存在集成的成本和面积开销大、芯片功耗高的问题。

发明内容

针对现有技术中存在成本和面积开销大、功耗高的缺陷，本申请实施例提供了一种可编程芯片及系统，能够达到基于三维堆叠异质集成所形成的结构在多功能数据处理的同时，能够降低芯片所需的使用面积和功耗开销，提高灵活性。

第一方面，本申请提供了一种可编程芯片，包括：存储器；逻辑芯片，所述逻辑芯片与所述存储器堆叠设置；其中，所述逻辑芯片包括可编程组件以及处理器组件；所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，以得到处理结果；其中，所述存储器用于存储所述处理操作过程中产生的数据。

进一步地，所述逻辑芯片还包括集成电路接口，所述集成电路接口连接用于接收所述数据，并对接收的所述数据进行协议包处理，并将处理后的数据传输至所述可编程组件，以使得所述可编程组件基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作。

进一步地，所述可编程组件、所述处理器组件以及所述集成电路接口之间通过总线连接。

进一步地，所述可编程组件包括：现场可编程门阵列、嵌入式现场可编程门阵列中至少一种；所述处理器组件包括：CPU core。

进一步地，所述集成电路接口包括ETH接口。

进一步地，所述可编程芯片还包括：PCIe接口，所述PCIe接口连接所述总线，用于将所述可编程芯片的处理结果传输出去。

进一步地，本申请还提供了一种可编程系统，包括：可编程芯片，所述可编程芯片包括上述任一项所述的可编程芯片；处理器，所述处理器连接所述可编程芯片，用于接收所述可编程芯片输出的处理结果，并对所述处理结果进行相应处理。

进一步地，所述处理器通过所述可编程芯片的PCIe接口连接所述可编程芯片。

进一步地，所述可编程系统还包括：硬盘，所述硬盘通过所述PCIe接口连接所述处理器以及所述可编程芯片，所述处理器控制所述PCIe接口，以将所述处理器处理后的数据通过所述PCIe接口存储至所述硬盘中。

进一步地，所述可编程系统还包括：ETH组件，所述可编程芯片通过所述ETH组件接收外部设备发送的数据。

本说明书实施例提供的一种可编程芯片及系统，包括存储器和逻辑芯片，将可编程组件和处理器组件集成于逻辑芯片，并且逻辑芯片与存储器堆叠设置，利用处理器组件根据处理业务配置数据处理流程，利用可编程组件基于数据处理流程对接收的数据进行与处理业务匹配的处理操作，进而得到处理结果。其中，存储器用于存储处理操作过程中产生的数据。基于该可编程芯片形成的三维结构，能够实现可编程的高性能处理器应用，达到了基于三维堆叠异质集成所形成的结构在多功能数据处理的同时，能够降低芯片所需的使用面积和功耗开销，提高灵活性。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了一种示例性具有SOC和FPGA的服务器卸载卡的示意图；

图2示出了一种本说明书实施例中一种可编程芯片的结构示意图；

图3示出了一种本说明书实施例中一种可编程芯片的逻辑框图的示意图；

图4示出了一种本说明书实施例中一种可编程芯片的集成系统示意图。

具体实施方式

图1示出了示例性具有SOC和FPGA的服务器卸载卡的示意图，在图1中利用可编程门列阵(Field-Programmable Gate Array，FPGA)、片上系统(System on a Chip，SoC)芯片、随机存取存储器(random access memory，RAM)和闪存构建的针对服务器CPU卸载网络处理的方案，其中，FPGA用来处理网络协议相关，并将处理后数据发送给SoC芯片或服务器CPU来进行下一步的处理。

目前所使用的服务器卸载卡这种结构单元多，在具体的数据网络处理中，片上系统SoC和FPGA可以运行，通常由服务器的CPU综合体执行的虚拟机监测器功能，从CPU综合体卸载针对这些功能的处理负担，而将FPGA与其他部分芯片进行互联，以连接后的电路进行网络传输协议的处理，以处理相关解决方案的数据资源，而可编程传输逻辑是实现灵活的硬件传输协议的关键，且传输协议能够实现执行若干功能，例如连接管理、数据缓冲区管理和数据传输，因此，如何利用FPGA进行系统、高效的处理，执行网卡解决方案是目前的主要研究方向，但目前基于FPGA进行可编程逻辑处理的缺陷如下：

现有结构中所使用的服务器卸载卡在集成过程中由于各个芯片的集成存在空间局限性，且基于服务器卸载卡需要处理的计算资源过大，普通的二维电路连接所需要的引线较长，容易增加功耗，且随着对于FPGA多功能需求，相关的逻辑芯片数量多，所需要的集成基底面积也随之增加，从而增加了集成后的芯片面积，难以满足日益小型号设计的需求，且所需要的架构成本开销大，随着设计需求的变更二维电路变更的灵活性差。

有鉴于此，本说明书实施例提供了一种可编程芯片及系统，具体的，可编程芯片包括存储器和逻辑芯片，存储器和逻辑慈宁片通过三维集成技术进行堆叠。其中，存储器可以包括多层堆叠的存储器，也可以包括一层存储器，具体不做限定。逻辑芯片包括可编程组件和处理器组件，所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，基于该可编程芯片，能够缩短各个模块之间的连线长度，提高了芯片集成度，从而降低了芯片功耗并可获得更小的芯片外形尺寸，为此达到节省面积和成本的同时，降低功耗的效果，基于该三维结构，能够实现可编程的高性能处理器应用，基于三维堆叠异质集成所形成的结构在多功能数据处理的同时，能够降低芯片所需的使用面积开销和功耗，提高灵活性。

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，本文中描述的缩略语和关键技术语包括：可编程门列阵(Field-Programmable Gate Array，FPGA)、接口关键字(interface，IF)、处理器核心(central processing unit core，简称CPU core)、集成电路(IntegratedCircuit简称IC)、硅通孔(Through Silicon Via，TSV)、固态硬盘SSD(Solid StateDrive)、高速串行计算机扩展总线(PCI-Express，PCIe)。

实施例一

本说明书实施例提供了一种可编程芯片，可编程传输逻辑是实现灵活的硬件传输协议的关键。传输协议的实现执行若干功能，例如连接管理、数据缓冲区管理和数据传输，利用三维集成技术，将用于进行高速网络数据处理的集成电路进行三维异质堆叠，能够缩短各个模块之间的连线长度，提高了芯片集成度，从而降低了芯片功耗并可获得更小的芯片外形尺寸，为此达到节省面积和成本的同时，降低功耗的效果。本申请提供一种可编程芯片，包括：存储器1；逻辑芯片2，所述逻辑芯片2与所述存储器1堆叠设置；其中，所述逻辑芯片2包括可编程组件以及处理器组件；所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，以得到处理结果。存储器用于存储处理操作过程中产生的数据。由于存储器与逻辑芯片通过三维异质集成技术堆叠设置，可以提高可编程组件以及处理器组件对存储器的访存带宽，提高访存效率，降低功耗。

具体而言，目前可编程器件的速度、结构等都不能很好地满足巾场的需求，随着时长芯片结构微型化设计的趋向，以使对应的可编程存储芯片具有微型设计的需求，高速网卡上的传输协议可以进行编程，而不会让用户暴露于高速硬件编程的全部复杂性，并且能够决定要传输的数据段(数据传递)和时刻(拥塞控制)，具有较为可靠的数据传输质量，但由于电路之间的复杂性和模块连接的线路排布，造成电路设计空间不足，因此，采取三维堆叠的芯片结构来降低各个器件在面积上的占用，同时降低了电路的制造成本，以更佳的性能、更小的尺寸、更低的成本，实现可编程传输存储的功能。

如图2所示，通过存储器1和逻辑芯片2进行堆叠设置，其中，存储器用于存放用于进行数据传递的数据资源，逻辑芯片2为实现高速网卡上传输协议可编程逻辑功能的芯片，存储器1和逻辑芯片2在基底Substrate进行芯片电路设计。存储器1用于存储进行数据传递的计算资源，高速网卡上的内存需求较大，为了满足较为高速的传输速度，每隔几个纳秒会生成和传输的数据包，提高逻辑处理的缓存，因此对于存储器1的具体内存大小、型号需要基于具体的电路设计需求来确定。

由于可编程传输逻辑是实现灵活的硬件传输协议的关键，逻辑芯片2中为实现可靠的传输协议，需要具备可编程逻辑功能，为实现该可编程逻辑功能，逻辑芯片2中包括可编程组件和处理器组件，并对可编程组件和处理器组件与堆叠的存储器1进行三维堆叠异质集成。所述逻辑芯片2还包括集成电路接口，且所述可编程组件、所述处理器组件以及所述集成电路接口之间通过总线连接。

在一实施例中，可编程组件包括现场可编程门阵列FPGA、嵌入式现场可编程门阵列eFPGA中至少一种，处理器组件包括CPU core。集成电路接口包括ETH接口。

在一实施例中，通过可编程组件的可编程逻辑可对网口数据进行压缩解压缩，加密等相关的处理，可编程组件可以是全定制或半定制ASIC电路的中试样片，内部有丰富的触发器和I/O引脚，比如，采用嵌入式现场可编程门阵列eFPGA，设计周期短且风险较小，用户不需要投片生产得到合用的芯片，可直接嵌入至逻辑芯片2中，实现可编程逻辑功能，在此，本申请不做具体限定，与现场可编程门阵列、嵌入式现场可编程门阵列中至少一种与堆叠的存储器1集成后有可编程逻辑存储功能，以此来提高系统集成度和可靠性。

CPU是运算核心和控制核心，一个物理CPU可以存在多个物理Core，而每个Core又可以存在多个硬件线程，Core用来配置和管理片内处理数据流控。

集成电路接口IF ASIC接口(interface ASIC)是一种专用集成电路的表示，以接口关键字IF来进行需求设定，其中的ASIC芯片主要由半导体厂家采用半定制的方法制造，常用的有门阵列(Gate Array)和标准单元(Standard Cell)两种类型。门阵列和标准单元的内部结构不同，使用的制造技术也不一样，根据特定的用户要求和特定的电子系统需求而设计、制造的集成电路，从而确定逻辑芯片2中的集成电路。

因此，根据IF ASIC对网口数据进行可编程逻辑处理后，通过所述CPU core对处理后的所述网口数据进行配置管理，所述集成电路接口IF ASIC连接用于接收所述数据，并对接收的所述数据进行协议包处理，并将处理后的数据传输至所述可编程组件IF ASIC，以使得所述可编程组件IF ASIC基于所述数据处理流程(处理器组件CPU core)对接收的数据进行与所述处理业务匹配的处理操作。实现可编程芯片基于可编程存储功能的数据大规模、高效处理。

如图2所示，为实现可编程存储功能，将嵌入式现场可编程门阵列eFPGA作为逻辑芯片架构的组成，设置可编程组件eFPGA、集成电路接口IF ASIC和处理器组件CPU core与堆叠的存储器进行三维堆叠异质集成。优选的，堆叠的存储器层数可以根据逻辑芯片所需要进行存储的数据资源量来确定，比如任意层的存储芯片，可以为4层、5层等多层堆叠存储芯片，在此本申请不做限制，多层堆叠存储芯片进行堆叠是基于硅通孔TSV技术和混合键合进行堆叠的，硅通孔技术(Through Silicon Via，TSV)是一项高密度封装技术，采用TSV技术实现多层存储器的垂直互连，基于垂直互连可以减小互连长度，使得多层存储器之间的信号高效传输，减小了存储器之间的信号延迟，实现存储功能的低功耗且实现器件集成的小型化。

综合来说，本申请提供了一种可编程芯片，包括存储器1和逻辑芯片2，存储器1由一层或多层堆叠存储器集成，逻辑芯片2为用于进行网络协议处理的可编程逻辑功能模块，其中，存储器1所堆叠的存储器之间采用硅通孔TSV技术进行堆叠，且堆叠层数不做具体限制；逻辑芯片2由可编程组件和处理器组件集成于逻辑芯片上形成具备可编程存储功能的三维芯片，以IF ASIC进行接口关键字的专用电路设计，以嵌入式现场可编程门阵eFPGA作为可编程逻辑的半成品元件，再加上中央处理器CPU core进行数据处理，利用数据传输接口IF ASIC接入总线，以使可编程组件eFPGA、集成电路接口IF ASIC和处理器组件CPU core各个元件之间进行电路连接形成逻辑芯片2中的电路模块，进而对逻辑芯片2与堆叠的存储器1在基底Substrate进行三维异质集成，从而能够基于逻辑芯片2在进行数据传递或数据处理时，高效、低功耗的来对存储器1中所存储的数据阵列进行逻辑调用，以使该可编程芯片实现可编程存储功能，达到降低面积和功耗开销的效果。

基于上述所提出的一种可编程芯片，阐述了芯片中的结构和对应的连接关系，具体来说，当形成可编程芯片后，将该可编程芯片作为一个可编程逻辑存储功能电路来进行对应的数据处理，基于所述可编程芯片具备的可编程存储功能，在进行网卡解决方案需要进行协议处理任务卸载设计，借助一些对应的接口，以可编程芯片中少量FPGA的资源可实现直接内存存取解决方案，从而缩短了内存存取时延。如图3所示，当获取服务器卸载网络解决方案时通过以太网进行协议包处理，协议包处理即为执行若干功能的传输协议，例如连接管理、数据缓冲区管理和数据传输等数据链路的传输协议，比如，决定需要传输的数据段和时刻，确定出用于实现网络解决方案所对应的协议处理任务，由于可编程传输逻辑是实现灵活的硬件传输协议的关键，将该协议处理任务由可编程芯片中的逻辑功能来进行网络协议编程处理，举例来说，接收数据并进行协议包处理，再将经过协议包处理后的数据由可编程芯片中的可编程逻辑可对网口数据进行压缩解压缩，加密等相关的处理，并通过处理器组件来配置和管理片内处理数据流控，内嵌堆叠存储器提高逻辑处理的缓存，对网口的数据处理完成后存储在本地。达到了通过可编程芯片的可编程存储功能来针对性进行数据配置和管理，以完成网卡解决方案。

即通过采用TSV技术和混合键合技术将多层存储器进行堆叠，利用TSV对存储器进行堆叠，包括多层堆叠的存储器，将可编程组件eFPGA和处理器组件CPU core集成于逻辑芯片上形成具备可编程存储功能的三维芯片，利用数据传输接口IF ASIC接入总线，以使完成逻辑芯片和存储芯片之间的数据处理，基于该可编程芯片形成的三维结构，利用可编程芯片中eFPGA的可编程逻辑可对网口数据进行压缩解压缩，加密等相关的处理，并通过core来配置和管理片内处理数据流控，内嵌堆叠存储器提高逻辑处理的缓存，完成网卡解决方案的协议处理和数据传递，能够实现可编程的高性能处理器应用，解决了目前对于可编程门列阵(FPGA)模块在硬件集成的过程中，存在成本和面积开销大、功耗高的问题，达到了基于三维堆叠异质集成所形成的结构在多功能数据处理的同时，能够降低芯片所需的使用面积和功耗开销，提高灵活性的效果。

进一步地，可编程芯片中的集成电路接口IF ASIC包括ETH接口，其中，ETH即以太网网口(Ethernet，ETH)，ETH网口能够对接收数据进行协议包处理并发送至所述可编程芯片，以执行相关的网口功能，其上，IF ASIC接口与ETH接口为对应关系，IF ASIC接口在本申请实施例中基于高通量的需求，作为一种具体的设计手段，ETH接口为数据传输的功能接口；PCIe接口，所述PCIe接口连接总线，即通过将可编程组件eFPGA、集成电路接口IF ASIC、处理器组件CPU core与PCIe接口进行总线连接，实现数据在各个组件的传输。具体而言，可编程芯片作为可编程逻辑模块进行逻辑化系统处理，对于目前的可编程协议处理手段，能够提高硬件传输的效率，由于可编程芯片中内嵌有多层堆叠存储器和可编程逻辑模块，具有可编程存储功能，因此，将可编程芯片作为系统进行可编程逻辑处理的中心进行可编程的高性能存储处理。

本申请还提供一种可编程系统，如图4所示，所述可编程系统包括可编程芯片和处理器，可编程芯片为上述所述的可编程芯片，处理器连接可编程芯片，用于接收可编程芯片的处理结果，并对处理结果进行相应处理。

在一实施例中，处理器通过所述可编程芯片的PCIe接口连接所述可编程芯片。

在一实施例中，可编程系统还包括硬盘。硬盘通过所述PCIe接口连接所述处理器以及所述可编程芯片，所述处理器控制所述PCIe接口，以将所述处理器处理后的数据通过所述PCIe接口存储至所述硬盘中。

在一实施例中，可编程系统还包括ETH组件，所述可编程芯片通过所述ETH组件接收外部设备发送的数据。

具体的，硬盘为固态硬盘SSD(Solid State Drive，SSD)。ETH组件为以太网网口(Ethernet，ETH)。也即可编程系统包括以太网网口、处理器、可编程芯片、固态硬盘SSD(Solid State Drive，SSD)，将以太网接口ETH与所述可编程芯片连接，所述可编程芯片与固态硬盘SSD连接，从而形成以太网接口ETH与可编程芯片和固态硬盘SSD之间的数据交互，举例来说，由以太网接口ETH接收网口数据并处理，再将处理后的数据发送至可编程芯片中的可编程组件eFPGA进行可编程逻辑处理，比如业务处理(加解密、搜索等)，将处理后的数据通过PCIe接口发送至处理器CPU，处理器CPU通过PCIe控制总线控制将处理后的数据写入固态硬盘SSD中。

进一步地，如图4所示，所述的可编程系统还包括处理器CPU，CPU是中央处理器，能够解释计算机指令以及处理协议处理，所述CPU与可编程芯片互连，所述可编程芯片将所述接收数据处理后发送至所述CPU，且CPU和固态硬盘SSD分别通过PCIe接口与所述可编程芯片进行互连，一方面，PCI-Express是一种高速串行计算机扩展总线标准，属于高速串行点对点双通道高带宽传输，通过PCIe的连接将CPU和固态硬盘SSD与可编程芯片进行互联，满足高速网卡上传输协议的相关处理和操作。另一方面，SSD以区块写入和抹除的方式作读写的功能，具有低耗电、耐震、稳定性高的特点，对于处理高速网络传输协议具有较好的适配度，从而实现基于三维芯嵌入和系统接口、处理器、服务器等配置的集成系统，达到了低功耗的数据传输，高效处理网卡解决方案对应的相关传输协议。

进一的地，将可编程芯片作为内嵌的可编程逻辑存储模块进行系统化配置，还包括ETH组件，可编程芯片通过所述ETH组件接收外部设备发送的数据。形成了基于以太网EHT接口、可编程芯片、固态硬盘SSD和中央处理器CPU配置的可编程系统，其中，以太网ETH接口与可编程芯片的输入端连接，可编程芯片的输出端分别与固态硬盘SSD和处理器CPU的输入端连接，且固态硬盘SSD与处理器CPU之间可进行数据交互。具体地，ASIC IF保护以太网ETH接口和PCIe接口，以太网接收数据由ETH接口将对应的数据发送至可编程芯片中，通过可编程芯片中包括的多层堆叠存储器和可编程功能模块进行数据的可编程存储处理，将可编程芯片逻辑处理后的数据进行硬盘SSD的本地存储或者通过PCIe接口外发至CPU进行下一步的处理。达到了基于可编程芯片的系统化结构配置，高效、低功耗的处理网卡解决方案，提高灵活性的效果。

将可编程芯片作为可编辑功能模块进行系统集成后，进而需要对相关的网卡解决方案进行相关协议和数据处理，系统进行数据处理的步骤包括：获取接收数据并进行协议包处理；对所述协议包处理后的所述接收数据进行逻辑运算处理；对所述逻辑运算处理后的所述接收数据进行配置和管理；根据第一需求将配置管理后的所述接收数据进行本地存储或外发。

具体地，不同的传输协议使用不同的算法来检测丢失的数据包。然而，一旦一个数据包被丢弃，可靠的传输协议将其重传优先于发送一个新的数据段，ASIC IF保护网口Ethernet(ETH)和PCIe，获取接收数据经由ETH对网口的数据进行协议包处理，再根据可编程芯片中eFPGA的可编程逻辑可对网口数据进行压缩解压缩，加密等相关的逻辑运算，可编程芯片中core用来配置和管理片内处理数据流控，可编程芯片中内嵌堆叠存储器提高逻辑处理的缓存，当可编程芯片中的各个模块对网口的数据处理完成后，将处理完成的数据以存储需求进行配置管理包括本地存储或外发，其中，所述第一需求可以为处理后的数据存储方式的需求，按照数据之后的使用方式和调用流程进行对应的存储管理，举例来说，可以直接存储在本地SSD，或通过PCIe接口送给Host/CPU，也可在CPU控制下由网口送出给下一网络存储节点。

尽管结合具体特征及其实施例对本申请进行了描述，显而易见的，在不脱离本申请的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附所界定的本申请的示例性说明，且视为已覆盖本申请范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。这样，倘若本申请的这些修改和变型属于本申请及其等同技术的范围之内，则本申请意图包括这些改动和变型在内。

Claims (10)

1.一种可编程芯片，其特征在于，包括：

存储器；

逻辑芯片，所述逻辑芯片与所述存储器堆叠设置；

其中，所述逻辑芯片包括可编程组件以及处理器组件；所述处理器组件用于根据处理业务配置数据处理流程，所述可编程组件用于基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作，以得到处理结果；

其中，所述存储器用于存储所述处理操作过程中产生的数据。

2.根据权利要求1所述的可编程芯片，其特征在于，所述逻辑芯片还包括集成电路接口，所述集成电路接口连接用于接收所述数据，并对接收的所述数据进行协议包处理，并将处理后的数据传输至所述可编程组件，以使得所述可编程组件基于所述数据处理流程对接收的数据进行与所述处理业务匹配的处理操作。

3.根据权利要求2所述的可编程芯片，其特征在于，所述可编程组件、所述处理器组件以及所述集成电路接口之间通过总线连接。

4.根据权利要求1或2所述的可编程芯片，其特征在于，所述可编程组件包括：现场可编程门阵列、嵌入式现场可编程门阵列中至少一种；

所述处理器组件包括：CPU core。

5.根据权利要求2所述的可编程芯片，其特征在于，所述集成电路接口包括ETH接口。

6.根据权利要求3所述的可编程芯片，其特征在于，还包括：PCIe接口，所述PCIe接口连接所述总线，用于将所述可编程芯片的处理结果传输出去。

7.一种可编程系统，其特征在于，包括：

可编程芯片，所述可编程芯片包括上述权利要求1～6任一项所述的可编程芯片；

处理器，所述处理器连接所述可编程芯片，用于接收所述可编程芯片输出的处理结果，并对所述处理结果进行相应处理。

8.根据权利要求7所述的可编程系统，其特征在于，所述处理器通过所述可编程芯片的PCIe接口连接所述可编程芯片。

9.根据权利要求8所述的可编程系统，其特征在于，还包括：

硬盘，所述硬盘通过所述PCIe接口连接所述处理器以及所述可编程芯片，所述处理器控制所述PCIe接口，以将所述处理器处理后的数据通过所述PCIe接口存储至所述硬盘中。

10.根据权利要求9所述的可编程系统，其特征在于，还包括：

ETH组件，所述可编程芯片通过所述ETH组件接收外部设备发送的数据。