CN117941044A - 用于改善的湿度性能的封装堆叠和相关制造方法 - Google Patents

用于改善的湿度性能的封装堆叠和相关制造方法 Download PDF

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K·博世
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Abstract

一种晶体管器件包括：基板；基板上的半导体结构；金属化层，包括半导体结构的表面上的非平面表面；金属化层的非平面表面上的非平面包封层，该非平面包封层包括与所述非平面表面相反的非平面包封剂表面；以及自平坦化包封层，位于非平面包封层上并且包括与非平面包封剂表面相反的平坦化的表面。

Description

用于改善的湿度性能的封装堆叠和相关制造方法
优先权声明
本申请要求于2021年7月30日提交的美国专利申请序列No.17/390,020的优先权，该专利申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体器件，更具体而言，涉及半导体器件的环境保护及相关制造方法。
背景技术
诸如硅(Si)和砷化镓(GaAs)之类的材料已在低功率半导体器件中得到广泛应用，对于硅来说，还广泛应用于低频应用。但是，这些材料可能不太适合高功率和/或高频应用，例如，由于它们相对小的带隙(室温下对于Si是1.12eV并且对于GaAs是1.42)和相对小的击穿电压。
对于高功率、高温和/或高频应用和器件，可以使用宽带隙半导体材料，诸如碳化硅(SiC)(例如，4H-SiC在室温下的带隙大约为3.2eV)和III族氮化物(例如，氮化镓(GaN)在室温下的带隙大约为3.36eV)。如本文所使用的，术语“III族氮化物”是指在氮(N)与周期表III族元素(通常是铝(Al)、镓(Ga)和/或铟(In))之间形成的那些半导体化合物。该术语是指二元、三元和四元化合物，诸如GaN、AlGaN和AlInGaN。这些化合物具有其中一摩尔氮与总共一摩尔III族元素化合的经验式。与GaAs和Si相比，这些材料可以具有更高的电场击穿强度和更高的电子饱和速度。
由SiC和/或III族氮化物制造的半导体器件可以包括功率晶体管器件，诸如包括MOSFET(金属氧化物半导体场效应晶体管)的场效应晶体管(FET)器件、DMOS(双扩散金属氧化物半导体)晶体管、HEMT(高电子迁移率晶体管)、MESFET(金属半导体场效应晶体管)、LDMOS(横向扩散金属氧化物半导体)晶体管等。这些器件通常用氧化物层钝化，诸如二氧化硅(SiO2)，例如以保护器件的暴露表面。但是，半导体主体与氧化物层之间的界面可能不足以获得电子的高表面迁移率。例如，SiC与SiO2之间的界面通常表现出高密度的界面态，这会降低表面电子迁移率并引入载流子陷阱，这进而会降低器件的期望性能特性。
因而，半导体器件，包括那些包括氧化物层的半导体器件，还可以并入一层或多层氮化硅(SiN)以改进所得的电子学特性，例如，如美国专利No.6,246,076中所描述的。SiN还可以提供环境屏障，没有该环境屏障，无论是否存在氧化物层，器件的结构和操作都可能容易受到环境降级的影响。例如，半导体器件可能在高温和/或高湿度环境中操作。如果允许湿气到达半导体器件，那么会发生腐蚀，这会使半导体器件的性能降级。
作为环境屏障，与SiO2相比，SiN可以在器件上形成更好的密封，从而减少或防止诸如水之类的污染物到达器件的外延层并造成降级。等离子体增强化学气相沉积(PECVD)可以被用于形成SiN作为半导体器件的环境屏障，例如，如美国专利No.7,525,122中所描述的。但是，PECVD SiN层可能容易出现缺陷，诸如针孔和柱状结构，这些缺陷可以允许湿气穿透SiN层并到达器件。
发明内容
根据本公开的一些实施例，一种晶体管器件，包括：基板；基板上的半导体结构；金属化层，包括位于半导体结构的表面上的非平面表面；非平面包封层，位于金属化层的所述非平面表面上，该非平面包封层包括与所述非平面表面相反的非平面包封剂表面；以及自平坦化包封层，位于非平面包封层上并且包括与所述非平面包封剂表面相反的平坦化的表面。
在一些实施例中，所述晶体管器件还包括：源极触点，位于半导体结构的源极区域上；漏极触点，位于半导体结构的漏极区域上；以及栅极触点，位于源极触点与漏极触点之间。所述非平面包封层位于栅极触点、漏极触点和源极触点上。
在一些实施例中，所述栅极触点之上的非平面包封层的厚度与所述栅极触点之上的自平坦化包封层的厚度的比率在0.20和0.29之间。
在一些实施例中，金属化层包括源极触点上的传输线，以及所述传输线之上的非平面包封层的厚度与所述传输线之上的自平坦化包封层的厚度的比率在0.28和0.45之间。
在一些实施例中，所述半导体结构还包括在源极触点与栅极触点之间的源极接入区域，以及源极接入区域之上的非平面包封层的厚度与源极接入区域之上的自平坦化包封层的厚度的比率在0.16和0.22之间。
在一些实施例中，所述非平面包封层的厚度在半导体结构之上基本均匀。
在一些实施例中，所述非平面包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
在一些实施例中，所述自平坦化包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
在一些实施例中，所述自平坦化包封层包括具有100至8000厘沲的未固化运动粘度的材料。
在一些实施例中，所述自平坦化包封层包括固化温度小于或等于250℃的材料。
在一些实施例中，所述自平坦化包封层包括基本上固化的材料。
根据本公开一些实施例，一种晶体管器件包括：基板；基板上的半导体结构，该半导体结构包括有源区域；栅极触点，位于半导体结构的有源区域上；第一包封层，在栅极触点上延伸；以及第二包封层，位于第一包封层上，该第二包封层包括固化温度小于或等于275℃的材料。
在一些实施例中，所述栅极触点之上的第一包封层的厚度与所述栅极触点之上的第二包封层的厚度的比率在0.20和0.29之间。
在一些实施例中，所述半导体结构还包括源极区域，晶体管器件还包括源极区域上的源极触点和源极触点上的传输线，以及第一包封层在源极触点和传输线上延伸。
在一些实施例中，所述传输线之上的第一包封层的厚度与所述传输线之上的第二包封层的厚度的比率在0.28和0.45之间。
在一些实施例中，所述半导体结构还包括在源极触点与栅极触点之间的源极接入区域，以及源极接入区域之上的第一包封层的厚度与源极接入区域之上的第二包封层的厚度的比率在0.16和0.22之间。
在一些实施例中，所述第一包封层的厚度在半导体结构之上基本均匀。
在一些实施例中，所述第二包封层的上表面在半导体结构之上基本是平面的。
在一些实施例中，所述第一包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
在一些实施例中，第二包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
在一些实施例中，第二包封层包括固化温度小于或等于250℃的材料。
根据本公开的一些实施例，一种晶体管器件包括：基板上的半导体结构，该半导体结构包括源极区域和漏极区域；源极区域上的源极触点；漏极区域上的漏极触点；第一包封层，在漏极触点上、在源极触点上以及在漏极触点与源极触点之间的半导体结构上共形地延伸；以及第一包封层上的第二包封层，该第二包封层包括具有从源极触点向漏极触点延伸的基本上平面的上表面的材料。该材料被配置为在固化操作期间从100至8000厘沲的运动粘度转变到固化状态。
在一些实施例中，所述第一包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
在一些实施例中，所述第一包封层包括多个层。
在一些实施例中，所述第二包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
在一些实施例中，第二包封层包括固化温度小于或等于275℃的材料。
根据本公开一些实施例，一种形成晶体管器件的方法包括：在基板上形成半导体结构；在半导体结构上形成包括与半导体结构相反的非平面表面的第一包封剂层；在第一包封剂层上形成第二包封剂层，其中第二包封剂层包括与第一包封剂层相反的平坦化的表面；以及对第二包封层执行固化处理。
在一些实施例中，所述第二包封剂层包括被配置为在固化处理期间从100至8000厘沲的运动粘度转变到固化状态的材料。
在一些实施例中，所述第二包封剂层的平坦化的表面是第二包封剂层的材料的自平坦化的结果。
在一些实施例中，所述方法还包括在半导体结构上形成源极触点、漏极触点和栅极触点。形成第一包封剂层包括在栅极触点、漏极触点和源极触点上形成所述第一包封剂层。
在一些实施例中，所述第二包封剂层具有与平坦化的表面相反的非平面表面，并且该非平面表面沿着由源极触点、漏极触点和/或栅极触点定义的相应轮廓在第一包封剂层上延伸。
在一些实施例中，所述第一包封剂层的厚度在栅极触点、漏极触点和源极触点上基本均匀。
在一些实施例中，所述第二包封剂层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
在一些实施例中，所述第二包封剂层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
在一些实施例中，所述第二包封剂层包括固化温度小于或等于275℃的材料。
在一些实施例中，对第二包封剂层执行固化处理是以高于第二包封剂层的材料的玻璃化转变温度的温度执行的。
在一些实施例中，对第二包封剂层执行固化处理是以小于或等于275℃的温度执行的。
在一些实施例中，在第一包封剂层上形成第二包封剂层是通过包括旋涂工艺、喷涂工艺、气相沉积工艺、电镀工艺、刮涂工艺和/或槽模沉积工艺的操作来执行的。
在阅读以下附图和详细描述后，根据一些实施例的其它器件、装置和/或方法对于本领域技术人员来说将变得显而易见。除了上述实施例的任何和所有组合之外，还意图将所有此类附加实施例都包括在本说明书内、本发明的范围内，并且受到所附权利要求的保护。
附图说明
图1是根据本公开的一些实施例的半导体器件或管芯的示意性横截面图。
图2A是根据本公开的实施例的HEMT器件的示意性平面图。图2B是沿着图2A的线A-A截取的HEMT器件的示意性横截面图。
图3A至图3D是示出了根据本公开的实施例的器件的有利性能的曲线图。
图4A至图4K示出了根据本公开的实施例的制造半导体器件的方法。
图5A和图5B是根据本公开的一些实施例的替代晶体管器件结构的示意性横截面图。
图6A至图6C是示出了可以封装根据本公开的实施例的半导体的几种示例方式的示意性横截面图。
具体实施方式
下面将参考附图更全面地描述本发明构思的实施例，在附图中示出了本发明的实施例。但是，本发明构思可以以许多不同的形式来实施，并且不应当被解释为限于本文阐述的实施例。而是，提供这些实施例以使得本公开将是彻底和完整的，并且将本发明构思的范围充分地传达给本领域技术人员。相同的标号贯穿全文指代相同的元素。
虽然在一些应用中为了环境保护可以将一些半导体器件气密地密封在封装内，但在其它应用中封装可以不提供针对操作环境的气密密封。因此，可以在管芯级在半导体器件上提供包封堆叠或结构，作为针对湿度和/或操作环境的其它条件的保护。如本文所使用的，管芯或芯片可以指半导体材料的小块或主体或者在其上制造电子电路元件的其它基板。管芯可以包括大量单独的“单位单元”晶体管结构，其在一些实施方式中可以并联或串联电连接。
包封层或结构可以包括共形电介质膜。共形电介质膜通常可以使用晶片级处理方法来沉积，诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或物理气相沉积(PVD)。共形电介质膜可以包括堆叠方式的一个或多个电介质或层，包括例如SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。本文参考化合物化学式(例如，SiO、AlO)描述的材料可以包括不同化学计量的构成元素或构成元素的任何化合物(例如，SiO2、Al2O3)，并且在一些情况下为非晶态或晶态的材料。
例如，一些RF HEMT器件可以包括基于SiN的PECVD电介质层，其可以用作保护下面的有源区域免受外部污染、腐蚀和/或机械损坏的环境屏障。但是，如上所述，PECVD SiN层可能容易出现缺陷，诸如针孔和柱状结构，这可以允许湿气到达半导体器件。为了进一步提高半导体器件(诸如RF或DC晶体管器件，包括RF HEMT)的管芯组装期间对环境条件和/或损坏的鲁棒性，可以包括一个或多个附加层，从而提供多层包封膜或堆叠结构。
本发明的一些实施例可以源于以下认识：使用包括共形的第一包封层和自平坦化和/或固化的第二包封层的包封堆叠结构可以提供改进的环境保护。使用自平坦化和/或固化的第二包封层可以向由于层的固化而硬化的堆叠结构提供基本上平面的上表面。如本文所使用的，基本上平面的表面是指与理论平面(例如，平面的表面)变化/偏离小于10％的表面。如本文所使用的，自平坦化是指材料获得基本上平面的上表面而不需要附加的机械和/或化学步骤来去除上表面的部分以实现平面性的处理。堆叠结构的上表面的硬度以及该层的上表面的平面性的组合可以提供针对环境条件(诸如湿度)的改进保护。使用具有在管芯的半导体器件的热预算(例如，在此之后半导体器件可能被损坏的最大温度)内的固化温度的第二包封层的材料，可以允许第二包封层完全和/或彻底固化而不损坏半导体器件。如本文所使用的，特定材料的固化温度是指引起该材料硬度的改变使得材料获得在材料可能的最大硬度的90％以内的硬度的温度。例如，当材料是或包括聚合物时，材料的固化温度是指导致聚合物变得交联的温度。
图1是根据本公开的一些实施例的半导体器件或管芯300的示意性横截面图。图1旨在表示用于识别和描述的结构，而不是旨在按物理比例表示结构。
如图1中所示，在半导体结构390上提供多层环境包封膜或堆叠220以覆盖半导体结构390以免受湿度和/或环境的其它条件的影响。图1的半导体结构390是示意性示例，被示为在其上形成多层环境包封堆叠220的一般性半导体结构390。半导体结构390可以设置在基板322(诸如碳化硅(SiC)基板或蓝宝石基板)上。基板322可以是半绝缘SiC基板。但是，本公开的实施例可以利用任何合适的基板，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO、磷化铟(InP)等。基板322可以是SiC晶片，并且半导体器件300可以至少部分地经由晶片级处理形成，并且晶片然后可以被切割或以其它方式分割以提供包括多个单位单元晶体管结构的管芯。术语“半绝缘”在本文中被描述性地使用，而不是在绝对意义上使用。
在一些实施例中，半导体结构390可以是基于SiC和/或III族氮化物的材料。半导体结构390的一部分可以定义半导体器件300的沟道区域。沟道区域可以在半导体器件300的源极区域215与漏极区域205之间延伸。沟道区域中的传导可以通过施加到栅极触点310的信号来控制。信号可以经由源极触点315施加到源极区域215，以及经由漏极触点305施加到漏极区域205。金属传输线365可以耦合到源极触点315和漏极触点305以分别提供源极信号和漏极信号。半导体结构390的从源极触点315下方到栅极触点310下方的部分可以被称为源极接入区域SAR，并且半导体结构390的从漏极触点305下方到栅极触点310下方的部分可以被称为漏极接入区域DAR。
在一些实施例中，一个或多个钝化层350可以设置在半导体结构390的表面上，并且多层环境堆叠220可以与半导体结构390相反地设置在钝化层350上。钝化层350可以被配置为减少寄生电容、减少电荷俘获和/或以其它方式改善半导体结构390的一层或多层的电子学特性。钝化层350可以包括例如通过CVD沉积的一层或多层SiN。更一般而言，钝化层350可以是使用除原子层沉积(ALD)方法以外的方法的多层沉积。
在一些实施例中，场板312可以设置在钝化层350上。在一些实施例中，场板312可以与栅极触点310部分重叠。场板312的位置和构造仅仅是示例并且不旨在限制本申请。在一些实施例中，可以存在附加的场板312，和/或场板312的形状可以不同于图1中所示的形状和/或位于半导体器件300上的不同位置处。在一些实施例中，可以不存在场板312。
多层环境包封堆叠220可以在场板312(如果存在的话)、传输线365和/或钝化层350上形成。多层环境包封堆叠220可以包括至少两层：第一包封层225和第二包封层230。
第一包封层225可以是或包括一个或多个电介质层，其共形地形成在场板312(如果存在的话)、传输线365和/或钝化层350上。场板312(如果存在的话)、传输线365和/或钝化层350在本文中也可以被称为金属化层。第一包封层225的厚度Tc可以是跨半导体器件300基本均匀的，但是本公开的实施例不限于此。如本文所使用的，如果厚度Tc跨半导体器件300变化小于20％，那么厚度Tc基本上是均匀的。在一些实施例中，厚度Tc跨半导体器件300可以变化小于10％。场板312(如果存在的话)、传输线365和/或钝化层350可以具有非平面表面，并且因此，第一包封层225由于其共形形状也可以具有非平面的上表面和下表面。
第一包封层225可以包括例如SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。在一些实施例中，第一包封层225可以包括多层。例如，第一包封层225可以包括SiON:SiN双层。可以使用诸如CVD、PECVD、ALD或PVD之类的晶片级处理方法来沉积第一包封层225。
第二包封层230可以形成在第一包封层225上，使得第一包封层225位于第二包封层230与场板312(如果存在的话)、传输线365和/或钝化层350之间。第二包封层230可以是例如通过旋涂工艺、喷涂工艺、气相沉积工艺、电镀工艺、刮涂工艺和/或槽模沉积(slot-die deposition)工艺以粘性或液态形成的可固化电介质层，其可以最初填充下面的第一包封层225中的表面不规则性(针孔、柱状结构等)或其它非平面性。第二包封层230可以包括允许第二包封层230自平坦化的材料。换句话说，第二包封层230的材料的粘度可以使得材料以基本上平面的上表面230A安置。第二包封层230还可以被完全固化以提供与第一包封层225相反的基本上平面的上表面230A。第二包封层230的下表面230B可以位于第一包封层225的非平面表面上和/或与其接触，并且因此，第二包封层230的下表面230B可以是非平面的。
在一些实施例中，第二包封层230的材料可以被选择为具有小于或等于275℃的固化温度。在一些实施例中，第二包封层230的材料可以被选择为具有小于或等于250℃的固化温度。在一些实施例中，第二包封层230的固化温度可以允许第二包封层230的材料在不会损伤半导体器件300的其它元件的温度下完全固化。
在一些实施例中，第二包封层230的材料可以被选择为具有100至8000厘沲(cSt)的运动粘度。在一些实施例中，第二包封层230的材料可以被选择为具有1000至2000cSt的运动粘度。在一些实施例中，第二包封层230的粘度可以允许第二包封层230的材料填充下面的第一包封层225中的表面不规则性(例如，针孔、柱状结构等)或其它非平面性。在一些实施例中，第二包封层230的粘度可以允许第二包封层230的上表面230A自平坦化并流动以覆盖第一包封层225的非平面表面(包括其任何表面缺陷和腔体)。第二包封层230的自平坦化可以允许形成平面的上表面230A，而不需要抛光或其它化学和/或机械步骤来实现平面的上表面。
第二包封层230可以包括例如聚酰亚胺、苯并环丁烯(BCB)、玻璃(例如，硼硅酸盐玻璃(BSG))、聚酰胺、聚苯并恶唑(PBO)和/或光致抗蚀剂(例如，SU-8)。可以使用其它环氧树脂和/树脂而不偏离本公开的实施例。
虽然下面的半导体器件300的结构的各种高度存在差异，但是第二包封层230的上表面230A可以在整个半导体器件300的宽度上是基本平面的。例如，在一些实施例中，上表面230A的水平(level)跨半导体器件300的宽度变化可以不超过10％。在一些实施例中，上表面230A的水平跨半导体器件300的宽度变化可以不超过5％。第二包封层230可以具有与基本平面的上表面230A相反的共形和/或非平面的下表面230B。第二包封层230的共形和/或非平面的下表面230B可以沿着由源极触点315、漏极触点305、栅极触点310、金属传输线365和/或场板312(例如，金属化层)定义的相应轮廓在第一包封层225上延伸。
在一些实施例中，第二包封层230的厚度可以跨半导体器件300变化。第二包封层230可以具有在传输线365之上的厚度Tm、在源极接入区域SAR和/或漏极接入区域DAR之上的厚度Tr，以及在栅极触点310之上的厚度Tg。厚度Tm可以指传输线365的最上部分上在第二包封层230的上表面230A与第一包封层225的上表面之间的第二包封层230的厚度。厚度Tg可以指栅极触点310的最上部分上在第二包封层230的上表面230A与第一包封层225的上表面之间的第二包封层230的厚度。厚度Tr可以指源极接入区域SAR或漏极接入区域DAR中半导体结构390的最上部分上在第二包封层230的上表面230A与第一包封层225的上表面之间的第二包封层230的厚度。
在一些实施例中，第二包封层230可以被形成为维持第二包封层230的各个厚度Tr、Tm和Tg与第一包封层225的厚度Tc的比率。在一些实施例中，可以根据表1维持第二包封层230的厚度Tr、Tm和Tg与第一包封层225的厚度Tc的比率。
表1：
具有根据表1的比率的器件允许器件的各个区域之上提供充分的保护。该比率的变化部分地由第二包封层230的平面上表面和第一包封层225的变化表面引起。因此，虽然第二包封层230的底表面由于第一包封层225的上表面变化而变化，但是第二包封层230的上表面230A保持基本上平面。比率超出这些范围的器件的性能和/或防潮性能可能会降低。
图1提供了半导体器件300上的多层环境包封堆叠220的图示，该半导体器件300具有多个结构，诸如栅极触点310、源极触点315和漏极触点305。如本领域普通技术人员将理解的，多层环境包封堆叠220可以应用于许多种不同的半导体结构而不背离本公开的实施例。
例如，图2A和图2B示出了根据本公开的一些实施例的被实现为HEMT的半导体器件300A的实施例。图2A是根据本公开的实施例的HEMT器件300A的示意性平面图。图2B是沿着图2A的线A-A截取的HEMT器件300A的示意性横截面图。图2A和2B旨在表示用于识别和描述的结构，而不旨在按物理比例表示结构。
参考图2A和图2B，可以在基板322(诸如，碳化硅SiC基板或蓝宝石基板)上形成半导体结构390(诸如，用于III族氮化物半导体HEMT的半导体结构)。基板322可以是半绝缘碳化硅(SiC)基板，其可以是例如碳化硅的4H多型(polytype)。其它碳化硅候选多型可以包括3C、6H和15R多型。基板可以是可从Cree公司获得的高纯度半绝缘(HPSI)基板。
在一些实施例中，基板322的碳化硅块晶体(bulk crystal)在室温下可以具有等于或高于大约1x105ohm-cm的电阻率。可以在本公开的一些实施例中使用的示例SiC基板由例如位于北卡罗来纳州达勒姆市(Durham,N.C.)的Cree公司(本公开的受让人)制造，并且例如在美国专利No.Re.34,861、美国专利No.4,946,547、美国专利No.5,200,022和美国专利No.6,218,680中描述了用于生产此类基板的方法，这些专利的公开内容通过引用整体并入本文。虽然碳化硅可以被用作基板材料，但是本公开的实施例可以利用任何合适的基板，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO、磷化铟(InP)等。基板322可以是碳化硅晶片，并且可以至少部分地经由晶片级处理形成HEMT器件300A，然后可以将晶片切割以提供多个单独的高电子迁移率晶体管300A。
基板322可以具有下表面322A和上表面322B。在一些实施例中，HEMT器件300A的基板322可以是减薄的基板322。在一些实施例中，基板322的厚度(例如，在图2B中的垂直Z方向上)可以是100μm或更小。在一些实施例中，基板322的厚度可以是75μm或更小。在一些实施例中，基板322的厚度可以是50μm或更小。
沟道层324在基板322的上表面322B上(或者在本文进一步描述的可选层上)形成，并且势垒层326在沟道层324的上表面上形成。在一些实施例中，沟道层324和势垒层326可以各自通过外延生长来形成。用于III族氮化物的外延生长的技术已经在例如美国专利No.5,210,051、美国专利No.5,393,993和美国专利No.5,523,589中描述，这些专利的公开内容也通过引用整体并入本文。沟道层324的带隙可以小于势垒层326的带隙，并且沟道层324还可以具有比势垒层326大的电子亲和力。沟道层324和势垒层326可以包括基于III族氮化物的材料。在一些实施例中，晶片的厚度(例如，基板322、沟道层324和势垒层326的厚度)可以在40μm至大约100μm之间。在一些实施例中，晶片厚度可以在40μm至大约80μm之间。在一些实施例中，晶片厚度可以是近似75μm。
在一些实施例中，沟道层324可以是III族氮化物，诸如AlxGa1-xN，其中0≤x<1，在沟道层324与势垒层326之间的界面处沟道层324的导带边缘的能量小于势垒层326的导带边缘的能量的条件下。在本公开的某些实施例中，x＝0，表示沟道层324是GaN。沟道层324还可以是其它III族氮化物，诸如InGaN或AlInGaN等。沟道层324可以是未掺杂的(“未有意掺杂的”)并且可以生长至大于大约0.002μm的厚度。沟道层324还可以是多层结构，诸如超晶格或GaN、AlGaN等的组合。在一些实施例中，沟道层324可以处于压缩应变下。
在一些实施例中，势垒层326是AlN、AlInN、AlGaN或AlInGaN或其层的组合。势垒层326可以包括单层或者可以是多层结构。在一些实施例中，势垒层326可以是直接位于沟道层324上的薄AlN层以及其上的单个AlGaN或多层。在本公开的特定实施例中，当势垒层326埋在欧姆接触金属下方时，势垒层326可以足够厚，并且可以具有足够高的铝(Al)成分和掺杂，以通过极化效应在沟道层324与势垒层326之间的界面处诱发显著的载流子浓度。势垒层326的厚度可以例如从大约0.1nm至大约30nm，但厚度不会厚到造成其中破裂或形成大量缺陷。在一些实施例中，势垒层的厚度在13和18nm之间。在某些实施例中，势垒层326未掺杂或掺杂有n型掺杂剂至小于大约1019cm-3的浓度。在一些实施例中，势垒层326是AlxGa1-xN，其中0<x<1。在特定实施例中，铝浓度为大约25％。但是，在本公开的其它实施例中，势垒层326包括铝浓度在大约5％与小于大约100％之间的AlGaN。在本公开的具体实施例中，铝浓度大于大约10％。沟道层324和/或势垒层326可以例如通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)或氢化物气相外延(HVPE)来沉积。如本文所讨论的，在沟道层324中在沟道层324与势垒层326之间的结处诱发2DEG层。2DEG层充当高导电层，其允许分别位于源极触点315和漏极触点305之下的器件的源极区域与漏极区域之间的传导。沟道层324和势垒层326形成半导体结构390。
虽然出于说明的目的示出半导体结构390具有沟道层324和势垒层326，但是半导体结构390可以包括附加的层/结构/元件，诸如沟道层324与基板322之间的(一个或多个)缓冲层和/或成核层，和/或势垒层326上的帽层。包括基板、沟道层、势垒层和其它层的HEMT结构在美国专利No.5,192,987、美国专利No.5,296,395、美国专利No.6,316,793、美国专利No.6,548,333、美国专利No.7,544,963、美国专利No.7,548,112、美国专利No.7,592,211、美国专利No.7,615,774和美国专利No.7,709,269中通过示例的方式进行了讨论，这些专利的公开内容通过引用整体并入本文。例如，可以在基板322的上表面322B上形成AlN缓冲层，以在碳化硅基板322与HEMT器件300A的其余部分之间提供适当的晶体结构转变。此外，还可以提供和/或可以替代地提供(一个或多个)应变平衡转变层，如例如在共同受让的美国专利No.7,030,428中所描述的，该专利的公开内容通过引用并入本文，如同在本文完全阐述了一样。可选的缓冲/成核/转变层可以通过MOCVD、MBE和/或HVPE来沉积。
源极触点315和漏极触点305可以形成在势垒层326的上表面326A上并且可以彼此横向间隔开。栅极触点310可以形成在源极触点315与漏极触点305之间的势垒层326的上表面326A上。栅极触点310的材料可以基于势垒层326的成分来选择，并且在一些实施例中可以是肖特基接触。可以使用能够与氮化镓基半导体材料形成肖特基接触的常规材料，诸如例如镍(Ni)、铂(Pt)、硅化镍(NiSix)、铜(Cu)、钯(Pd)、铬(Cr)、钨(W)和/或氮化硅钨(WSiN)。
源极触点315和漏极触点305可以包括可以形成与氮化镓基半导体材料的欧姆接触的金属。合适的金属可以包括难熔金属，诸如Ti、W、钛钨(TiW)、硅(Si)、氮化钛钨(TiWN)、硅化钨(WSi)、铼(Re)、铌(Nb)、Ni、金(Au)、铝(Al)、钽(Ta)、钼(Mo)、NiSix、硅化钛(TiSi)、氮化钛(TiN)、WSiN、Pt等。在一些实施例中，源极触点315可以是欧姆源极触点315。因此，源极触点315和漏极触点305可以包含与势垒层326直接接触的欧姆接触部分。在一些实施例中，源极触点315和/或漏极触点305可以由多个层形成，以形成欧姆接触，该欧姆接触可以如例如共同受让的美国专利No.8,563,372和美国专利No.9,214,352中所描述的那样提供，这些专利的公开内容通过引用整体并入本文。
源极触点315可以耦合到参考信号，诸如例如地电压。与参考信号的耦合可以由通孔325提供，该通孔325从基板322的下表面322A延伸穿过基板322到达势垒层的上表面326A。通孔325可以暴露源极触点315的底表面。可以在基板322的下表面322A上以及通孔325的侧壁上形成背金属层335。在一些实施例中，背金属层335可以直接接触源极触点315。在一些实施例中，背金属层335可以经由附加的导电路径间接电连接到源极触点315。因此，背金属层335和耦合到其的信号可以电连接到源极触点315。
在一些实施例中，源极触点315、漏极触点305和栅极触点310可以被形成为基板322上的多个源极触点315、漏极触点305和栅极触点310。参考图2A，多个漏极触点305和源极触点315可以交替地布置在基板322上。栅极触点310可以部署在相邻的漏极触点305与源极触点315之间，以形成多个晶体管单位单元，其示例在图2A中被指定为300A_1和300A_2。晶体管单位单元300A_1、300A_2中的相应晶体管单位单元可以包括源极触点315、漏极触点305和栅极触点310。为了便于讨论，图2A和图2B示出了源极触点315、漏极触点305和栅极触点310的子集，但是应该理解的是，HEMT器件300A可以具有附加的结构，包括附加的源极触点315、漏极触点305和栅极触点310，这些在图2A和图2B中未示出。如本领域普通技术人员将理解的，HEMT晶体管可以通过在源极触点315与漏极触点305之间的栅极触点310的控制下的在源极触点315与漏极触点305之间的有源区域形成。
参考图2B，第一绝缘层350_1可以形成在势垒层326上，并且第二绝缘层350_2可以形成在第一绝缘层350_1上。在一些实施例中，第一绝缘层350_1和/或第二绝缘层350_2可以包括氮化硅(SixNy)、氮化铝(AlN)、二氧化硅(SiO2)和/或其它合适的保护材料。第一绝缘层350_1的厚度可以影响栅极-源极电容和栅极-漏极电容，这可以影响器件300A的开关速度。类似地，第二绝缘层350_2的厚度可以影响栅极-漏极电容，其可以影响器件300A的开关速度和增益。第一绝缘层350_1和第二绝缘层350_2可以形成图1中提到的钝化层350。
源极触点315和漏极触点305可以形成在第一绝缘层350_1中，源极触点315和漏极触点305中的每一个的部分可以位于第二绝缘层350_2下方。应该理解的是，本发明不限于图2B中所示的栅极触点310的特定形状，并且栅极触点310的其它形状以及器件300A的其它元件也是可能的而不偏离本文描述的实施例。在一些实施例中，栅极触点310可以比漏极触点305更靠近源极触点315。在一些实施例中，栅极触点310可以被形成为T形栅极和/或伽马(gamma)栅极，其形成在美国专利No.8,049,252、美国专利No.7,045,404和美国专利No.8,120,064中通过示例的方式讨论，这些专利的公开内容通过引用整体并入本文。第二绝缘层350_2可以形成在第一绝缘层350_1上以及漏极触点305、栅极触点310和源极触点315的部分上。
场板312可以形成在第二绝缘层350_2上。场板312的至少一部分可以位于栅极触点310上。场板312的至少一部分可以位于第二绝缘层350_2的位于栅极触点310与漏极触点305之间的部分上。场板312可以减小HEMT器件300A中的峰值电场，这会导致增加的击穿电压和减少的电荷俘获。电场的减少还可以带来其它好处，诸如减少的漏电流和增强的可靠性。场板和用于形成场板的技术通过示例的方式在美国专利No.8,120,064中进行了讨论，该专利的公开内容通过引用整体并入本文。
传输线365可以部署在第二绝缘层350_2中。传输线365可以提供漏极触点305、栅极触点310和源极触点315与HEMT器件300A的其它部分之间的互连。传输线365中的各传输线可以直接接触漏极触点305和/或源极触点315中的相应触点。传输线365可以包含金属或其它高导电材料，包括例如铜、钴、金和/或复合金属。为了便于说明，图2A中未示出了第一绝缘层350_1和第二绝缘层350_2、场板312以及传输线365。
多层环境包封堆叠220可以形成在场板312、传输线365以及第一绝缘层350_1和第二绝缘层350_2上。多层环境包封堆叠220可以包括共形的第一包封层225和自平坦化和/或固化的第二包封层230。为了便于说明，图2A中未示出了多层环境包封堆叠220。
第一包封层225和第二包封层230的特点和内容可以基本上类似于本文描述的半导体器件300的特点和内容，因此，将省略其重复描述。
例如，第二包封层230的上表面230A跨HEMT器件300A的宽度上可以是基本平面的。第一包封层225的厚度Tc、第二包封层230的区域的厚度Tg、Tm、Tr以及Tc与Tg、Tm或Tr的比率可以被构造为与表1的那些相匹配。
与相关器件相比，包括多层环境包封堆叠220的HEMT器件300A可以有利地表现。例如，图3A至图3D是示出了根据本公开的实施例的器件的有利性能的曲线图。在图3A至图3D中，使用与HEMT器件300A类似的HEMT器件，与具有非平面保护层的常规HEMT器件相比，其具有包括共形的第一包封层225和平面的第二包封层230(例如，具有平面表面)的多层环境包封堆叠220。在图3A至图3D中，第一包封层225包括SiON:SiN双层并且第二包封层230包括聚酰亚胺。
参考图3A，示出了差示扫描量热图，其示出了包括多层环境包封堆叠220(其包括第一包封层225和平面第二包封层230)的器件的性能(曲线710A)与具有非平面保护层的常规HEMT器件的性能(曲线712A)的比较。差示扫描量热法(DSC)是一种热分析技术，其中测量作为温度的函数增加样本和参照物的温度所需的热量的差异。
在图3A中，曲线710A表示包括被实现为SiON:SiN双层的第一包封层225和包括聚酰亚胺的第二包封层230的器件，其中该器件在250℃下固化一小时。聚酰亚胺的玻璃化转变温度是225℃。因此，膜在高于第二包封层230的玻璃化转变温度的温度下固化。第二包封层230具有小于250℃的固化温度，因此被完全固化。
相比之下，曲线712A表示包括不具有如本文所述的共形的第一包封层225和平面的第二包封层230的常规膜的器件。曲线712A的常规膜具有350℃的玻璃化转变温度。与曲线712A相关联的器件在275℃下固化一小时。常规材料的固化温度使得它在275℃下一小时内无法完全固化。对于两种膜在一小时固化时间完成之后执行DSC分析。
如图3A中所示，直至达315℃的芯片贴装温度时，两种膜都几乎没有发生膜转变。
参考图3B，管芯附接膜损失的曲线图示出了多层环境包封堆叠220的归一化的厚度在315℃(这与管芯附接处理温度一致)下随所花费的时间的变化。在图3B中，曲线710B表示与图3A的曲线710A中所示的根据本公开的实施例的相同多层环境包封堆叠220，曲线712B表示与图3A的曲线712A所示的相同常规膜堆叠，并且曲线714B表示不具有如本文所述的共形的第一包封层225和平面/固化的第二包封层230的附加常规膜。
如图3B中所示，表示多层环境包封堆叠220的曲线710B示出了在315℃下30分钟归一化的厚度的变化小于5％。相比之下，示出了常规膜的曲线714B在略多于10分钟的时间上显示出多得多的变化。曲线712B(也是常规膜)表现与包括多层环境包封堆叠220的器件类似。因此，就使多层环境包封堆叠220在相对高的温度下的变化最小化而言，多层环境包封堆叠220的性能至少与一些常规器件膜一样好，并且比其它膜好得多。
参考图3C，应力诱发的湿气吸收的曲线图示出了在无偏置高加速应力测试(UHAST)操作期间晶片弯曲(bowing)的变化。在图3C中，曲线710C表示由图3A中的曲线710A示出的根据本公开实施例的相同的多层环境包封堆叠220，并且曲线712C表示由图3A中的曲线712A示出的相同的常规膜堆叠。
如图3C中所示，表示多层环境包封堆叠220的曲线710C示出了在超过400小时的UHAST测试期间小于1μm的弯曲。相比之下，曲线712C示出了常规膜在不到100小时就表现出超过2μm的弯曲。改进的性能被认为部分地由于由多层环境包封堆叠220的平面第二包封层230提供的改进的湿度保护。因此，与常规的器件膜相比，多层环境包封堆叠220提供了改进的环境保护。
参考图3D，示出了在应力测试(例如，HAST测试)期间故障的可靠性数据的Weibull分析的曲线图。在图3D中，曲线710D表示由图3A中的曲线710A示出的根据本公开实施例的相同的多层环境包封堆叠220，并且曲线712D表示由图3A中的曲线712A示出的相同的常规膜堆叠。
如图3D中所示，表示多层环境包封堆叠220的曲线710D示出了，与传统器件相比，在应力测试的至少前100小时上改进的可靠性。例如，由曲线710D表示的器件在96小时的HAST测试的232个样本中仅遇到一个故障，这表示批次容许不良率(LTPD)小于二。类似地，由曲线710D表示的器件在2000小时的温度-湿度-偏置THB测试的223个样本中没有遇到故障，这表示小于一的LTPD。因此，与常规器件膜相比，多层环境包封堆叠220提供了改进的产品可靠性。
图4A至图4K示出了根据本公开实施例的制造半导体器件(诸如图2A和图2B的HEMT器件300A)的方法。图4A至图4K是沿着图2A的线B-B截取的。
现在参考图4A，提供基板122，在其上可以形成半导体结构。沟道层324形成在基板122上，并且势垒层326形成在沟道层324上。基板122可以是半绝缘碳化硅(SiC)基板，其可以是例如碳化硅的4H多型。其它碳化硅候选多型可以包括3C、6H和15R多型。基板122的厚度可以是100μm或更大。
与蓝宝石(Al2O3)(其可以是III族氮化物器件的常见基板材料)相比，碳化硅具有与III族氮化物(其可以在沟道层324和/或势垒层326中采用)更接近的晶格匹配。更接近的晶格匹配可以导致III族氮化物膜的质量高于蓝宝石上一般可用的膜。碳化硅还具有相对高的热导率，因此，形成在碳化硅上的III族氮化物器件的总输出功率可以不像形成在蓝宝石和/或硅上的类似器件那样受到基板热耗散的限制。此外，半绝缘碳化硅基板可以提供器件隔离和减少的寄生电容。
应该理解的是，虽然可以采用碳化硅作为基板，但是本发明的实施例可以利用任何合适的基板作为基板122，诸如蓝宝石(Al2O3)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、硅(Si)、GaAs、LGO、氧化锌(ZnO)、LAO和磷化铟(InP)等。
也可以在基板122上提供可选的缓冲层、成核层和/或转变层(未示出)。例如，可以提供AlN缓冲层以在碳化硅基板与器件的其余部分之间提供适当的晶体结构转变。此外，还可以提供(一个或多个)应变平衡转变层。
仍然参考图4A，沟道层324在基板122上提供。沟道层324可以使用如上所述的缓冲层、转变层和/或成核层沉积在基板122上。沟道层324可以处于压缩应变下。此外，沟道层324，和/或，缓冲层、成核层和/或转变层可以通过MOCVD、MBE和/或HVPE来沉积。在本发明的一些实施例中，沟道层324可以是III族氮化物层。
势垒层326可以是III族氮化物层。在本发明的某些实施例中，势垒层326可以是高掺杂n型层。例如，势垒层326可以被掺杂至小于大约1019cm-3的浓度。
在本发明的一些实施例中，当势垒层326埋在欧姆接触金属下方时，势垒层326可以具有足以在沟道层324与势垒层326之间的界面处通过极化效应诱发显著的载流子浓度的厚度、Al组分和/或掺杂。此外，势垒层326可以足够厚以减少或最小化由于沉积在势垒层326与随后形成的第一保护层之间的界面处的电离的杂质而引起的沟道中电子的散射。
在一些实施例中，沟道层324和势垒层326可以具有不同的晶格常数。例如，势垒层326可以是具有比沟道层324小的晶格常数的相对薄的层，使得势垒层326在两者之间的界面处“拉伸”。因而，可以提供伪晶HEMT(pHEMT)器件。
参考图4B，在势垒层326上形成第一保护层410。第一保护层410可以是电介质材料，诸如氮化硅(SixNy)、氮化铝(AlN)、二氧化硅(SiO2)和/或其它合适的保护材料。其它材料也可以用于第一保护层410。例如，第一保护层410还可以包括氧化镁、氧化钪、氧化铝和/或氧氮化铝。此外，第一保护层410可以是单层或者可以包括组分均匀和/或不均匀的多层。
第一保护层410可以毯式(blanket)形成在势垒层326上。例如，第一保护层410可以是通过高质量溅射和/或等离子体增强化学气相沉积(PECVD)形成的氮化硅(SiN)层。第一保护层410可以足够厚以在随后的欧姆接触退火期间保护下面的势垒层326。
参考图4C，第一保护层410(参见图4B)可以被图案化以形成源极触点315、栅极触点310和漏极触点305。例如，第一保护层410可以被图案化以形成暴露势垒层326的窗口，用于放置源极触点315和漏极触点305。可以利用图案化的掩模和对于势垒层326的低损伤蚀刻来蚀刻出该窗口。欧姆金属可以形成在势垒层326的暴露部分上。欧姆金属可以被退火以提供源极触点315和漏极触点305。
还可以对第一保护层410进行图案化以提供栅极触点310。可以蚀刻第一保护层410以形成暴露势垒层326的窗口，用于放置栅极触点310。栅极触点310可以形成在被蚀刻的窗口内，并且可以延伸穿过第一保护层410以接触势垒层326的暴露部分。合适的栅极材料可以取决于势垒层326的成分。但是，在某些实施例中，可以使用能够与基于氮化物的半导体材料形成肖特基接触的常规材料，诸如Ni、Pt、NiSix、Cu、Pd、Cr、TaN、W和/或WSiN。栅极触点310的一部分可以在第一保护层410的表面上延伸。源极触点315、栅极触点310和漏极触点305的形成可以导致图4B的第一保护层410的图案化以形成第一绝缘层350_1。
虽然源极触点315在图4C中被示出为位于势垒层326的顶表面上，但是应该理解的是，在一些实施例中，可以在势垒层326的顶表面中的凹陷内形成源极触点315、栅极触点310和/或漏极触点305。
参考图4D，可以在第一绝缘层350、源极触点315、栅极触点310和漏极触点305上形成第二保护层420。第二保护层420可以是电介质层。在一些实施例中，第二保护层420可以具有与第一绝缘层350_1不同的介电系数(dielectric index)。
参考图4E，场板312可以形成在第二保护层420上。场板312可以与栅极触点310重叠(例如，在图4E的Z方向上)并且可以在栅极与漏极之间的区域(即，栅极-漏极区域)上延伸一定距离。可以改变场板312在栅极触点310之上的重叠和/或场板312在栅极-漏极区域上延伸的距离以获得最优结果。在一些实施例中，场板312可以电连接到栅极触点310或源极触点315，并且应该理解的是，可以使用图中所示的场板结构以外的场板结构而不背离本发明。
参考图4F，第二保护层420可以被图案化以形成传输线365。例如，第二保护层420可以被图案化以形成暴露源极触点315和/或漏极触点305的窗口，用于放置传输线365。可以利用图案化的掩模和对于源极触点315和/或漏极触点305的低损伤蚀刻来蚀刻出该窗口。导电金属可以形成在源极触点315和/或漏极触点305的暴露部分上，以形成传输线365。传输线365的形成可以导致图4E的第二保护层420的图案化以形成第二绝缘层350_2。
参考图4G，共形的第一包封层225可以形成在场板312、传输线365和/或第一绝缘层350_1和第二绝缘层350_2上。第一包封层225的上表面可以是非平面的。
第一包封层225可以是，或者包括，一个或多个电介质层。第一包封层225可以包括例如SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。在一些实施例中，第一包封层225可以包括多层。例如，第一包封层225可以包括SiON:SiN双层。第一包封层225的厚度Tc可以是共形的并且跨半导体器件上基本均匀，但是本公开的实施例不限于此。可以使用诸如CVD、PECVD、ALD或PVD之类的晶片级处理方法来沉积第一包封层225。
参考图4H，可以在第一包封层225上形成未固化的层430，使得第一包封层225位于未固化的层430与场板312、传输线365和/或第一绝缘层350_1和第二绝缘层350_2之间。未固化的层430可以是例如通过旋涂、喷涂、气相沉积、电镀、刮涂或槽模沉积工艺以粘性或液态形成的可固化电介质层。
未固化的层430可以包括例如聚酰亚胺、苯并环丁烯(BCB)、玻璃(例如，硼硅酸盐玻璃(BSG))、聚酰胺、聚苯并恶唑(PBO)和/或光致抗蚀剂(例如，SU-8)。可以使用其它环氧树脂和/树脂而不偏离本公开的实施例。在一些实施例中，未固化的层430的材料可以被选择为具有100至8000cSt的运动粘度。在一些实施例中，未固化的层430的材料可以被选择为具有1000至2000cSt的运动粘度。
未固化的层430的上表面430A可以是非平面的。即，由于未固化的层430尚未固化，因此未固化的层430的上表面430A可以包括(至少最初)变化、表面不规则性和/或偏差。由于未固化的层430的粘度，未固化的层430可以流入第一包封层225的表面中的开口和/或其它偏差中。此外，在一些实施例中，未固化的层430的粘度可以允许未固化的层430的上表面430A自平坦化。
参考图4I，可以对未固化的层430执行固化处理480。固化处理480可以包括例如施加热量，但是本公开的实施例不限于此。在一些实施例中，固化处理480可以在小于275℃的温度下执行。在一些实施例中，固化处理480可以在小于或等于250℃的温度下执行。未固化的层430的材料可以被选择为具有小于275℃的固化温度，并且在一些实施例中，小于250℃。因此，作为固化处理480的结果，未固化的层430可以基本上和/或完全固化。在一些实施例中，固化处理480可以包括例如施加特定波长的光，诸如紫外(UV)光。
在一些实施例中，固化处理480可以在高于未固化的层430的材料的玻璃化转变温度的温度下执行。在一些实施例中，未固化的层430的材料可以被选择为具有小于250℃(例如，225℃)的玻璃化转变温度，并且固化处理480可以在250℃下执行一小时。
在图4I中，未固化的层430的上表面430A被示为平面的。在一些实施例中，未固化的层的粘度可以允许未固化的层430的上表面430A从图4H中所示的非平面表面转变到图4I中所示的平面表面(即，自平坦化)。在一些实施例中，从图4H中所示的非平面表面到平面表面的转变可以在图4I中所示的固化处理480期间发生。
参考图4J，作为固化处理480的结果，未固化的层430可以转变成平面和/或固化的第二包封层230。第二包封层230的上表面230A跨器件的宽度上可以是基本平面的。作为固化的结果，第二包封层230的上表面230A可以自平坦化。即，未固化的层430的包括变化、表面不规则性和/或偏差的上表面430A可以变换成基本上平面的和/或由于固化处理而固化的第二包封层230的上表面230A。因此，可以提供平面的上表面230A而不需要平坦化步骤。在一些实施例中，第一包封层225的厚度Tc，第二包封层230的区域的厚度Tg、Tm、Tr，以及Tc与第二包封层230的厚度Tg、Tm或Tr的比率，可以被构造为与表1的那些相匹配。
参考图4K，可以减薄基板122(参见图4J)以形成减薄的基板322。在一些实施例中，使用研磨机(诸如进给研磨机或蠕动进给研磨机)来减小基板322的厚度。在其它实施例中，使用抛光(lapping)、化学或反应式离子蚀刻或这些方法的组合(有或没有研磨(grinding)来减小基板322的厚度。在还有其它实施例中，可以使用蚀刻来处理基板322的背面，以减少可能由减薄操作导致的对基板322的损伤。例如，在共同受让的美国专利No.7,291,529、美国专利No.7,932,111、美国专利No.7,259,402以及美国专利No.8,513,686中描述了使晶片减薄的方法，这些专利的公开内容通过引用整体并入本文。
在根据本发明的一些实施例中，基板322被减薄至大约40μm至大约100μm之间的厚度。在其它实施例中，基板322被减薄至大约40μm至大约75μm之间的厚度。
在一些实施例中，省略了基板122的减薄，并且基板122实际上与基板322完全相同。虽然图4K示出了在形成包括第一包封层225和第二包封层230的多层环境包封堆叠220之后减薄基板122，但是本公开的实施例不限于此。在一些实施例中，基板122的减薄可以发生在工艺过程中的其它点处，诸如在形成多层环境包封堆叠220之前。
返回去参考图2B，通孔325可以形成在基板322、沟道层324和势垒层326中。通孔325可以通过湿或干蚀刻形成。在一些实施例中，通孔325可以被各向异性地蚀刻，使得通孔325的侧壁相对于基板322的顶表面倾斜。在一些实施例中，通孔325可以暴露源极触点315的底表面。在一些实施例中，源极触点315可以在通孔325的形成期间充当蚀刻停止材料。在形成通孔之后，可以在基板322的下表面322A、通孔325的侧壁以及源极触点315的底表面上沉积背金属层335。背金属层335可以包括导电金属，诸如钛、铂和/或金。
虽然图4A至图4K中示出了HEMT器件300A，但是应该理解的是，可以使用其它类型的半导体器件来提供关于图4A至图4K描述的多层环境包封堆叠220。换句话说，可以使用其它类型的半导体器件，并且本文描述的形成包括第一包封层225和第二包封层230的环境包封堆叠220的方法(例如，图4G至图4J)可以应用于该半导体器件而不脱离本公开的范围。图5A至图5B示出了可以包括本文描述的多层环境包封堆叠220的示例半导体器件300B、300C。为了简洁起见，将省略图5A和图5B的先前已经描述过的元件的重复描述。图5A和图5B是大体上沿着图2A的线A-A截取的。但是，应该理解的是，本公开的实施例不限于图2B、图5A和图5B的实施例，并且一般而言，本公开的方法/结构和包封堆叠可以应用于在其上表面上具有元件(具有不同高度的上表面)的任何半导体器件。
图5A示出了金属半导体场效应晶体管(MESFET)器件300B，其中源极区域215与漏极区域205之间的半导体结构390的区域提供MESFET 300B的传导沟道或沟道区域。图5B示出了金属氧化物半导体场效应晶体管(MOSFET)器件300C，其中源极区域215与漏极区域205之间的半导体结构390的区域提供MOSFET 300C的沟道区域，并且栅极触点310与沟道区域被栅极氧化物层110隔开。
半导体器件300B、300C中的每一个可以包括在器件上并保护器件的多层环境包封堆叠220。在图5A和图5B中，多层环境包封堆叠220被示为具有与图1和图2B中所示的半导体器件300、300A类似的结构(例如，共形的第一包封层225和自平坦化和/或固化的第二包封层230)。图5A和图5B的半导体器件300B、300C可以具有如本文所述并在表1中提供的相似的第一包封层225与第二包封层230的厚度比。
虽然图2A、图5A和图5B示出了其中半导体器件在半导体器件的上表面上具有源极触点、漏极触点和栅极触点中的每一个的实施例，但是本公开的实施例不限于此。包括在器件的底表面上的一个或多个触点(例如，漏极触点)的半导体器件也可以结合本文描述的多层环境包封堆叠220(例如，具有共形的第一包封层225和自平坦化和/或固化的第二包封层230)，而不脱离本公开的范围。
图6A至图6C是示出了可以封装根据本公开的实施例的半导体器件300以分别提供封装的晶体管放大器600A至600C的几种示例方式的示意性横截面图。虽然图6A-6C示出了被封装的图1的半导体器件300，但是应该认识到的是，根据本公开的实施例的半导体器件300A、300B、300C中的任何一个都可以被封装在图6A-6C中示出的封装中。
图6A是封装的晶体管放大器600A的示意性侧视图。如图6A中所示，封装的晶体管放大器600A包括封装在开放腔封装610A中的半导体器件300。封装610A包括金属栅极引线622A、金属漏极引线624A、金属基座630、侧壁640和盖642。
基座630可以包括被配置为辅助封装的晶体管放大器600A的热管理的材料。例如，基座630可以包括铜和/或钼。在一些实施例中，基座630可以由多个层组成和/或包含通孔/互连件。在示例实施例中，基座630可以是多层铜/钼/铜金属凸缘，其包括核心钼层，在其任一主表面上具有铜包覆层。在一些实施例中，基座630可以包括作为引线框架或金属块(slug)的一部分的金属散热器。在一些实施例中，侧壁640和/或盖642可以由绝缘材料形成或包括绝缘材料。例如，侧壁640和/或盖642可以由陶瓷材料形成或包括陶瓷材料。在一些实施例中，侧壁640和/或盖642可以由例如Al2O3形成。盖642可以使用环氧树脂胶粘到侧壁640。侧壁640可以经由例如钎焊附接到基座630。栅极引线622A和漏极引线624A可以被配置为延伸穿过侧壁640，但是本发明的实施例不限于此。
半导体器件300安装在由金属基座630、陶瓷侧壁640和陶瓷盖642限定的空气填充的腔体612中在金属基座630的上表面上。半导体器件300的栅极和漏极端子632、634可以在半导体器件300的顶侧上，而源极端子636可以在半导体器件300的底侧上。源极端子636可以使用例如导电管芯附接材料(未示出)安装在金属基座630上。金属基座630可以提供到源极端子636的电连接，并且还可以用作散发在半导体器件300中生成的热量的散热结构。热量主要在半导体器件300的上部中生成，在那里在例如单位单元晶体管的沟道区域中生成相对高的电流密度。这个热量可以通过半导体结构390转移至源极端子636，然后转移至金属基座630。
输入匹配电路650和/或输出匹配电路652也可以安装在封装610A内。匹配电路650、652可以包括阻抗匹配和/或谐波终止电路。阻抗匹配电路可以被用于将输入到晶体管放大器600A或从晶体管放大器600A输出的RF信号的基波分量的阻抗分别与半导体器件300的输入端或输出端处的阻抗匹配。谐波终止电路可以被用于将可以存在于半导体器件300的输入端或输出端处的基波RF信号的谐波接地。可以提供多于一个输入匹配电路650和/或输出匹配电路652。如图6A中示意性所示，输入和输出匹配电路650、652可以安装在金属基座630上。栅极引线622A可以通过一个或多个键合线654连接到输入匹配电路650，并且输入匹配电路650可以通过一个或多个附加的键合线654连接到半导体器件300的栅极端子632。类似地，漏极引线624A可以通过一个或多个键合线654连接到输出匹配电路652，并且输出匹配电路652可以通过一个或多个附加的键合线654连接到半导体器件300的漏极端子634。作为电感元件的键合线654可以形成输入和/或输出匹配电路650、652的一部分。
图6B是封装的晶体管放大器600B的示意性侧视图，其包括封装在基于印刷电路板的封装610B中的图1的半导体器件300。除了封装610A的栅极引线622A和漏极引线624A被封装610B中的基于印刷电路板的引线622B、624B替代之外，封装的晶体管放大器600B与图6A的封装的晶体管放大器600A非常相似。
封装610B包括基座630、陶瓷侧壁640、陶瓷盖642，它们中的每一个可以与上面讨论的封装610A的类似标号的元件基本相同。封装610B还包括印刷电路板620。印刷电路板620上的导电迹线形成金属栅极引线622B和金属漏极引线624B。印刷电路板620可以经由例如导电胶附接到基座630。印刷电路板630包括中心开口，并且半导体器件300安装在基座630上的这个开口内。晶体管放大器600B的其它组件可以与晶体管放大器600A的类似标号的组件相同，因此将省略对其的进一步描述。
图6C是另一个封装的晶体管放大器600C的示意性侧视图。晶体管放大器600C与晶体管放大器600A的不同之处在于它包括不同的封装610C。封装610C包括金属基座630(其可以与封装210A的类似标号的基座630相似或相同)以及金属栅极和漏极引线622C、624C。晶体管放大器600C还包括至少部分地包围半导体器件300、引线622C、624C和金属基座630的塑料包覆模制件(plastic overmold)660。晶体管放大器600C的其它组件可以与晶体管放大器600A的类似标号的组件相同，因此将省略对其的进一步描述。
将理解的是，虽然本文中可以使用术语“第一”、“第二”等来描述各种元素，但是这些元素不应当受到这些术语的限制。这些术语仅被用于区分一个元素与另一个元素。例如，可以将第一元素称为第二元素，并且类似地，可以将第二元素称为第一元素，而不脱离本发明的范围。如本文所使用的，术语“和/或”包括相关联列出的项中的一个或多个的任何和所有组合。
本文使用的术语仅出于描述特定实施例的目的并且不旨在限制本发明。如本文所使用的，单数形式(“一”、和“该”)旨在也包括复数形式，除非上下文另有明确指示。将进一步理解的是，术语“包括”和/或“包含”在本文中使用时指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、真题、步骤、操作、元件、组件和/或其群组的存在或添加。
除非另有定义，否则本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同含义。将进一步理解的是，本文使用的术语应当被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且除非本文明确如此定义，否则将不以理想化或过于正式的意义进行解释。
将理解的是，当诸如层、区域或基板之类的元件被称为“在另一个元件上”或“延伸到另一个元件上”时，它可以直接在另一个元件上或者也可以存在中间元件。相反，当元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。还将理解的是，当元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
诸如“下方”或“上方”或“上”或“下”或“水平”或“横向”或“垂直”之类的相对术语可以被用于描述如图所示的一个元件、层或区域与另一个元件、层或区域的关系。将理解的是，这些术语旨在涵盖除了图中描绘的取向之外的装置的不同取向。
本文参考作为本发明的理想化实施例(和中间结构)的示意图的横截面视图来描述本发明的实施例。为了清楚起见，图中的层和区域的厚度可以被夸大。此外，由于例如制造技术和/或公差而导致的图示形状的变化是可以预料的。因此，本发明的实施例不应当被解释为限于在此所示的区域的特定形状，而是应包括例如由制造引起的形状偏差。类似地，应该理解的是，基于制造过程中的标准偏差，预计尺寸上有变化。如本文所使用的，除非另有说明，否则“近似”和/或“基本上”包括标称值的10％以内的值。
相同的标号贯穿全文始终指代相同的元件。因此，即使在对应的附图中既没有提及也没有描述它们，也可以参考其它附图来描述相同或相似的标号。而且，可以参考其它附图来描述未由附图标记表示的元件。
参考被表征为具有诸如n型或p型之类的导电类型的半导体层和/或区域来描述本发明的一些实施例，该导电类型是指该层和/或区域中的多数载流子浓度。因此，N型材料具有带负电的电子的多数平衡浓度，而P型材料具有带正电的空穴的多数平衡浓度。一些材料可以被指定以“+”或“-”(如以N+、N-、P+、P-、N++、N--、P++、P--等)，以指示与另一个层或区域相比相对较大(“+”)或较小(“-”)的多数载流子浓度。但是，这种表示法并不意味着在层或区域中存在特定浓度的多数或少数载流子。
在附图和说明书中，已经公开了本发明的典型实施例，并且虽然采用了特定术语，但它们仅用于一般和描述性意义，而不是用于限制的目的，本发明的范围在以下权利要求书中阐述。

Claims (38)

1.一种晶体管器件，包括：
基板；
基板上的半导体结构；
金属化层，包括位于半导体结构的表面上的非平面表面；
非平面包封层，位于金属化层的所述非平面表面上，该非平面包封层包括与所述非平面表面相反的非平面包封剂表面；以及
自平坦化包封层，位于非平面包封层上并且包括与所述非平面包封剂表面相反的平坦化的表面。
2.如权利要求1所述的晶体管器件，还包括：
源极触点，位于半导体结构的源极区域上；
漏极触点，位于半导体结构的漏极区域上；以及
栅极触点，位于源极触点与漏极触点之间，
其中所述非平面包封层位于栅极触点、漏极触点和源极触点上。
3.如权利要求2所述的晶体管器件，其中所述栅极触点之上的非平面包封层的厚度与所述栅极触点之上的自平坦化包封层的厚度的比率在0.20和0.29之间。
4.如权利要求2所述的晶体管器件，其中金属化层包括源极触点上的传输线，以及
其中所述传输线之上的非平面包封层的厚度与所述传输线之上的自平坦化包封层的厚度的比率在0.28和0.45之间。
5.如权利要求2所述的晶体管器件，其中所述半导体结构还包括在源极触点与栅极触点之间的源极接入区域，以及
其中源极接入区域之上的非平面包封层的厚度与源极接入区域之上的自平坦化包封层的厚度的比率在0.16和0.22之间。
6.如前述权利要求中的任一项所述的晶体管器件，其中所述非平面包封层的厚度在半导体结构之上基本均匀。
7.如前述权利要求中的任一项所述的晶体管器件，其中所述非平面包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
8.如前述权利要求中的任一项所述的晶体管器件，其中所述自平坦化包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
9.如前述权利要求中的任一项所述的晶体管器件，其中所述自平坦化包封层包括具有100至8000厘沲的未固化运动粘度的材料。
10.如前述权利要求中的任一项所述的晶体管器件，其中所述自平坦化包封层包括固化温度小于或等于250℃的材料。
11.如前述权利要求中的任一项所述的晶体管器件，其中所述自平坦化包封层包括基本上固化的材料。
12.一种晶体管器件，包括：
基板；
基板上的半导体结构，该半导体结构包括有源区域；
栅极触点，位于半导体结构的有源区域上；
第一包封层，在栅极触点上延伸；以及
第二包封层，位于第一包封层上，该第二包封层包括固化温度小于或等于275℃的材料。
13.如权利要求12所述的晶体管器件，其中所述栅极触点之上的第一包封层的厚度与所述栅极触点之上的第二包封层的厚度的比率在0.20和0.29之间。
14.如权利要求12或13所述的晶体管器件，其中所述半导体结构还包括源极区域，
其中晶体管器件还包括源极区域上的源极触点和源极触点上的传输线，以及
其中第一包封层在源极触点和传输线上延伸。
15.如权利要求14所述的晶体管器件，其中所述传输线之上的第一包封层的厚度与所述传输线之上的第二包封层的厚度的比率在0.28和0.45之间。
16.如权利要求14所述的晶体管器件，其中所述半导体结构还包括在源极触点与栅极触点之间的源极接入区域，以及
其中源极接入区域之上的第一包封层的厚度与源极接入区域之上的第二包封层的厚度的比率在0.16和0.22之间。
17.如权利要求12至16中的任一项所述的晶体管器件，其中所述第一包封层的厚度在半导体结构之上基本均匀。
18.如权利要求12至17中的任一项所述的晶体管器件，其中所述第二包封层的上表面在半导体结构之上基本是平面的。
19.如权利要求12至18中的任一项所述的晶体管器件，其中所述第一包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
20.如权利要求12至19中的任一项所述的晶体管器件，其中第二包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
21.如权利要求12至20中的任一项所述的晶体管器件，其中第二包封层包括固化温度小于或等于250℃的材料。
22.一种晶体管器件，包括：
基板上的半导体结构，该半导体结构包括源极区域和漏极区域；
源极区域上的源极触点；
漏极区域上的漏极触点；
第一包封层，在漏极触点上、在源极触点上以及在漏极触点与源极触点之间的半导体结构上共形地延伸；以及
第一包封层上的第二包封层，该第二包封层包括具有从源极触点向漏极触点延伸的基本上平面的上表面的材料，其中该材料被配置为在固化操作期间从100至8000厘沲的运动粘度转变到固化状态。
23.如权利要求22所述的晶体管器件，其中所述第一包封层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
24.如权利要求22或23所述的晶体管器件，其中所述第一包封层包括多个层。
25.如权利要求22至24中的任一项所述的晶体管器件，其中所述第二包封层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
26.如权利要求22至25中的任一项所述的晶体管器件，其中第二包封层包括固化温度小于或等于275℃的材料。
27.一种形成晶体管器件的方法，包括：
在基板上形成半导体结构；
在半导体结构上形成包括与半导体结构相反的非平面表面的第一包封剂层；
在第一包封剂层上形成第二包封剂层，其中第二包封剂层包括与第一包封剂层相反的平坦化的表面；以及
对第二包封层执行固化处理。
28.如权利要求27所述的方法，其中所述第二包封剂层包括被配置为在固化处理期间从100至8000厘沲的运动粘度转变到固化状态的材料。
29.如权利要求27所述的方法，其中所述第二包封剂层的平坦化的表面是第二包封剂层的材料的自平坦化的结果。
30.如权利要求27至29中的任一项所述的方法，还包括在半导体结构上形成源极触点、漏极触点和栅极触点，
其中形成第一包封剂层包括在栅极触点、漏极触点和源极触点上形成所述第一包封剂层。
31.如权利要求30所述的方法，其中所述第二包封剂层具有与平坦化的表面相反的非平面表面，并且该非平面表面沿着由源极触点、漏极触点和/或栅极触点定义的相应轮廓在第一包封剂层上延伸。
32.如权利要求30或31所述的方法，其中所述第一包封剂层的厚度在栅极触点、漏极触点和源极触点上基本均匀。
33.如权利要求27至32中的任一项所述的方法，其中所述第二包封剂层包括SiO、SiN、SiON、ZrO、HfO、AlN和/或AlO。
34.如权利要求27至33中的任一项所述的方法，其中所述第二包封剂层包括聚酰亚胺、苯并环丁烯、玻璃、聚酰胺、聚苯并恶唑和/或光致抗蚀剂。
35.如权利要求27至34中的任一项所述的方法，其中所述第二包封剂层包括固化温度小于或等于275℃的材料。
36.如权利要求27至35中的任一项所述的方法，其中对第二包封剂层执行固化处理是以高于第二包封剂层的材料的玻璃化转变温度的温度执行的。
37.如权利要求27至36中的任一项所述的方法，其中对第二包封剂层执行固化处理是以小于或等于275℃的温度执行的。
38.如权利要求27至37中的任一项所述的方法，其中在第一包封剂层上形成第二包封剂层是通过包括旋涂工艺、喷涂工艺、气相沉积工艺、电镀工艺、刮涂工艺和/或槽模沉积工艺的操作来执行的。
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