CN117936499A - 承载结构 - Google Patents

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陈婉柔
张馨尹
林宗利
李秀容
李秋莲
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孙芝洁
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Abstract

一种承载结构，包括于封装基板的置晶区上定义有至少一定位区，并将至少一对位部设于该定位区上，故通过将该定位区设于该置晶区上，以提高制作该对位部时的精准度，使该承载结构对于置晶作业时能提供更好的对位机制。

Description

承载结构
技术领域
本发明有关一种半导体结构，尤指一种可提升制程可靠性的承载结构。
背景技术
于半导体封装发展中，早期使用导线架(lead frame)作为承载主动元件的承载件，其主要原因是其具有较低制造成本与较高可靠度的优点。然而，随着电子产业的蓬勃发展，电子产品在型态上趋于轻薄短小，在功能上则朝高性能、高功能、高速化的研发方向。因此，为满足半导体装置的高集成度(Integration)及微型化(Miniaturization)需求，现阶段封装制程渐以具有高密度及细间距的线路的封装基板取代导线架。
如图1A所示，于传统封装制程中，包括将多个封装基板10阵列排设成一基板条(strip)1，且于该基板条1的外围对应各该封装基板10的角落处形成有多个定位孔100，并于该基板条1的边缘配置多个测试垫101及至少一条码102，以于后续封装制程中，如图1B所示，将多个半导体芯片30通过该些定位孔100分别对位，以令各该多个半导体芯片30设于各该封装基板10的置晶区D上，再以封装胶体32包覆该些半导体芯片30，以获取多个半导体封装件3，之后通过该条码102识别各该半导体封装件3的批号，以读取该封装基板10的相关资讯。最后，进行切单制程以移除该基板条1的边条，且一并移除该定位孔100、测试垫101及条码102。
所述的封装基板10包含有多个介电层10b及设于该多个介电层10b上的多个线路层10a。
所述的半导体芯片30通过多个导电凸块31以覆晶方式电性连接该多个线路层10a，并通过该些测试垫101测试该半导体芯片30与该多个线路层10a之间的电性连接情况。
然而，该基板条1的版面面积极大，仅通过少量分布于该基板条1外围的定位孔100对位每一个半导体芯片30的置晶区D的位置，将使精准度降低，导致常常发生半导体芯片30偏移而造成该封装基板10与该半导体芯片30之间电性连接不良的问题。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种承载结构，包括：封装基板，其定义有至少一置晶区及至少一位于该置晶区上的定位区；以及对位部，其设于该定位区上。
前述的承载结构中，该封装基板具有介电层与设于该介电层上的线路层。例如，该封装基板于最外侧的该介电层上形成绝缘保护层。
前述的承载结构中，该置晶区具有多个角落处，以于各该角落处形成有该定位区。
前述的承载结构中，该定位区的边长为该置晶区的边长的4％～50％。例如，该定位区的边长为该置晶区的边长的1/4。
前述的承载结构中，该对位部为凹槽形式。
前述的承载结构中，该对位部为对称图形。
前述的承载结构中，该定位区上形成多个该对位部。例如，该定位区具有多个角落处，且多个该对位部位于该定位区的至少两角落处。
前述的承载结构中，该对位部包含形成于该置晶区上的虚线路，以令该封装基板于该置晶区上形成外露该虚线路的开孔，且于该置晶区上形成外露线路层的另一开孔，该线路层形成于该置晶区上且未电性连接该虚线路，并使该线路层的外露表面用以外接导电凸块。
由上可知，本发明的承载结构中，主要通过将该定位区设于该封装基板上，以提高制作该对位部时的位置精准度及尺寸公差精准度，使该承载结构对于设置电子元件能具有更好的对位机制，故相比于现有技术，当该半导体芯片通过该封装基板上的对位部进行置晶区的位置的对位时，不论该承载结构的版面面积大小，该承载结构均能提供置晶作业较佳的精准度，以避免该半导体芯片发生偏移而造成该封装基板与该半导体芯片之间电性连接不良的问题。
附图说明
图1A为现有基板条的上视平面示意图。
图1B为现有半导体封装件的局部剖面示意图。
图2A为本发明的承载结构的上视平面示意图。
图2B为本发明的承载结构所制得的半导体封装件的局部剖面示意图。
图3A为图2A的部分局部放大示意图。
图3B为图3A的部分局部放大示意图。
主要组件符号说明
1 基板条
10,20 封装基板
10a,20a 线路层
10b,20b 介电层
100 定位孔
101,201 测试垫
102,202 条码
2 承载结构
2a 功能件
200,201 开孔
21 绝缘保护层
210,211 对位部
213 虚线路
23 连接段
3 半导体封装件
30 半导体芯片
31 导电凸块
32 封装胶体
A 定位区
D 置晶区
L,L1 长度
W,W1 宽度。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A为本发明的承载结构的上视平面示意图。如图2A所示，所述的承载结构2包括：阵列排设的多个封装基板20、连接该多个封装基板20的多个连接段23。
于本实施例中，该承载结构2为整版面型式，如基板条(strip)规格，其于该连接段23上配置功能件2a，如测试垫201或条码202，且各该封装基板20上定义有至少一矩形状的置晶区D及至少一位于该置晶区D角落的定位区A，以于单一该定位区A上形成至少一对位部210,211。例如，该置晶区D为假想区域，其为半导体芯片30的垂直投影面积所覆盖的区域，故该置晶区D对应该半导体芯片30的轮廓。
再者，该定位区A位在对应该半导体芯片30下方的四个角落处，以令该对位部210,211作为后续封装制程中的对位机制。例如，当置放如半导体芯片30(如图2B所示)的电子元件于该封装基板20的置晶区D上时，该电子元件可通过该些对位部210,211进行对位。
另外，该电子元件依所需的数量布设于各该封装基板20上，其可为主动元件、被动元件或其组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。于本实施例中，该电子元件为半导体芯片30，其可通过多个导电凸块31(如图2B所示)以覆晶方式设于该封装基板20的置晶区D上；或者该电子元件可通过打线方式电性连接该封装基板20；亦或，该电子元件可嵌埋于该封装基板20中。应可理解地，有关该电子元件的配置及电性连接该封装基板20的方式繁多，并不限于上述。
另外，该包覆层为绝缘材，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)或其它封装胶体32，并无特别限制。
因此，该承载结构2可应用于半导体封装制程，以获取多个半导体封装件3。
所述的封装基板20为具有核心层的线路结构或无核心层(coreless)的线路结构，其具有至少一介电层20b与至少一设于该介电层20b上的线路层20a，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)，并于最外侧的介电层20b上形成一如防焊层的绝缘保护层21。
于本实施例中，该封装基板20的版面及其置晶区D呈矩形，使该置晶区D的每一角落处上设有该定位区A，且形成该介电层20b的主要材料为如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)等的介电材。应可理解地，该封装基板20可依需求选择形成该绝缘保护层21或不形成该绝缘保护层21。然而，该封装基板20亦可为其它承载芯片的承载件，如有机板材、半导体材、或其他具有金属布线(routing)的载板，故不限于上述。
再者，由于该定位区A形成于该置晶区D内，且该置晶区D的布线对应该半导体芯片30的线路间距(pitch)作设计(如导电凸块31的间距)，即间距较小，故在线路密集的置晶区D中配合线路制程一并制作该对位部210,211，则该对位部210,211的位置及尺寸公差均因配合该线路层20a的图案化制程而会更精准，因而可有效提高对位精准度。例如，该定位区A为假想区域，其内仍具有该线路层20a的功能布线(如对应该半导体芯片30的导电凸块31)，而该对位部210,211仅设计于该定位区A的非功能布线处，如角落处。
另外，该定位区A呈矩形，如图3A所示，其长度L1为该置晶区D的长度L的4％～50％，且其宽度W1为该置晶区D的宽度W的4％～50％。例如，该定位区A的长度L1为该置晶区D的长度L的1/4，且该定位区A的宽度W1为该置晶区D的宽度W的1/4。
另外，可于该定位区A的其中一对角处上分别形成不同对称图形的对位部210,211，如图3A所示的十字状与矩形状。例如，该些对位部210,211为凹槽形式，可于该绝缘保护层21上形成多个开孔200,201，以于部分该开孔200处外露已形成于该介电层20b上的虚线路(dummy trace)213，如图2B及图3B所示，使该虚线路213外露于该绝缘保护层21的开孔200，供作为该对位部210,211，以便于对位作业中进行位置辨识，其中，该对位部210,211的虚线路213并未电性连接该线路层20a与该半导体芯片30。另外，该绝缘保护层21的其它开孔201用以外露该线路层20a的部分表面，供后续外接导电凸块31。
因此，配合该绝缘保护层21用以外接导电凸块31的开孔201的制程，将该对位部210,211所配合的开孔200同步形成于该封装基板20的置晶区D上，使得形成该对位部210,211的位置将更精准，且该对位部210,211的图形尺寸公差也将更精准。
应可理解地，有关该对位部210,211的实施例繁多，可依需求设计，如两对位部的形状相同或仅一对位部具有虚线路等，并不限于上述。
所述的连接段23环绕布设于该封装基板20的周缘，且该连接段23包含至少一绝缘层，以令该功能件2a形成于该绝缘层上。
于本实施例中，该连接段23的构造可依据该封装基板20的制程及构造制作。例如，该绝缘层可为该介电层20b及/或该绝缘保护层21，而无需形成线路层，以令该功能件2a形成于该绝缘保护层21上。
再者，该连接段23于各该封装基板20之间定义为作为切单制程的切割路径，以移除该连接段23及该测试垫201与条码202，但保留该对位部210,211于该封装基板20上，以获取多个半导体封装件3。
因此，本发明的承载结构2主要通过将该定位区A设于该封装基板20的置晶区D上，以提高制作该对位部210,211时的位置精准度及尺寸公差精准度，使该承载结构2对于设置半导体芯片30能具有更好的对位机制，故相比于现有技术，当该半导体芯片30通过该封装基板20上置晶区D内的对位部210,211进行置晶位置的对位时，不论该承载结构2的版面面积大小，该承载结构2均能提供置晶作业较佳的精准度，以避免该半导体芯片30发生偏移而造成该封装基板20与该半导体芯片30之间电性连接不良的问题。
再者，通过将两定位区A分别设于该封装基板20的置晶区D对角线的两角落处，以利于提升置晶作业的精准度。
另外，通过将两对位部210,211分别设于该定位区A的对角线的两角落处，以利于提升置晶作业的精准度。较佳地，当该两对位部210,211的图形不同时，更有利于提升置晶作业的精准度。
另外，通过于该对位部210,211呈对称图形的设计，亦有利于提升置晶作业的精准度。
综上所述，本发明的承载结构，通过将该定位区设于该封装基板上，以提高制作该对位部时的位置精准度及尺寸公差精准度，使该承载结构对于设置电子元件能具有更好的对位机制，故该承载结构能提供置晶作业较佳的精准度，以避免该半导体芯片发生偏移而造成该封装基板与该半导体芯片之间电性连接不良的问题，因而有利于提升半导体封装制程的良率及产量。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (10)

1.一种承载结构，包括：
封装基板，其定义有至少一置晶区及至少一位于该置晶区上的定位区；以及
对位部，其设于该定位区上。
2.如权利要求1所述的承载结构，其中，该封装基板具有介电层与设于该介电层上的线路层。
3.如权利要求1所述的承载结构，其中，该置晶区具有多个角落处，以于各该角落处形成有该定位区。
4.如权利要求1所述的承载结构，其中，该定位区的边长为该置晶区的边长的4％～50％。
5.如权利要求1所述的承载结构，其中，该定位区的边长为该置晶区的边长的1/4。
6.如权利要求1所述的承载结构，其中，该对位部为凹槽形式。
7.如权利要求1所述的承载结构，其中，该对位部为对称图形。
8.如权利要求1所述的承载结构，其中，该定位区上形成多个该对位部。
9.如权利要求8所述的承载结构，其中，该定位区具有多个角落处，且多个该对位部位于该定位区的至少两角落处。
10.如权利要求1所述的承载结构，其中，该对位部包含形成于该置晶区上的虚线路，以令该封装基板于该置晶区上形成外露该虚线路的开孔，且于该置晶区上形成外露线路层的另一开孔，该线路层形成于该置晶区上且未电性连接该虚线路，并使该线路层的外露表面用以外接导电凸块。
CN202211369730.XA 2022-10-26 2022-11-03 承载结构 Pending CN117936499A (zh)

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