CN117913071A - 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造 - Google Patents

用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造 Download PDF

Info

Publication number
CN117913071A
CN117913071A CN202311719105.8A CN202311719105A CN117913071A CN 117913071 A CN117913071 A CN 117913071A CN 202311719105 A CN202311719105 A CN 202311719105A CN 117913071 A CN117913071 A CN 117913071A
Authority
CN
China
Prior art keywords
integrated circuit
bridge
chip
coupled
vias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311719105.8A
Other languages
English (en)
Inventor
史君翰
邱宝文
吴荣发
A.P.阿卢尔
B.马利克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN117913071A publication Critical patent/CN117913071A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明的主题是“用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造”。使用光刻技术在衬底上制造嵌入式多管芯互连桥(EMIB)，以及将EMIB与衬底分开并且将EMIB放置在集成电路封装衬底的倒数第二层上、顶部阻焊层下方。EMIB的低Z‑高度考虑了要在封装衬底中采用的、EMIB下方的、有用的迹线和通孔不动产。

Description

用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造
本申请是2020年3月12日提交的、申请号为202010170170.X、发明名称为“用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造”的专利申请的分案申请。
技术领域
本公开涉及被安置在集成电路器件封装的管芯侧附近的嵌入式多芯片互连桥。
背景技术
集成电路小型化在互连期间经历封装不动产预算问题。
附图说明
在附图的图中，通过示例的方式而不是通过限制的方式来说明公开的实施例，其中相同的附图标记可以指相似的元件，其中：
图1A是根据实施例的、在组装期间的集成电路封装衬底的横截面；
图1B是根据实施例的、在进一步组装之后的、图1A中描绘的集成电路封装衬底的横截面正视图；
图1C是根据实施例的、在玻璃衬底上的、在组装期间的、剥离的嵌入式多管芯互连桥的横截面正视图；
图1D是根据实施例的、在进一步处理之后的、图1B中描绘的集成电路封装衬底和图1C中描绘的安装在玻璃上的剥离的嵌入式多管芯互连桥的横截面正视图；
图1E是根据实施例的、在进一步处理之后的且在图1D中描绘的集成电路封装衬底的横截面正视图；
图1F是根据实施例的、在进一步处理之后的、图1E中描绘的集成电路封装衬底的横截面正视图；
图1G是根据实施例的、在进一步处理之后的、图1F中描绘的集成电路封装衬底的横截面正视图；
插图107i说明了根据若干实施例，桥式通孔通道的形成包括穿透装配膜以及穿透桥式聚酰亚胺膜以便到达例如桥式接合焊盘；
图1H是根据若干实施例的、由图1G和插图107i中描绘的集成电路封装和经处理的装配膜组装的集成电路器件封装的横截面正视图；
插图108i描绘了根据实施例的、如在三级迹线和接合焊盘配置中布置的剥离的嵌入式多管芯互连桥；
图2是根据若干实施例的过程流程图；
图3被包括以示出用于公开的实施例的更高级器件应用的示例；以及
图4是根据若干实施例的、图1H中描绘的计算系统的俯视图和部分剖视图。
具体实施方式
在玻璃衬底上制造桥式互连并且移除玻璃衬底之后，将硅桥式互连安置在顶部阻焊层正下方。与制造现有的硅桥式互连的配置相比，以倒置配置来进行互连层的制造。从互连层剥离玻璃衬底考虑了互连桥的有用的低Z-高度，其中只有互连材料保留，并且将“剥离的”互连桥嵌入在顶部阻焊层正下方节省了互连桥下方的、封装衬底中的有价值的互连层；至少两个铜层。从剥离的桥的互连层剥离玻璃衬底还考虑了封装衬底的电介质中的更薄的上层，这改善了信号参照。因此，剥离的嵌入式多管芯互连桥(sEMIB)允许集成电路封装衬底保持例如3-2-3封装层数，而不是更大的4-2-4封装层数。所述sEMIB还可被称为剥离的再分布层(sRDL)。
在可以是诸如硅、掺杂硅和III-V材料组合的半导体的衬底中制造集成电路。可以使用诸如纳米管配置中的半导体碳的其他半导体材料。在制造之后，可以使集成电路从集成电路的阵列中单个成为集成电路芯片或IC芯片。
图1A是根据实施例的、在组装期间的集成电路封装衬底的横截面正视图101。装配膜110被用作用于形成金属板112和接合焊盘114的基础，连同其他结构一道用于通过剥离的嵌入式多管芯互连桥(sEMIB)来连接至少两个集成电路(参见图1H)。在实施例中，通过从单含铜层图案化结构112和114来进行金属板112和接合焊盘114的图案化。
在实施例中，装配膜110是具有将会通过sEMIB接受至少两个集成电路的临时管芯侧109和将会被焊到诸如印刷布线板的板的焊盘侧111的部分完成的集成电路封装衬底110。
图1B是根据实施例的、在进一步组装之后的、图1A中描绘的集成电路封装衬底101的横截面正视图。已经通过将管芯附着膜116安置在金属板112上处理了集成电路封装衬底102，预期接纳sEMIB再分布层。
图1C是根据实施例的、在玻璃衬底118上的、在组装期间的、剥离的嵌入式多管芯互连桥(sEMIB)120的横截面正视图103。与图1B中描绘的集成电路封装衬底102的取向相比，Z-方向坐标是反转的。
玻璃衬底118被用于通过使用光刻技术来图案化和形成EMIB结构120并且在释放层122上建造EMIB 120。玻璃衬底118是具有用于硅互连桥的制造的有用的平坦以及热和物理稳定性的半导体封装衬底质量结构。用于在半导体材料上形成硅EMIB的技术包括通过在玻璃衬底118上制造EMIB 120、后面是剥离玻璃衬底118来制造“硅桥”。
在实施例中，EMIB 120包括具有有机基体130的、例如124的迹线、例如126的接合焊盘和例如128的通孔，所述有机基体130是若干装配介电层。如所说明的并且在实施例中，已经制造了三迹线层再分布层120。
图1D是根据实施例的、在进一步处理之后的、图1B中描绘的集成电路封装衬底102和图1C中描绘的安装在玻璃上的EMIB 103的横截面正视图。与图1C中的描绘相比，玻璃衬底118和EMIB 120是倒置的。
在实施例中，EMIB 120被贴附到管芯附着膜116，并且释放层122正在被紫外光121照射以允许玻璃衬底118以及释放层122被移除。图案化包括使光能传送通过无机衬底118。
图1E是根据实施例的、在进一步处理之后的且在图1D中描绘的集成电路封装衬底104的横截面正视图。已经通过移除释放层122并且剥离玻璃衬底118(参见图1D)处理了集成电路封装衬底105以备进一步建造衬底110并且通过剥离的再分布层120来将衬底110连接到至少两个集成电路。
图1F是根据实施例、在进一步处理之后的、图1E中描绘的集成电路封装衬底105的横截面正视图。已经通过形成装配膜132处理了集成电路封装衬底106以备形成用于集成电路封装衬底以及用于剥离的嵌入式多管芯互连桥(sEMIB)120两者的接触通孔。在实施例中，无论是正性光致抗蚀剂还是负性光致抗蚀剂，装配膜132是通过有用的光波长可固化的单一阻焊材料。因此，板112和接合焊盘114的Z-高度是大约12微米(μm)，管芯附着膜是大约5μm，sEMIB 120是大约10μm，并且装配膜132在sEMIB 120上方的部分是大约5-10μm。
图1G是根据实施例的、在进一步处理之后的、图1F中描绘的集成电路封装衬底106的横截面正视图。已经通过在装配膜132中打开接触通道并且将封装通孔134填充到接合焊盘114(参见图1F)以及形成接触封装通孔134的封装铜支柱136处理了集成电路封装衬底107。
进一步的处理包括在装配膜132中打开桥式通孔通道并且填充桥式通孔138(参见插图107i)以及桥式铜支柱140。
插图107i说明了桥式通孔通道的形成包括穿透装配膜132以及穿透桥式聚酰亚胺膜142以便到达例如桥式接合焊盘144。桥式聚酰亚胺膜142是在将EMIB 120(参见图1D)与玻璃衬底118和释放层122分离之后留下的sEMIB 120的一部分。
进行移除释放层122和玻璃衬底118(参见图1D)以备进一步建造集成电路封装衬底110并且通过sEMIB 120来将集成电路封装衬底110连接到至少两个集成电路。
图1H是根据若干实施例的、由图1G和插图107i中描绘的集成电路封装衬底110和经过处理的装配膜132组装的集成电路器件封装108的横截面正视图。
集成电路封装衬底110连同装配膜132一起形成了承载剥离的嵌入式多管芯互连桥(sEMIB)120的集成电路封装衬底180的周界。sEMIB实施例的特性，利用管芯附着膜116将sEMIB 120附着到集成电路封装衬底110，并且实质上只有装配膜132覆盖sEMIB 120，因为它是在集成电路封装衬底180的最终装配层中。sEMIB 120将有用的印刷布线板不动产留在集成电路封装衬底110内，其中它在sEMIB 120下方是可用的。此外，集成电路封装衬底180的管芯侧189仅覆盖被安置在临时管芯侧109上并且附着有管芯附着膜116的sEMIB 120。因此，没有剩余的玻璃或其他性质的东西延伸进入集成电路封装衬底110的有用的不动产中。
在实施例中，sEMIB 120被配置成与第一集成电路芯片150和随后的集成电路芯片160相连接。桥式接合焊盘156和166通过桥式通孔138(两条参考线)以及桥式铜支柱140(两条参考线)耦合至sEMIB 120。
相应的第一和随后的集成电路芯片150和160中的每一个还在连通到焊盘侧111的衬底通孔134中被耦合至集成电路封装衬底180。
因此，sEMIB 120表现为具有以光刻方式形成的迹线和通孔的再分布层(RDL)，其中无玻璃也无半导体衬底剩下，并且管芯附着膜116将sEMIB 120安置到金属板112上，以及只有装配膜132在集成电路封装衬底180的管芯侧189处覆盖sEMIB 120。
铜柱136接触电凸块，所述电凸块接触是第一集成电路管芯150的一部分的接合焊盘154。类似地，铜柱接触电凸块，所述电凸块接触是随后的集成电路管芯160的一部分的接合焊盘164。
如所说明的，通常在集成电路封装衬底110的横截面视图中给出了迹线和通孔的更多细节，包括紧接在sEMIB 120的覆盖区119下方，其中与集成电路封装衬底110的任何其他区域中的相比，在覆盖区119内的集成电路封装衬底110中迹线和通孔不会显得稍微不太密集也没有被各不相同地排列。依赖于有用的设计规则以及集成电路器件、无源器件之间的连接和到板182的连接来选择特定的迹线和通孔密度。
在实施例中，在焊盘侧111上形成电凸块186之后，集成电路封装衬底110被安置在诸如印刷布线板主板182的板182上。在实施例中，板182包括为外壳184内的器件提供物理绝缘和电绝缘两者的外壳184。在实施例中，板182装有芯片组(参见图3)。
在实施例中，集成电路器件封装108是用于解开聚集的管芯的计算系统108的基础结构，所述解开聚集的管芯的计算系统108包括耦合至第一集成电路管芯150的、例如170、170’和170”的小芯片，所述小芯片中的一个小芯片170被说明为通过硅通孔(TSV)158在有源器件和金属化152处被耦合至第一集成电路管芯150。铜柱136接触电凸块，所述电凸块接触是第一集成电路管芯150的一部分的接合焊盘145。
类似地，在实施例中，集成电路器件封装108是用于解开聚集的管芯的计算系统108的基础结构，所述解开聚集的管芯的计算系统108包括耦合至随后的集成电路管芯160的小芯片174、174’和174”，所述小芯片中的一个小芯片174”被说明为通过TSV 168在有源器件和金属化162处被耦合至随后的集成电路管芯160。
在实施例中，正如根据实施例的插图108i中所描绘的，以三级迹线和接合焊盘配置来布置sEMIB 120。部分地描绘集成电路封装衬底110，并且金属板112是集成电路封装衬底110中的第N金属层。在实施例中，第N金属层是用于集成电路衬底110的3-2-3封装层数中的顶部导电层。
桥式通孔138以及桥式铜支柱140被耦合至插图7i中描绘的桥式接合焊盘层144处的信号层144。第N金属层112是电压源、源极(VSS)层以及中间层193，所述中间层193还被耦合至VSS。如所说明的，信号层195邻接管芯附着膜116，并且通过在管芯附着膜116的对面且在作为VSS层112的第N金属层112的对面的信号层195的位置来增强信号完整性。
在实施例中，通过使用图1D中说明的释放层122的处理留下了可以在聚酰亚胺膜142与最终层132之间检测到的释放层内含物197。同样在图1D中看到的，这样的释放层内含物197可以附带剥离玻璃衬底118。
在实施例中，装配膜132是通过有用的光波长可固化的单一阻焊材料，无论它是正性光致抗蚀剂还是负性光致抗蚀剂。因此，在单一光致抗蚀剂装配膜132覆盖剥离的嵌入式多管芯互连桥120的情况下，板112的Z-高度是大约12微米(μm)，管芯附着膜是大约5μm，sEMIB 120是大约10μm，并且装配膜132在sEMIB 120上方的部分是大约5-10μm。
在实施例中，第一集成电路管芯150和例如170’的至少一个小芯片构成解开聚集的管芯的逻辑处理器。在实施例中，随后的集成电路管芯160和例如174’的至少一个小芯片构成解开聚集的管芯的图形处理器。
在实施例中，第一集成电路管芯150与例如170、170’和170”的所有小芯片以及随后的集成电路管芯160与例如174、174’和174”的所有小芯片构成解开聚集的管芯的逻辑处理器。在实施例中，第一集成电路管芯150与例如170、170’和170”的所有小芯片以及随后的集成电路管芯160与例如174、174’和174”的所有小芯片构成解开聚集的管芯的图形处理器。
在实施例中，制作sEMIB 120以在两种或多于两种设计规则几何形状之间变换，其中第一集成电路管芯150具有比随后的集成电路管芯160的设计规则几何形状更大的设计规则几何形状。因此，作为剥离的RDL 120，sEMIB 120在至少两种不同的设计规则几何形状之间变换。
图2是根据若干实施例的过程流程图。
在210处，所述过程包括将基于玻璃的制造的互连桥安置在集成电路封装衬底的倒数第二层处的管芯附着膜上。在实施例中，无机基底是作为牺牲衬底的半导体或未掺杂硅。
在220处，所述过程包括从互连桥释放玻璃。
在230处，所述过程包括在集成电路封装衬底和互连桥上形成最终介电层。
在240处，所述过程包括仅通过最终介电层将第一集成电路芯片和随后的集成电路芯片连接到sEMIB。
在250处，所述过程包括将sEMIB组装到计算系统。
图3被包括以示出用于公开的实施例的更高级器件应用的示例。可以在计算系统的若干部分中找到剥离的嵌入式多管芯互连桥实施例。在实施例中，剥离的嵌入式多管芯互连桥是诸如被固定到蜂窝通信塔的通信装置的一部分。在实施例中，计算系统300包括但不限于台式计算机。在实施例中，系统300包括但不限于膝上型计算机。在实施例中，系统300包括但不限于上网本。在实施例中，系统300包括但不限于平板电脑。在实施例中，系统300包括但不限于笔记本计算机。在实施例中，系统300包括但不限于个人数字助理(PDA)。在实施例中，系统300包括但不限于服务器。在实施例中，系统300包括但不限于工作站。在实施例中，系统300包括但不限于蜂窝电话。在实施例中，系统300包括但不限于移动计算设备。在实施例中，系统300包括但不限于智能电话。在实施例中，系统300包括但不限于因特网设备。其他类型的计算设备可以配置有包括剥离的嵌入式多管芯互连桥实施例的微电子器件。
在实施例中，处理器310具有一个或多个处理核312和312N，其中312N代表处理器310内部的第N个处理器内核，其中N是正整数。在实施例中，电子设备系统300使用包括了包括有310和305的多个处理器的剥离的嵌入式多管芯互连桥实施例，其中处理器305具有与处理器310的逻辑类似或相同的逻辑。在实施例中，处理核312包括但不限于用来取指令的预取逻辑、用来解码指令的解码逻辑、用来执行指令的执行逻辑等等。在实施例中，处理器310具有用来高速缓存用于系统300中的剥离的嵌入式多管芯互连桥的指令和数据中的至少一种的高速缓冲存储器316。高速缓冲存储器316可以被组织成包括一级或多级高速缓冲存储器的分级结构。
在实施例中，处理器310包括存储器控制器314，所述存储器控制器314可操作用来执行使得处理器310能够访问存储器330并且与存储器330通信的功能，所述存储器330包括易失性存储器332和非易失性存储器334中的至少一个。在实施例中，将处理器310与存储器330和芯片组320耦合。在实施例中，芯片组320是具有图1H和插图108i中描绘的剥离的嵌入式多管芯互连桥的系统级封装的一部分。处理器310还可以被耦合至无线天线378以与被配置成传送无线信号和接收无线信号的至少之一的任何设备通信。在实施例中，无线天线接口378根据但不限于IEEE 802.11标准和它的相关系列、家庭插头AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议来进行操作。
在实施例中，易失性存储器332包括但不限于同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)和/或任何其他类型的随机存取存储器设备。非易失性存储器334包括但不限于闪速存储器、相变存储器(PCM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)或任何其他类型的非易失性存储器设备。
存储器330存储要被处理器310执行的指令和信息。在实施例中，存储器330还可以在处理器310正在执行指令的同时存储临时变量或其他中间信息。在所说明的实施例中，芯片组320经由点对点(PtP或P-P)接口317和322与处理器310相连接。可以使用如在本公开中陈述的剥离的嵌入式多管芯互连桥实施例来实现这些PtP实施例中的任一个。芯片组320使得处理器310能够连接到系统300中的剥离的嵌入式多管芯互连桥实施例中的其他元件。在实施例中，接口317和322根据诸如快速路径互连(QPI)等等的PtP通信协议来进行操作。在其他实施例中，可以使用不同的互连。
在实施例中，芯片组320可操作用来与处理器310、305N、显示设备340和其他设备372、376、374、360、362、364、366、377等通信。芯片组320还可以被耦合至无线天线378以与被配置成至少做传送无线信号和接收无线信号中的一者的任何设备通信。
芯片组320通过接口326连接到显示设备340。显示器340可以是例如液晶显示器(LCD)、等离子体显示器、阴极射线管(CRT)显示器或任何其他形式的视觉显示设备。在实施例中，处理器310和芯片组320被并入计算系统中的剥离的嵌入式多管芯互连桥中。另外，芯片组320连接到一个或多个总线350和355，所述一个或多个总线350和355互连各种元件374、360、362、364和366。总线350和355可以经由诸如至少一个剥离的嵌入式多管芯互连桥封装装置实施例的总线桥372而被互连在一起。在实施例中，芯片组320经由接口324而与非易失性存储器360、(一个或多个)大容量存储设备362、键盘/鼠标364、网络接口366、智能TV376和消费性电子产品377等耦合。
在实施例中，大容量存储设备362包括但不限于固态驱动器、硬盘驱动器、通用串行总线闪速存储器驱动器或任何其他形式的计算机数据存储介质。在一个实施例中，通过包括但不限于以太网接口、通用串行总线(USB)接口、外设部件互连(PCI)快速接口、无线接口和/或任何其他合适类型的接口的任何类型的公知的网络接口标准来实现网络接口366。在一个实施例中，无线接口根据但不限于IEEE 802.11标准和它的相关系列、家庭插头AV(HPAV)、超宽带(UWB)、蓝牙、WiMax或任何形式的无线通信协议来进行操作。
虽然图3中示出的模块被描绘为计算系统300中的嵌入式磁感应器和剥离的嵌入式多管芯互连桥封装内的分离的块，但是由这些块中的一些块执行的功能可以被集成在单个半导体电路内或者可以使用两个或多于两个分离的集成电路来实现由这些块中的一些块执行的功能。例如，尽管高速缓冲存储器316被描绘为处理器310内的分离的块，但是高速缓冲存储器316(或者316的选择的方面)可以被并入处理器内核312中。
在实施例中，单个处理器310包括具有构成单个处理器310的、诸如一个、所有或多于小芯片170一直到170”以及可选地一个、所有或多于小芯片174一直到174”的小芯片的剥离的嵌入式多管芯互连桥实施例。
在有用之处，计算系统300可以具有诸如用于将装置固定到蜂窝塔的广播结构接口。
图4是根据若干实施例的、图1H中描绘的计算系统108的俯视图400和部分剖视图。在剖面线1H-1H处看到图1H中描绘的解开聚集的管芯的计算系统108。在小芯片阵列的下方看到第一集成电路管芯150以及随后的集成电路管芯160。根据实施例，在第一管芯150上方看到第一管芯小芯片170、170’和170”。类似地，根据实施例，在随后的管芯160上方看到随后的管芯小芯片174、174’和174”。
在实施例中，在第一集成电路芯片150的背面上配置小芯片空间的3×4阵列，但是所述空间中的四个空间被散热片463占据以便于将热量从第一芯片150移除并且进入接触散热片的、诸如集成散热器的吸热部件。在实施例中，所有第一小芯片空间都被集成电路小芯片占据。类似地，在实施例中，在随后的芯片160的背面上配置小芯片空间的3×4阵列，但是根据实施例，所述空间中的四个空间被散热片481占据以便于将热量从随后的管芯160移除并且进入接触散热片463的相同吸热部件。在实施例中，所有随后的小芯片空间都被集成电路小芯片占据。
如所说明的，依赖于热量提取有效性，在相应的第一和随后的集成电路芯片150和160上应用用于散热片463和481的不同的有用图案。
为了说明本文中公开的剥离的嵌入式多管芯互连桥实施例和方法，本文中提供了示例的非限制性列表：
示例1是一种集成电路器件封装，所述集成电路器件封装包括：集成电路封装衬底上的第一集成电路管芯，其中所述集成电路封装衬底包括管芯侧和焊盘侧；所述集成电路封装衬底的倒数第二层上的互连桥；所述互连桥上方的单介电层，其中所述单介电层包括作为最终层的所述管芯侧，所述单介电层被接触所述互连桥的桥式通孔穿透，并且其中所述单介电层被电耦合至所述焊盘侧的封装通孔穿透。
在示例2中，示例1的主题可选地包括其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上。
在示例3中，示例1-2中的任何一个或多个的主题可选地包括其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上，并且其中所述互连桥具有三个导电层，其中底部导电层接触所述管芯附着膜并且顶部导电层被所述桥式通孔接触。
在示例4中，示例1-3中的任何一个或多个的主题可选地包括测微计。
在示例5中，示例1-4中的任何一个或多个的主题可选地包括第一集成电路管芯，所述第一集成电路管芯被耦合至接触所述互连桥的所述桥式通孔，并且所述第一集成电路管芯被耦合至所述封装通孔。
在示例6中，示例1-5中的任何一个或多个的主题可选地包括耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；并且其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块。
在示例7中，示例1-6中的任何一个或多个的主题可选地包括耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块；耦合至随后的桥式通孔的随后的集成电路管芯，其中所述随后的桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述随后的集成电路管芯；并且其中所述随后的集成电路管芯通过随后的封装通孔被耦合至所述焊盘侧，所述随后的封装通孔接触铜柱，所述铜柱接触电凸块。
在示例8中，示例1-7中的任何一个或多个的主题可选地包括其中所述单介电层覆盖物也在所述倒数第二层上方并且正在接触所述倒数第二层。
在示例9中，示例8的主题可选地包括其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上。
在示例10中，示例8-9中的任何一个或多个的主题可选地包括其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上，并且其中所述互连桥具有三个导电层，其中底部导电层接触所述管芯附着膜。
在示例11中，示例1-10中的任何一个或多个的主题可选地包括第一集成电路管芯，所述第一集成电路管芯被耦合至接触所述互连桥的所述桥式通孔，并且所述第一集成电路管芯被耦合至所述封装通孔。
在示例12中，示例1-11中的任何一个或多个的主题可选地包括耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；并且其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块。
在示例13中，示例1-12中的任何一个或多个的主题可选地包括其中所述最终层接触释放层內含物，所述互连桥进一步包括被所述桥式通孔穿透的聚酰亚胺膜，并且其中所述释放层內含物处于所述聚酰亚胺膜和所述最终层之间。
示例14是一种计算系统，所述计算系统包括：集成电路器件封装，所述集成电路器件封装包括管芯侧和焊盘侧；所述集成电路封装衬底管芯侧上的第一集成电路；所述集成电路封装衬底的倒数第二层上的互连桥；覆盖在所述互连桥上方的单介电层，其中所述单介电层包括作为最终层的所述管芯侧，所述单介电层被接触所述互连桥的桥式通孔穿透，并且其中所述单介电层被电耦合至所述焊盘侧的封装通孔穿透；耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块；随后的集成电路管芯，所述随后的集成电路管芯被耦合至随后的桥式通孔，其中所述随后的桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述随后的集成电路管芯；其中所述随后的集成电路管芯通过随后的封装通孔被耦合至所述焊盘侧，所述随后的封装通孔接触铜柱，所述铜柱接触电凸块；并且其中所述第一集成电路管芯和所述随后的集成电路管芯是芯片组的一部分。
在示例15中，示例14的主题可选地包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯。
在示例16中，示例14至15中的任何一个或多个的主题可选地包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；以及在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯。
在示例17中，示例14至16中的任何一个或多个的主题可选地包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；并且其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的逻辑处理器。
在示例18中，示例14至17中的任何一个或多个的主题可选地包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；并且其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的图形处理器。
在示例19中，示例14至18中的任何一个或多个的主题可选地包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的逻辑处理器，并且其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的图形处理器。
示例20是一种形成互连桥的过程，所述过程包括：在无机衬底上图案化金属化，包括图案化包括有通孔和迹线的三个金属化层；在将所述金属化安置在集成电路封装衬底的管芯附着膜上之后剥离所述无机衬底；以及在所述金属化和所述集成电路封装衬底上方形成单介电层。
在示例21中，示例20的主题可选地包括其中图案化包括首先用顶层并且最后用底层进行图案化，后面是当在所述管芯附着膜上进行安置时倒置所述金属化。
在示例22中，示例20-21中的任何一个或多个的主题可选地包括通过所述单介电层将第一集成电路管芯和随后的集成电路管芯连接到所述金属化。
在示例23中，示例20-22中的任何一个或多个的主题可选地包括其中在所述无机衬底上图案化所述金属化包括使光能传送通过所述无机衬底。
技术方案1：一种集成电路器件封装，所述集成电路器件封装包括：
集成电路封装衬底上的第一集成电路管芯，其中所述集成电路封装衬底包括管芯侧和焊盘侧；
所述集成电路封装衬底的倒数第二层上的互连桥；
所述互连桥上方的单介电层，其中所述单介电层包括作为最终层的所述管芯侧，所述单介电层被接触所述互连桥的桥式通孔穿透，并且其中所述单介电层被电耦合至所述焊盘侧的封装通孔穿透。
技术方案2：如技术方案1所述的集成电路器件封装，其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上。
技术方案3：如技术方案1所述的集成电路器件封装，其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上，并且其中所述互连桥具有三个导电层，其中底部导电层接触所述管芯附着膜并且顶部导电层被所述桥式通孔接触。
技术方案4：如技术方案1所述的集成电路器件封装，其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上，其中所述互连桥具有三个导电层，其中底部导电层接触所述管芯附着膜，顶部导电层被所述桥式通孔接触，并且其中所述互连桥具有大约10微米的Z-高度。
技术方案5：如技术方案1所述的集成电路器件封装，进一步包括：
第一集成电路管芯，所述第一集成电路管芯被耦合至接触所述互连桥的所述桥式通孔，并且所述第一集成电路管芯被耦合至所述封装通孔。
技术方案6：如技术方案1所述的集成电路器件封装，进一步包括：
耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；以及
其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块。
技术方案7：如技术方案1所述的集成电路器件封装，进一步包括：
耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；
其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块；
耦合至随后的桥式通孔的随后的集成电路管芯，其中所述随后的桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述随后的集成电路管芯；以及
其中所述随后的集成电路管芯通过随后的封装通孔被耦合至所述焊盘侧，所述随后的封装通孔接触铜柱，所述铜柱接触电凸块。
技术方案8：如技术方案1所述的集成电路器件封装，其中所述单介电层覆盖物也在所述倒数第二层上方并且正在接触所述倒数第二层。
技术方案9：如技术方案8所述的集成电路器件封装，其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上。
技术方案10：如技术方案8所述的集成电路器件封装，其中所述互连桥在管芯附着膜上，所述管芯附着膜在所述集成电路封装衬底的所述倒数第二层上，并且其中所述互连桥具有三个导电层，其中底部导电层接触所述管芯附着膜。
技术方案11：如技术方案1所述的集成电路器件封装，进一步包括：
第一集成电路管芯，所述第一集成电路管芯被耦合至接触所述互连桥的所述桥式通孔，并且所述第一集成电路管芯被耦合至所述封装通孔。
技术方案12：如技术方案1所述的集成电路器件封装，进一步包括：
耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；以及
其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块。
技术方案13：如技术方案1所述的集成电路器件封装，其中所述最终层接触释放层内含物，所述互连桥进一步包括被所述桥式通孔穿透的聚酰亚胺膜，并且其中所述释放层内含物处于所述聚酰亚胺膜和所述最终层之间。
技术方案14：一种计算系统，所述计算系统包括：
集成电路器件封装，所述集成电路器件封装包括管芯侧和焊盘侧；
所述集成电路封装衬底管芯侧上的第一集成电路；
所述集成电路封装衬底的倒数第二层上的互连桥；
覆盖在所述互连桥上的单介电层，其中所述单介电层包括作为最终层的所述管芯侧，所述单介电层被接触所述互连桥的桥式通孔穿透，并且其中所述单介电层被电耦合至所述焊盘侧的封装通孔穿透；
耦合至所述桥式通孔的第一集成电路管芯，其中所述桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述第一集成电路管芯；
其中所述第一集成电路管芯通过所述封装通孔被耦合至所述焊盘侧，所述封装通孔接触铜柱，所述铜柱接触电凸块；
随后的集成电路管芯，所述随后的集成电路管芯被耦合至随后的桥式通孔，其中所述随后的桥式通孔接触铜桥式衬垫，所述铜桥式衬垫接触电凸块，所述电凸块接触所述随后的集成电路管芯；
其中所述随后的集成电路管芯通过随后的封装通孔被耦合至所述焊盘侧，所述随后的封装通孔接触铜柱，所述铜柱接触电凸块；以及
其中所述第一集成电路管芯和所述随后的集成电路管芯是芯片组的一部分。
技术方案15：如技术方案14所述的计算系统，进一步包括在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯。
技术方案16：如技术方案14所述的计算系统，进一步包括：
在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；以及
在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯。
技术方案17：如技术方案14所述的计算系统，进一步包括：
在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；
在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；以及
其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的逻辑处理器。
技术方案18：如技术方案14所述的计算系统，进一步包括：
在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；
在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；以及
其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的图形处理器。
技术方案19：如技术方案14所述的计算系统，进一步包括：
在背面处、在所述第一集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述第一集成电路管芯；
在背面处、在所述随后的集成电路管芯上的多于一个小芯片，其中所述多于一个小芯片中的一个小芯片通过硅通孔连通到所述随后的集成电路管芯；
其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的逻辑处理器，并且其中所述第一集成电路上的所述多于一个小芯片中的至少一个小芯片、其中所述随后的集成电路管芯上的所述多于一个小芯片中的至少一个小芯片、以及所述第一集成电路管芯和所述随后的集成电路管芯中的至少一个集成电路管芯包括解开聚集的图形处理器。
技术方案20：一种形成互连桥的过程，所述过程包括：
在无机衬底上图案化金属化，包括图案化包括有通孔和迹线的三个金属化层；
在将所述金属化安置在集成电路封装衬底的管芯附着膜上之后剥离所述无机衬底；以及在所述金属化和所述集成电路封装衬底上方形成单介电层。
技术方案21：如技术方案20所述的过程，其中图案化包括首先用顶层并且最后用底层来进行图案化，后面是当在所述管芯附着膜上进行安置时倒置所述金属化。
技术方案22：如技术方案20所述的过程，进一步包括通过所述单介电层将第一集成电路管芯和随后的集成电路管芯连接到所述金属化。
技术方案23：如技术方案20所述的过程，其中在所述无机衬底上图案化所述金属化包括使光能传送通过所述无机衬底。
上面的详细描述包括参考附图，所述附图形成详细描述的一部分。附图通过说明的方式示出了其中可以实施发明的具体实施例。这些实施例在本文中还被称为“示例”。这样的示例可以包括除所示出的或描述的那些之外还有的要素。然而，本发明人还预期了其中仅提供所示出的或描述的那些要素的示例。此外，本发明人还预期了使用或者相对于特定示例(或其中的一个或多个方面)或者相对于本文中示出的或描述的其他示例(或其中的一个或多个方面)的所示出的或描述的那些要素(或其中的一个或多个方面)的任何组合或排列的示例。
如果发生本文件和通过引用这样并入的任何文件之间的不一致用法，本文件中的用法控制。
在本文件中，正如在专利文件中常见的，术语“a”或“an”被用来包括一个或多于一个，而不受“至少一个”或者“一个或多个”的任何其他实例或用法的影响。在本文件中，除非另有说明，术语“或”被用来指非排他性的或者使得“A或B”包括“A但不是B”、“B但不是A”以及“A和B”。在本文件中，术语“包括”和“其中(in which)”被用作相应术语“包含”和“其中(wherein)”的简单英语等同物。另外，在下面的权利要求中，术语“包括”和“包含”是开放式的，也就是，包括除在权利要求中这样的术语之后列出的那些要素之外还有的要素的系统、器件、物品、组合物、配方或者过程仍然被认为属于那个权利要求的范围。此外，在以下面的权利要求中，术语“第一”、“第二”和“第三”等仅被用作标记并且不是用来将数值要求强加于它们的对象。
本文中描述的方法示例可以至少部分地是机器或计算机实现的。一些示例可以包括用指令编码的计算机可读介质或机器可读介质，所述指令可操作用来配置电气设备以执行如在上面的示例中描述的方法。这样的方法的实现可以包括诸如微代码、汇编语言代码、高级语言代码等等的代码。这样的代码可以包括用于执行各种方法的计算机可读指令。代码可以形成计算机程序产品的部分。此外，在示例中，代码可以诸如在执行期间或者在其他时间被有形地存储在一个或多个易失性、非暂时性或非易失性有形计算机可读介质上。这些有形计算机可读介质的示例可以包括但不限于硬盘、可移动磁盘、可移动光盘(例如光盘和数字视频盘)、磁带盒、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
上面的描述规定为说明性的而非限制性的。例如，可以彼此结合来使用上面描述的示例(或者其中的一个或多个方面)。在审阅上面的描述时，可以诸如由本领域普通技术人员来使用其他实施例。提供了摘要以符合37C.F.R.§1.72(b)从而允许读者快速确定技术公开的性质。在理解的情况下认为，它将不会被用来解释或限制权利要求的范围或含义。而且，在上面的具体实施方式中，各种特征可以被组合在一起以把公开连成一个整体。这不应当被解释为意图是未要求保护的公开特征对于任何权利要求来说是必要的。相反，发明主题可以是少于特定公开实施例的所有特征。因此，下面的权利要求据此作为示例或实施例被并入具体实施方式中，其中每个权利要求独立地作为单独的实施例，并且预期可以以各种组合或排列来彼此组合这样的实施例。应当参考所附的权利要求连同被称为这样的权利要求的等同物的全部范围来确定公开的实施例的范围。

Claims (21)

1.一种集成电路器件封装，所述集成电路器件封装包括：
介电层中的互连桥，所述互连桥具有顶侧以及与所述顶侧相对的底侧、所述顶侧和所述底侧之间的第一侧面以及所述顶侧和所述底侧之间的第二侧面，其中，所述介电层与所述互连桥的所述顶侧和所述第一侧面接触，所述互连桥包括第一桥式通孔和第二桥式通孔，其中，所述第一桥式通孔和所述第二桥式通孔的最上面的表面与所述介电层的最上面的表面处于相同水平面；
在所述介电层中的并且与所述介电层接触的第一通孔和第二通孔，所述第一通孔和所述第二通孔在侧面与所述互连桥的所述第一侧面间隔开，并且所述第一通孔和所述第二通孔具有的最上面的表面与所述介电层的所述最上面的表面处于相同水平面；
耦合至所述第一通孔的第一铜支柱和耦合至所述第二通孔的第二铜支柱；
在所述介电层中的并且与所述介电层接触的第三通孔和第四通孔，所述第三通孔和所述第四通孔在侧面与所述互连桥的所述第二侧面间隔开，并且所述第三通孔和所述第四通孔具有的最上面的表面与所述介电层的所述最上面的表面处于相同水平面；
耦合至所述第三通孔的第三铜支柱和耦合至所述第四通孔的第四铜支柱；
耦合至所述互连桥的所述第一桥式通孔的第一集成电路芯片，所述第一集成电路芯片被电耦合至所述第一铜支柱和所述第二铜支柱；
具有顶侧和底侧的第二集成电路芯片，所述第二集成电路芯片的所述底侧被耦合至所述互连桥的所述第二桥式通孔，所述第二集成电路芯片被电耦合至所述第三铜支柱和所述第四铜支柱，并且所述第二集成电路芯片具有硅通孔；
所述第二集成电路芯片的所述顶侧上方的第三集成电路芯片，所述第三集成电路芯片被耦合至所述第二集成电路芯片的所述硅通孔；以及
所述互连桥、所述第一通孔、所述第二通孔、所述第三通孔和所述第四通孔下方的封装衬底，所述封装衬底被电耦合至所述第一通孔、所述第二通孔、所述第三通孔和所述第四通孔。
2.如权利要求1所述的集成电路器件封装，其中，所述第一集成电路芯片通过第一桥式铜支柱而被耦合至所述互连桥的所述第一桥式通孔，并且其中，所述第二集成电路芯片通过第二桥式铜支柱而被耦合至所述互连桥的所述第二桥式通孔。
3.如权利要求1所述的集成电路器件封装，进一步包括：
耦合至所述第二集成电路芯片的所述顶侧的第四集成电路芯片。
4.如权利要求3所述的集成电路器件封装，进一步包括：
耦合至所述第二集成电路芯片的所述顶侧的第五集成电路芯片。
5.如权利要求4所述的集成电路器件封装，其中，所述第四集成电路芯片在侧面邻近所述第三集成电路芯片，并且所述第五集成电路芯片在侧面邻近所述第四集成电路芯片。
6.如权利要求4所述的集成电路器件封装，其中，所述第三集成电路芯片、所述第四集成电路芯片和所述第五集成电路芯片中的每一个被直接附着于所述第二集成电路芯片的所述顶侧。
7.如权利要求4所述的集成电路器件封装，进一步包括：
耦合至所述第一集成电路芯片的顶侧的第六集成电路芯片。
8.如权利要求1所述的集成电路器件封装，其中，所述互连桥与所述介电层直接接触，并且其中，所述第一通孔、所述第二通孔、所述第三通孔和所述第四通孔中的每一个与所述介电层直接接触。
9.如权利要求1所述的集成电路器件封装，进一步包括：
耦合至所述互连桥的所述底侧的管芯附着膜。
10.如权利要求9所述的集成电路器件封装，进一步包括：
耦合至所述管芯附着膜的散热片。
11.一种集成电路器件封装，所述集成电路器件封装包括：
介电层中的互连桥，其中，所述介电层与所述互连桥的顶侧和第一侧面接触，所述互连桥包括多个桥式通孔，其中，所述多个桥式通孔的最上面的表面与所述介电层的最上面的表面处于相同水平面；
在所述介电层中的并且与所述介电层接触的第一多个通孔，所述第一多个通孔在侧面与所述互连桥的第一侧面间隔开，并且所述第一多个通孔具有的最上面的表面与所述介电层的所述最上面的表面处于相同水平面；
耦合至所述第一多个通孔的第一多个导电结构；
在所述介电层中的并且与所述介电层接触的第二多个通孔，所述第二多个通孔在侧面与所述互连桥的第二侧面间隔开，并且所述第二多个通孔具有的最上面的表面与所述介电层的所述最上面的表面处于相同水平面；
耦合至所述第二多个通孔的第二多个导电结构；
耦合至所述多个桥式通孔的第一部分的第一芯片，所述第一芯片被电耦合至所述第一多个导电结构；
耦合至所述多个桥式通孔的第二部分的第二芯片，所述第二芯片被电耦合至所述第二多个导电结构，并且所述第二芯片具有通孔；
所述第二芯片的所述顶侧上方的第三芯片，所述第三芯片被耦合至所述第二芯片的所述通孔；以及
所述互连桥、所述第一多个通孔和所述第二多个通孔下方的封装衬底。
12.如权利要求11所述的集成电路器件封装，进一步包括：
耦合至所述第二芯片的所述顶侧的第四芯片。
13.如权利要求8所述的集成电路器件封装，进一步包括：
耦合至所述第二芯片的所述顶侧的第五芯片。
14.如权利要求13所述的集成电路器件封装，其中，所述第四芯片在侧面邻近所述第三芯片，并且所述第五芯片在侧面邻近所述第四芯片。
15.如权利要求13所述的集成电路器件封装，其中，所述第三芯片、所述第四芯片和所述第五芯片中的每一个被直接附着于所述第二芯片的所述顶侧。
16.如权利要求13所述的集成电路器件封装，进一步包括：
耦合至所述第一芯片的顶侧的第六芯片。
17.一种集成电路器件封装，所述集成电路器件封装包括：
介电层中的互连桥，所述互连桥具有顶侧以及与所述顶侧相对的底侧、所述顶侧和所述底侧之间的第一侧面以及所述顶侧和所述底侧之间的第二侧面，其中，所述介电层与所述互连桥的所述顶侧和所述第一侧面接触，所述互连桥包括桥式通孔，其中，所述桥式通孔的最上面的表面与所述介电层的最上面的表面处于相同水平面；
在所述介电层中的并且与所述介电层接触的通孔，所述通孔在侧面与所述互连桥的所述第一侧面间隔开并且在侧面与所述互连桥的所述第二侧面间隔开，以及所述通孔具有的最上面的表面与所述介电层的所述最上面的表面处于相同水平面；
耦合至所述通孔的铜支柱；
耦合至所述桥式通孔的第一部分并且耦合至所述铜支柱的第一部分的第一集成电路芯片；
具有顶侧和底侧的第二集成电路芯片，所述第二集成电路芯片的所述底侧被耦合至所述桥式通孔的第二部分并且被耦合至所述铜支柱的第二部分，以及所述第二集成电路芯片具有硅通孔；
所述第二集成电路芯片的所述顶侧上方的第三集成电路芯片，所述第三集成电路芯片被耦合至所述第二集成电路芯片的所述硅通孔；以及
所述互连桥和所述通孔下方的封装衬底，所述封装衬底被电耦合至所述通孔。
18.如权利要求17所述的集成电路器件封装，其中，所述第一集成电路芯片通过桥式铜支柱的第一部分而被耦合至所述桥式通孔的所述第一部分，并且其中，所述第二集成电路芯片通过桥式铜支柱的第二部分而被耦合至所述桥式通孔的所述第二部分。
19.如权利要求17所述的集成电路器件封装，进一步包括：
耦合至所述第二集成电路芯片的所述顶侧的第四集成电路芯片。
20.如权利要求19所述的集成电路器件封装，进一步包括：
耦合至所述第二集成电路芯片的所述顶侧的第五集成电路芯片。
21.如权利要求20所述的集成电路器件封装，其中，所述第四集成电路芯片在侧面邻近所述第三集成电路芯片，并且所述第五集成电路芯片在侧面邻近所述第四集成电路芯片。
CN202311719105.8A 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造 Pending CN117913071A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/384348 2019-04-15
US16/384,348 US10998262B2 (en) 2019-04-15 2019-04-15 Stripped redistrubution-layer fabrication for package-top embedded multi-die interconnect bridge
CN202010170170.XA CN111834335A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202010170170.XA Division CN111834335A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

Publications (1)

Publication Number Publication Date
CN117913071A true CN117913071A (zh) 2024-04-19

Family

ID=72613697

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202210464618.8A Pending CN115036289A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造
CN202311719105.8A Pending CN117913071A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造
CN202010170170.XA Pending CN111834335A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202210464618.8A Pending CN115036289A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202010170170.XA Pending CN111834335A (zh) 2019-04-15 2020-03-12 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造

Country Status (3)

Country Link
US (4) US10998262B2 (zh)
CN (3) CN115036289A (zh)
DE (2) DE102020002273B4 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998262B2 (en) * 2019-04-15 2021-05-04 Intel Corporation Stripped redistrubution-layer fabrication for package-top embedded multi-die interconnect bridge
US11600567B2 (en) * 2019-07-31 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
US11276650B2 (en) * 2019-10-31 2022-03-15 Avago Technologies International Sales Pte. Limited Stress mitigation structure
CN113410223B (zh) * 2021-06-15 2022-04-08 上海壁仞智能科技有限公司 芯片组及其制造方法
US20230187407A1 (en) * 2021-12-10 2023-06-15 Intel Corporation Fine-grained disaggregated server architecture

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946900B2 (en) 2012-10-31 2015-02-03 Intel Corporation X-line routing for dense multi-chip-package interconnects
JP2016021496A (ja) 2014-07-15 2016-02-04 イビデン株式会社 配線基板及びその製造方法
JP2016066745A (ja) 2014-09-25 2016-04-28 イビデン株式会社 プリント配線基板およびこれを備えた半導体装置
WO2017074392A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Metal-free frame design for silicon bridges for semiconductor packages
US10950550B2 (en) 2015-12-22 2021-03-16 Intel Corporation Semiconductor package with through bridge die connections
US10916486B2 (en) * 2016-09-26 2021-02-09 Intel Corporation Semiconductor device including silane based adhesion promoter and method of making
US10797022B2 (en) * 2017-10-06 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US10643945B2 (en) * 2017-12-28 2020-05-05 Intel Corporation Pitch translation architecture for semiconductor package including embedded interconnect bridge
US11393758B2 (en) * 2018-09-12 2022-07-19 Intel Corporation Power delivery for embedded interconnect bridge devices and methods
US10666265B2 (en) 2018-09-28 2020-05-26 Intel Corporation Interface for parallel configuration of programmable devices
US11348909B2 (en) 2018-09-28 2022-05-31 Intel Corporation Multi-die packages with efficient memory storage
US10998262B2 (en) * 2019-04-15 2021-05-04 Intel Corporation Stripped redistrubution-layer fabrication for package-top embedded multi-die interconnect bridge

Also Published As

Publication number Publication date
DE102020107019A1 (de) 2020-10-15
DE102020002273A1 (de) 2021-07-01
US20200328151A1 (en) 2020-10-15
DE102020002273B4 (de) 2022-10-27
US11908793B2 (en) 2024-02-20
US10998262B2 (en) 2021-05-04
CN111834335A (zh) 2020-10-27
US11658111B2 (en) 2023-05-23
CN115036289A (zh) 2022-09-09
US20240136278A1 (en) 2024-04-25
US20210202380A1 (en) 2021-07-01
US20220230958A1 (en) 2022-07-21

Similar Documents

Publication Publication Date Title
US11764158B2 (en) Embedded multi-die interconnect bridge packages with lithographically formed bumps and methods of assembling same
CN117913071A (zh) 用于封装顶部嵌入式多管芯互连桥的剥离的再分布层制造
US20210225807A1 (en) Scalable embedded silicon bridge via pillars in lithographically defined vias, and methods of making same
US11817444B2 (en) Multi-chip packaging
CN111095549A (zh) 容纳具有不同厚度的嵌入式管芯的贴片
CN112951817A (zh) 用于集成电路封装的复合桥管芯到管芯互连
US20240088052A1 (en) Patternable die attach materials and processes for patterning
TWI845461B (zh) 多晶片封裝
TW202416494A (zh) 多晶片封裝

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination