CN117897767A - 用于非二进制信令的经改进驱动器 - Google Patents

用于非二进制信令的经改进驱动器 Download PDF

Info

Publication number
CN117897767A
CN117897767A CN202280059324.5A CN202280059324A CN117897767A CN 117897767 A CN117897767 A CN 117897767A CN 202280059324 A CN202280059324 A CN 202280059324A CN 117897767 A CN117897767 A CN 117897767A
Authority
CN
China
Prior art keywords
driver
type
voltage
drivers
pull
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280059324.5A
Other languages
English (en)
Inventor
康辛多
T·M·霍利斯
D·季米特里乌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN117897767A publication Critical patent/CN117897767A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Logic Circuits (AREA)

Abstract

描述与用于非二进制信令的经改进驱动器相关的方法、系统及装置。信号线的驱动器可包含第一类型的一组驱动器及第二类型的一组驱动器。当所述驱动器使用所述第一类型的多个驱动器驱动所述信号线时，所述第一类型的至少一个额外驱动器可补偿与所述第一类型的一或多个其它驱动器相关联的可能已在其它电压下校准的非线性。所述第一类型的所述至少一个额外驱动器可经校准以用于在特定电压下使用，以补偿与在所述特定电压下所展现的所述第一类型的所述一或多个其它驱动器相关联的非线性。

Description

用于非二进制信令的经改进驱动器
交叉参考
本专利申请案主张由康(Kang)等人在2021年7月21日申请的标题为“用于非二进制信令的经改进驱动器(IMPROVED DRIVER FOR NON-BINARY SIGNALING)”的第17/381,860号美国专利申请案的优先权，所述美国专利申请案被转让给其受让人且以引用方式明确并入本文中。
背景技术
存储器装置广泛用于存储例如计算机、用户装置、无线通信装置、相机、数字显示器及类似者的各种电子装置中的信息。通过将存储器装置内的存储器单元编程为各种状态而存储信息。例如，二进制存储器单元可编程为两种支持状态中的一者，其通常由逻辑1或逻辑0表示。在一些实例中，单个存储器单元可支持多于两种状态，可存储所述状态中的任一者。为了存取存储信息，组件可读取或感测存储器装置中的至少一种存储状态。为了存储信息，组件可将状态写入或编程到存储器装置中。
存在各种类型的存储器装置及存储器单元，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、自选择存储器、硫属化物存储器科技等等。存储器单元可为易失性或非易失性的。非易失性存储器(例如FeRAM)可甚至在不存在外部电源的情况下维持其所存储逻辑状态达延长时段。例如DRAM的易失性存储器装置可能在与外部电源断开时丢失其所存储状态。
附图说明
图1说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的系统的实例。
图2说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的电路的实例。
图3说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的电路的实例。
图4说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的校准过程的实例。
图5说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的电路的实例。
图6展示根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的存储器装置的框图。
图7及8展示说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的一或若干方法的流程图。
具体实施方式
存储器装置可用于在电子系统中存储主机装置的数据。在一些实例中，存储器装置可与主机装置交换(例如传输或接收)信令(例如，表示将写入到存储器装置的数据或从存储器装置读取的数据的信令)。为了产生信令，存储器装置可包含驱动器以将信号线驱动到不同电压(例如目标电压)，其中信号线上的电压可表示一或多个信息位。举例来说，可使用四种目标电压，其中的每一者可表示两个信息位(例如，信号线上的第一电压可表示对应于逻辑值00的两个位，信号线上的第二电压可表示对应于逻辑值01的两个位，信号线上的第三电压可表示对应于逻辑值10的两个位，且信号线上的第四电压可表示对应于逻辑值11的两个位)。接收器可识别信号线上的电压(例如，可识别信号线的电压在某一电压范围内)且因此识别由所述电压表示的一或多个信息位(例如，如果信号线的电压在包含第一电压的第一电压范围内，那么可识别对应于逻辑值00的两个位，如果信号线的电压在包含第二电压的第二电压范围内，那么可识别对应于逻辑值01的两个位，以此类推)。
在一些实例中，驱动器(例如上拉驱动器或下拉驱动器)可在第一电压下进行校准，但也可(例如，与一或多个其它上拉或下拉驱动器组合)用于将信号线驱动到一或多个其它电压。在此类实例中，当驱动器也用于将信号线驱动到其它电压中的一者时，驱动器可具有与其在第一电压下具有的经校准阻抗不同的阻抗。如本文中使用，驱动器的阻抗可指代当驱动器被激活(例如，用于驱动信号线)时驱动器的输出阻抗。举例来说，在第一电压下校准的上拉驱动器可在用于将信号线驱动到第一电压时具有第一阻抗，但相同上拉驱动器可在用于将信号线驱动第二电压时具有第二阻抗。此行为可涉及驱动器的非线性(例如，驱动器的输出阻抗可随驱动器的输出电压的变化而以非线性方式变化)。在一些实例中，当在不同电压下进行操作时驱动器的阻抗的变化可致使与可替代地称为调制方案(例如脉冲振幅调制(PAM)方案)的信令方案相关联的不同电压之间的差值(margin)因电压的不同而有所不同。举例来说，在其中使用四个电压的信令方案中，第一电压与第二电压之间的差可与第二电压与第三电压之间的差不同，所述第二电压与第三电压之间的差又可与第三电压与第四电压之间的差不同。此类差异可影响接收装置正确地解串行化(例如解码、解译)由驱动器产生的信令的能力。举例来说，调制方案内两种邻近电压之间的差值(例如窗口、差)可能会由于一或多个驱动器的非线性而不合意地变窄。
如本文中描述，例如，根据非二进制信令方案(例如，与三个或更多相关联的信令方案)而驱动信号线的驱动器可包含一组下拉驱动器及一组上拉驱动器，其中与所述一组下拉驱动器相比，所述一组上拉驱动器具有一或多个额外驱动器，在此类实例中，一或多个额外上拉驱动器可与所述一组上拉驱动器中的至少一个(例如，每一)驱动器并发地激活以发信号表示三个或更多个电压中的一个电压，这可补偿与所述一组上拉驱动器中的其它驱动器相关联的非线性，因为此类其它驱动器可能已在不同电压下进行校准。举例来说，其它上拉驱动器可各自在所述一组中的其它上拉驱动器没有被激活的情况下个别地在所述其它电压中的相应者下进行使用，且因此存储器装置可在其它上拉驱动器中的每一者在其下进行使用的相应电压下校准所述每一者。
作为一个说明性实例，存储器装置可在一组上拉驱动器中包含第一上拉驱动器及第二上拉驱动器。在一些实例中，存储器装置可为包括DRAM存储器单元的存储器装置。在其它实例中，存储器装置可包括不同类型的存储器单元。存储器装置可校准第一上拉驱动器以使其在三个或更多个电压中的第一电压下具有第一阻抗且使用第一驱动器来发信号表示第一电压(例如，其中其它上拉驱动器没有被激活)。此外，存储器装置可校准第二上拉驱动器以使其在三个或更多个电压中的第二电压下具有第二阻抗且使用第二驱动器来发信号表示第二电压(例如，其中其它上拉驱动器没有被激活)。在此类实例中，存储器装置可在一或多个电压中的第三电压下与第一上拉驱动器及第二上拉驱动器并发地校准一或多个额外上拉驱动器。当用于将信号线驱动到第三电压时，第一上拉驱动器及第二上拉驱动器两者都可具有偏离其相应经校准阻抗的阻抗(例如，由于第一上拉驱动器及第二上拉驱动器的非线性)，但第三拉式驱动器的阻抗可补偿此类偏差，因为其阻抗可能已在第三电压下且连同第一上拉驱动器及第二上拉驱动器(例如，与第一上拉驱动器及第二上拉驱动器并行地)进行操作时被校准。举例来说，第一上拉驱动器、第二上拉驱动器及第三上拉驱动器在第三电压下并行地进行操作时的集体阻抗可等于(或至少更等于)第一上拉驱动器的经校准阻抗与第二上拉驱动器的经校准阻抗并联。通过利用一或多个额外上拉驱动器，存储器装置可在三个或更多个电压中的每一电压之间维持可靠差值并更高效地传输数据。
尽管某些实例可在本文中在利用经校准以连同一或多个其它上拉驱动器使用的至少一个额外上拉驱动器的上下文中进行解释，但应理解，本文中的教示可另外或替代地应用于下拉驱动器。举例来说，驱动器可包含一组上拉驱动器及一组下拉驱动器，其中与所述一组上拉驱动器相比，所述一组下拉驱动器具有一或多个额外驱动器。在此类实例中，一或多个额外下拉驱动器可与所述一组下拉驱动器中的至少一个(例如，每一)驱动器并发地激活以发信号表示三个或更多个电压中的一个电压，这可补偿与所述一组下拉驱动器中的其它驱动器相关联的非线性，因为此类其它驱动器可能已在不同电压下进行校准。作为另一实例，根据本文中的教示的驱动器可包含相等数量的上拉驱动器及下拉驱动器，其中至少一个上拉驱动器经校准以连同其它上拉驱动器中的一或多者使用，且其中至少一个下拉驱动器经校准以连同其它下拉驱动器中的一或多者使用。此外，尽管某些实例可在本文中在包含于存储器装置中的驱动器的上下文中进行解释，但应理解，本文中的教示可另外或替代地应用于包含于任何类型的电子装置中的驱动器。
首先在参考图1描述的系统及裸片的上下文中描述本公开的特征。在参考图2到5描述的驱动器、流程图及电路的上下文中描述本公开的特征。通过参考图7及8描述的与用于非二进制信令的经改进驱动器相关的设备图及流程图来进一步说明且参考所述设备图及流程图来描述本公开的这些及其它特征。
图1说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的系统100的实例。系统100可包含主机装置105、存储器装置110及将主机装置105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置110，但可在单个存储器装置(例如存储器装置110)的上下文中描述一或多个存储器装置110的方面。
系统100可包含电子装置的部分，所述电子装置例如计算装置、移动计算装置、无线装置、图形处理装置、车辆或其它系统。举例来说，系统100可说明计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置、车辆控制器或类似者的方面。存储器装置110可为可操作以存储系统100的一或多个其它组件的数据的系统的组件。
系统100的至少部分可为主机装置105的实例。主机装置105可为使用存储器来执行过程的装置内(例如在计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置、车辆控制器、系统单芯片(SoC)或某一其它固定或便携式电子装置以及其它实例内)的处理器或其它电路系统的实例。在一些实例中，主机装置105可指代实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可称为主机或主机装置105。
存储器装置110可为可操作以提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可经配置以与一或多种不同类型的主机装置一起工作。主机装置105与存储器装置110之间的信令可操作以支持以下中的一或多者：用以调制信号的调制方案、用于传达信号的各种引脚配置、用于主机装置105及存储器装置110的物理封装的各种外形尺寸、主机装置105与存储器装置110之间的时钟信令及同步、时序约定或其它因素。
存储器装置110可操作以存储主机装置105的组件的数据。在一些实例中，存储器装置110可充当主机装置105的辅助型或从属型装置(例如，响应于且执行由主机装置105通过外部存储器控制器120提供的命令)。此类命令可包含用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令中的一或多者。
存储器装置110可包含用以支持用于数据存储的期望容量或指定容量的装置存储器控制器155及一或多个存储器裸片160(例如存储器芯片)。每一存储器裸片160(例如存储器裸片160-a、存储器裸片160-b、存储器裸片160-N)可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如一或多个网格、一或多个存储体、一或多个片块、一或多个区段)，其中每一存储器单元可操作以存储至少一个数据位。包含两个或更多个存储器裸片160的存储器装置110可称为多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。
装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含使存储器装置110能够执行各种操作的硬件、固件或指令且可操作以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中描述的存储器装置110的操作。
本地存储器控制器165(例如，在存储器裸片160本地)可包含可操作以控制存储器裸片160的操作的电路、逻辑或组件。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155及本地存储器控制器165或外部存储器控制器120可执行本文中描述的各种功能。因而，本地存储器控制器165可操作以与装置存储器控制器155通信、与其它本地存储器控制器165通信或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于(例如，从外部存储器控制器120)接收信号的接收器、用于传输信号(例如，到外部存储器控制器120)的传输器、用于解码或解调接收到的信号的解码器、用于编码或调制待传输信号的编码器或可操作用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。
外部存储器控制器120可操作以实现系统100或主机装置105的组件(例如处理器125)与存储器装置110之间的信息、数据或命令中的一或多者的传达。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件或其在本文中描述的功能可由处理器125实施。例如，外部存储器控制器120可为由处理器125或系统100或主机装置105的其它组件实施的硬件、固件或软件或其某一组合。尽管外部存储器控制器120被描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或其在本文中描述的功能可由存储器装置110的一或多个组件(例如装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。
主机装置105的组件可使用一或多个通道115与存储器装置110交换信息。通道115可操作以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与存储器装置之间载送信息的传输媒体的实例。每一通道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如导体)。信号路径可为可操作以载送信号的导电路径的实例。举例来说，通道115可包含第一端子，其包含主机装置105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可操作以充当通道的部分。信号路径可为本文中描述的信号线的实例。
一些通道115(及相关联信号路径及端子)可专用于传达一或多种类型的信息。举例来说，通道115可包含一或多个命令及地址(CA)通道186、一或多个时钟信号(CK)通道188、一或多个数据(DQ)通道190、一或多个其它通道192或其组合。在一些实例中，可使用单倍数据速率(SDR)信令或双倍数据速率(DDR)信令经由通道115传达信令。在SDR信令中，可针对每一时钟周期(例如，在时钟信号的上升或下降沿上)寄存信号的一个调制符号(例如信号电平)。在DDR信令中，可针对每一时钟周期(例如，在时钟信号的上升沿及下降沿两者上)寄存信号的两个调制符号(例如信号电平)。
经由通道115传递的信号可使用一或多种不同调制方案进行调制。在一些实例中，二进制符号(或二进制电平)调制方案可用于调制在主机装置105与存储器装置110之间传达的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于2。二进制符号调制方案的每一符号可操作以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号的脉冲振幅调制(PAM)(例如PAM2)及/或其它调制方案。
在一些实例中，非二进制(或多电平)调制方案可用于调制在主机装置105与存储器装置110之间传达的信号。非二进制调制方案可为M进制调制方案的实例，其中M大于或等于3。非二进制调制方案的每一符号可操作以表示多于一个数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。非二进制调制方案的实例包含(但不限于)PAM3、PAM4、PAM8等、正交振幅调制(QAM)、正交相移键控(QPSK)及/或其它调制方案。非二进制信号(例如，PAM3信号或PAM4信号)可为使用包含用于编码多于一个信息位的至少三个电平的调制方案调制的信号。非二进制调制方案及符号可替代地称为非二进制、多位、多电平、多符号或更高阶调制方案及符号。信号线的电压可为非二进制符号的实例，其中三个或更多个目标(例如，候选)电压电平可与调制方案相关联。举例来说，在使用四个目标电压电平的情况下，信号线的电压可为PAM4符号的实例。
存储器装置110(或主机装置105)可包含各自经配置以驱动相应信号线(例如，如包含于通道115中)的任何数量的驱动器。举例来说，存储器裸片160可包含此类驱动器。在一些情况中，驱动器可经配置以根据非二进制调制方案将对应信号线驱动到三个或更多个电压(例如，表示从存储器阵列170读取或将写入到存储器阵列170的数据)。举例来说，驱动器可包含一组一或多个下拉驱动器及一组一或多个上拉驱动器。上拉驱动器中的一或多者可个别地被激活(例如，同时其它上拉驱动器未被激活)以将信号线驱动到不同相应电压，且这一或多个上拉驱动器当在其相应电压下进行操作时可各自具有经校准阻抗。额外上拉驱动器可连同这一或多个上拉驱动器中的至少一者(例如每一者)被激活(例如，与所述至少一者并发地激活)以将信号线驱动到额外电压，且额外上拉驱动器可经校准以便结合一或多个其它并发激活的上拉驱动器在额外电压下实现所期望集体阻抗。通过利用额外驱动器并如此校准额外驱动器，存储器装置110可抵消一或多个其它并发激活的上拉驱动器与其经校准阻抗的阻抗偏差，例如由所述一或多个其它并发激活的上拉驱动器已在不同于额外驱动器在其下进行使用的电压的一或多个其它电压下进行校准所引起的偏差。因此，与一或多个其它个别驱动器相关联的非线性可得到补偿，且存储器装置110可更准确地传输信号(例如，可将信号线驱动到等于或更等于调制方案的目标电压的电压)。
图2说明根据本文中公开的实例的支持用于驱动非二进制信号的温度计译码的电路的实例电路及电压图。举例来说，图2包含电路图201、202、203、204及205以及电压图206。电路图201、202、203及204各自说明可经配置以将信号线210驱动到一组不同目标电压的同一驱动器250，且其中实例目标电压在电压图206中说明。例如，驱动器250可包含于参考图1描述的存储器装置110中(例如，可包含于存储器裸片160中)。例如，信号线210可包含于参考图1描述的通道115中或是通道115的实例。电路图205指示可包含于驱动器250内的上拉驱动器215或下拉驱动器225中的组件。
信号线210可与端接阻抗240相关联。驱动器250可经配置以与端接阻抗240阻抗匹配。端接阻抗240可在信号线的与驱动器250相对的端处(例如，端接阻抗240可包含于接收装置中或可在沿着信号线210的在驱动器250与接收装置之间的位置处与信号线210耦合)。在一些实例中，端接阻抗240可表示从驱动器250的视角观察到的信号线210的有效阻抗。
电压图206说明第一电压230-a(其可称为V0)、第二电压230-b(其可称为V1)、第三电压230-c(其可称为V2)、第四电压230-d(其可称为V3)。V0、V1、V2及V3可为根据某种信令方案的目标电压的实例，例如根据PAM4信令方案的目标电压。在一些实例中，V0可等于下电压供应器或参考的电压，其可称为VSS。电压图206还说明电压VDDQ 230-e，其可为上电压供应器或参考的电压。在VSS及V0是0V的情况下，例如，V3可等于VDDQ的一半(六分之三)，V2可等于VDDQ的三分之一(六分之二)，且V1可等于VDDQ的六分之一。因此，V0与V1之间的电压差值235-a可等于VDDQ的六分之一，V1与V2之间的电压差值235-b可也等于VDDQ的六分之一，且V2与V3之间的电压差值235-c也可等于VDDQ的六分之一。
应理解，提供本文中描述的任何特定数值实例仅是为了清楚地解释且并非是对权利要求书的限制。类似地应理解，提供本文中描述的任何特定数量(例如，上拉驱动器215的数量、下拉驱动器225的数量)仅是为了清楚地解释且并非是对权利要求书的限制。
驱动器250可包含一组上拉驱动器215及一组下拉驱动器225。电路图201可说明当驱动器250用于将信号线210驱动到V0时驱动器250的操作，电路图202可说明当驱动器250用于将信号线210驱动到V1时驱动器250的操作，电路图203可说明当驱动器250用于将信号线210驱动到V2时驱动器250的操作，且电路图204可说明当驱动器250用于将信号线210驱动到V3时驱动器250的操作。驱动器250可将信号线驱动到不同电压(例如，电压图206的电压)以表示存储于存储器装置处(例如，存储器装置的存储器阵列内)的数据。
每一下拉驱动器225可与信号线210及下电压供应器或参考VSS(其电压可等于V0)耦合。当被激活时，每一下拉驱动器225可经配置以在具有特定量的阻抗的情况下将信号线210与VSS耦合。相反地，每一上拉驱动器215可与上电压供应器或参考VDDQ耦合。且在被激活时，每一上拉驱动器215可经配置以在具有特定量的阻抗的情况下将信号线210与VDDQ耦合。举例来说，每一上拉驱动器215的上端子(如所说明)可与VDDQ耦合，且每一下拉驱动器225的下端子(如所说明)可与VSS耦合。在图2中说明的实例中，端接阻抗240与VSS耦合，但应理解，在其它实例中，端接阻抗240可与VDDQ耦合。
当驱动器250如电路图201中展示那样进行操作时(其中两个下拉驱动器225都被激活且所有上拉驱动器215全都被取消激活)，驱动器250可将信号线210驱动到V0，因为信号线210与VDDQ之间的阻抗可能很大(例如，实际上是无限的)，而信号线210与VSS之间的阻抗可能是相对较小的。两个下拉驱动器225可经配置使得当如在电路图201中那样被并行激活时，两个下拉驱动器225的经组合阻抗等于端接阻抗240的阻抗。
当驱动器250如电路图202中展示那样进行操作时(其中第一下拉驱动器225-a被激活且第二上拉驱动器215-b被激活且所有其它下拉驱动器225及上拉驱动器215全都被取消激活)，驱动器250可将信号线210驱动到V1，因为信号线210与VDDQ之间的阻抗可能是信号线210与VSS之间的阻抗的五倍，借此创建具有六分之一比率的分压器。此外，第一下拉驱动器225-a及第二上拉驱动器215-b可经配置使得当如电路图202中那样被激活时，第一下拉驱动器225-a及第一上拉驱动器215-a的经组合阻抗(被视为并联)等于端接阻抗240的阻抗。
当驱动器250如电路图203中展示那样进行操作时(其中第二下拉驱动器225-b被激活、第一上拉驱动器215-a被激活且所有其它下拉驱动器225及上拉驱动器215全都被取消激活)，驱动器250可将信号线210驱动到V2，因为信号线210与VDDQ之间的阻抗可能是信号线210与VSS之间的阻抗的两倍，借此创建具有三分之一比率的分压器。此外，第二下拉驱动器225-b及第一上拉驱动器215-a可经配置使得当如电路图203中那样被激活时，第二下拉驱动器225-b、第一上拉驱动器215-a及第二上拉驱动器215-b的经组合阻抗(被视为并联)等于端接阻抗240的阻抗。
当驱动器250如电路图204中展示那样进行操作时(其中两个下拉驱动器225都被取消激活且所有上拉驱动器215被激活)，驱动器250可将信号线210驱动到V3，因为信号线210与VDDQ之间的阻抗可等于信号线210与VSS之间的阻抗，借此创建具有二分之一比率的分压器。此外，第一上拉驱动器215-a、第二上拉驱动器215-b及第三上拉驱动器215-c可经配置使得当如电路图204中那样被并行激活时，第一上拉驱动器215-a、第二上拉驱动器215-b及第三上拉驱动器215-c的经组合阻抗等于端接阻抗240的阻抗。
每一上拉驱动器215及下拉驱动器225可包含相应数量的驱动器元件260，其可替代地称为驱动器腿。展示为电路图204中说明的第二下拉驱动器225-b的扩充(blowout)的电路图205可表示可包含于任何上拉驱动器215或下拉驱动器225中的驱动器元件260。每一驱动器元件260可包括一或多个晶体管、一或多个电阻组件或其任何组合。展示于图2的每一上拉驱动器215、下拉驱动器225及驱动器元件260中的电阻器可为上拉驱动器215、下拉驱动器225或驱动器元件260的阻抗(例如输出阻抗)的符号表示，且每一上拉驱动器215、下拉驱动器225或驱动器元件260可包括一或多个额外或替代组件。每一驱动器元件260可操作以在驱动器元件260被激活时(例如，当包含驱动器元件260的上拉驱动器215或下拉驱动器225被激活时)将驱动器元件260的第一端子(例如，图2中说明的上端子)与驱动器元件260的第二端子(例如，图2中说明的下端子)耦合及在驱动器元件260被取消激活时(例如，当包含驱动器元件260的上拉驱动器215或下拉驱动器225被取消激活时)将驱动器元件260的第一端子与驱动器元件260的第二端子解耦。
上拉驱动器215或下拉驱动器225可包含可彼此并联耦合的任何数量的驱动器元件260。包含于上拉驱动器215或下拉驱动器225中的驱动器元件260越多，上拉驱动器215或下拉驱动器225在被激活时可能具有的强度越大(例如，输出阻抗越低)。每一个别驱动器元件260的强度可能随电压的变化而为非线性的(例如，驱动器元件260的输出阻抗可随驱动器元件260的第一端子与第二端子之间的电压差的变化而以非线性方式改变)。因为每一构成驱动器元件260的非线性行为，每一上拉驱动器215或下拉驱动器225的强度可同样随电压的变化而是非线性的(例如，上拉驱动器215或下拉驱动器225的总体阻抗可随上拉驱动器215或下拉驱动器225的输出电压的变化而以非线性方式改变，所述输出电压可基于或以其它方式对应于构成驱动器元件260的第一端子与第二端子之间的电压差)。
此外，在一些情况中，在对应上拉驱动器215或下拉驱动器225被激活时被激活的驱动器元件260的数量可由可称为上拉驱动器215或下拉驱动器225的强度代码的代码进行控制。即，当上拉驱动器215或下拉驱动器225被激活时，上拉驱动器215或下拉驱动器225内的可配置数量的驱动器元件260可被激活(例如，在一些情况中，上拉驱动器215或下拉驱动器225内的驱动器元件260的仅一个子集可被激活)。举例来说，当上拉驱动器215或下拉驱动器225使用第一强度代码进行激活时，第一数量的驱动器元件260可被激活，且当上拉驱动器215或下拉驱动器225使用第二强度代码进行激活时，第二数量的驱动器元件260可被激活。
在图2中说明的实例中，下拉驱动器225可经配置以根据二进制译码方案进行操作。举例来说，在图2的实例中存在两个下拉驱动器225，且第一下拉驱动器225-a可对应于二进制代码的最高有效位(MSB)，而第二下拉驱动器225-b可对应于二进制代码的最低有效位。二进制译码方案可替代地称为MSB/LSB译码方案。二进制代码可对应于驱动器250将把信号线210驱动到的目标电压表示的位的逻辑值。举例来说，V0可表示对应于逻辑值(及因此二进制代码)00的两个位，V1可表示对应于逻辑值(及因此二进制代码)01的两个位，V2可表示对应于逻辑值(及因此二进制代码)10的两个位，且V3可表示对应于逻辑值(及因此二进制代码)11的两个位。第一下拉驱动器225-a可基于MSB的逻辑值被激活或取消激活(例如，以图2的实例中展示的低态有效方式，这意味着当MSB是0时被激活且当MSB是1时被取消激活)。第二下拉驱动器225-b可基于LSB的逻辑值被激活或取消激活(例如，以图2的实例中展示的低态有效方式，这意味着当LSB是0时被激活且当LSB是1时被取消激活)。
另外或替代地，第二上拉驱动器215-a及第二上拉驱动器215-b可经配置以根据二进制译码方案进行操作。举例来说，第一上拉驱动器215-a可基于MSB的逻辑值被激活或取消激活(例如，以图2的实例中展示的高态有效方式，这意味着当MSB是1时被激活且当MSB是0时被取消激活)。第二上拉驱动器215-b可基于LSB的逻辑值被激活或取消激活(例如，以图2的实例中展示的高态有效方式，这意味着当LSB是1时被激活且当LSB是0时被取消激活)。
在一些实例中，每一下拉驱动器225及上拉驱动器215可经校准以在电压230中的相应者下具有经校准阻抗。举例来说，用于激活下拉驱动器225或上拉驱动器215的强度代码可基于在电压230中的相应者下操作下拉驱动器225或上拉驱动器215来确定，其中包含于下拉驱动器225或上拉驱动器215中的经激活驱动器元件的数量可取决于用于激活下拉驱动器225或上拉驱动器215的强度代码(例如，对应于所述强度代码、由所述强度代码控制)。校准技术的实例细节在本文中的其它地方进一步描述。
因为第二上拉驱动器215-b是被激活以将信号线210驱动到V1的唯一上拉驱动器215，因此第二上拉驱动器215-b可在V1下进行校准(例如，用于激活第二上拉驱动器215-b的强度代码可基于操作第二上拉驱动器215-b以使其具有等于V1的输出电压来确定)。类似地，因为第一上拉驱动器215-a是被激活以将信号线210驱动到V2的唯一上拉驱动器215，因此第一上拉驱动器215-a可在V2下进行校准(例如，用于激活第一上拉驱动器215-a的强度代码可基于操作第一上拉驱动器215-a以使其具有等于V2的输出电压来确定)。
如图2的实例中展示，然而，第一上拉驱动器215-a及第二上拉驱动器215-b两者都还可(例如，被激活)用于将信号线210驱动到V3。然而，由于与上拉驱动器215相关联的一或多种非线性(例如，其驱动器元件260的非线性)，第一上拉驱动器215-a在V3下激活时可具有与在V2下激活时不同的驱动强度(例如不同阻抗)，且第二上拉驱动器215-b在V3下激活时可具有与在V1下激活时不同的驱动强度(例如不同阻抗)。即，当在V3下激活时，第一上拉驱动器215-a的阻抗可与其经校准阻抗不同，且第二上拉驱动器215-b的阻抗可与其经校准阻抗不同。此类阻抗偏差可致使信号线210被驱动到非理想电压(例如，与V3的理想目标电压不同的电压)，这可不利地影响接收装置可解码由驱动器产生的信令的可靠性。举例来说，如果端接阻抗240是40欧姆，那么第一上拉驱动器215-a可经校准以在V2下激活时具有60欧姆的阻抗，且第二上拉驱动器215-b可经校准以在V1下激活时具有120欧姆的阻抗，但第一上拉驱动器215-a及第二上拉驱动器215-b在V3下激活时可具有不同的相应阻抗。
为了补偿第一上拉驱动器215-a及第二上拉驱动器215-b在V3下激活时与其相应经校准阻抗的偏差，驱动器250可包含一或多个额外上拉驱动器215。举例来说，驱动器250可包含第三上拉驱动器215-c，且在一些情况中，驱动器250可进一步包含第四上拉驱动器215-d。一或多个额外上拉驱动器215可连同第一上拉驱动器215-a及第二上拉驱动器215-b被激活，以将信号线210驱动到V3。举例来说，一或多个额外上拉驱动器215可经配置以基于第一上拉驱动器215-a及第二上拉驱动器215-b两者都被激活(例如，基于逻辑电路系统基于第一上拉驱动器215-a及第二上拉驱动器215-b的激活信号而实施“与”(AND)函数、基于要经由信号线210发信号表示的逻辑值是11或其任何组合)而被激活。
当连同第一上拉驱动器215-a及第二上拉驱动器215-b被激活时，一或多个额外上拉驱动器215可提供额外驱动强度(例如，可在朝向VDDQ的上拉方向上降低驱动器250的总体阻抗)，这可补偿第一上拉驱动器215-a及第二上拉驱动器215-b与其相应经校准阻抗的偏差。因此，驱动器250可包含经配置以在特定电压230下连同一或多个其它上拉驱动器215被激活的至少一个额外上拉驱动器215，其中一或多个其它上拉驱动器215各自个别地在相应其它电压230下被激活并校准，且其中至少一个额外上拉驱动器215补偿一或多个其它上拉驱动器215在特定电压230下相对于其在相应其它电压230下的相应经校准阻抗的阻抗偏差。本文中的教示的此方面及其它方面可致使电压差值235的大小相对于彼此相等(或至少更相等)、可避免电压差值235中的一或多者不合意地变小或其任何组合，这可改进使用驱动器250传输(例如产生)的信令可由接收装置解译(例如解码、串行化)的可靠性。
在一些实例中，第三上拉驱动器215-c可经校准以补偿第一上拉驱动器215-a及第二上拉驱动器215-b两者在V3下与其相应经校准阻抗的偏差。第四上拉驱动器215-d可能不存在。例如，第三上拉驱动器215-c可在与第一上拉驱动器215-a及第二上拉驱动器215-b并行(或与等效配置的上拉驱动器215并行)操作时在V3下进行校准。
在一些实例中，第三上拉驱动器215-c可经校准以补偿第一上拉驱动器215-a在V3下与其在V2下的经校准阻抗的偏差，且第四上拉驱动器215-d可经校准以补偿第二上拉驱动器215-b在V3下与其在V1下的经校准阻抗的偏差。例如，第三上拉驱动器215-c可在与第一上拉驱动器215-a并行(或与等效配置的上拉驱动器215并行)操作时在V3下进行校准，且第四上拉驱动器215-d可在与第二上拉驱动器215-b并行(或与等效配置的上拉驱动器215并行)操作时在V3下进行校准。
且在一些实例中，第三上拉驱动器215-c及第四上拉驱动器215-d可被并行校准以便共同补偿第一上拉驱动器215-a及第二上拉驱动器215-b与其相应经校准阻抗的偏差。例如，第三上拉驱动器215-c及第四上拉驱动器215-d可在与第一上拉驱动器215-a及第二上拉驱动器215-b并行(或与等效配置的上拉驱动器215并行)操作时在V3下进行校准(例如，并发地)。
在图2的实例中，驱动器250包含一或多个额外上拉驱动器215(例如，相对于下拉驱动器225的数量、相对于将由调制方案的每一目标电压230指示的信息位的数量或两者)。例如，驱动器250可被视为包含一组下拉驱动器225(例如，经配置以分别基于将指示的相应位(例如本文中描述的MSB或LSB)而被激活的一组下拉驱动器225)、包含与一组下拉驱动器225中的下拉驱动器225的数量相同数量的上拉驱动器215的一组上拉驱动器215(例如，也经配置以分别基于将指示的相应位而被激活的一组上拉驱动器215)及一或多个额外上拉驱动器215。然而，应理解，在其它实例中，本文中描述的驱动器250可另外或替代地包含一或多个额外下拉驱动器225。
图3说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的电路300的实例。电路300可由存储器装置(例如存储器装置110)或存储器装置控制器(例如存储器装置控制器155)用于校准上拉驱动器(例如，参考图2描述的上拉驱动器215)或下拉驱动器(例如，参考图2描述的下拉驱动器225)。电路300可包含第一阻抗305及第二阻抗310。电路300还可包含比较器340。
第一阻抗305可与电压315及第二阻抗310串联耦合。第一阻抗305可表示上拉驱动器或下拉驱动器的阻抗。第二阻抗310可表示参考阻抗。举例来说，第二阻抗310可为具有已知值——例如120欧姆的外部(例如裸片外)电阻器。在其它情况中，第二阻抗310可为经校准下拉驱动器或上拉驱动器的阻抗。
第一阻抗305及第二阻抗310可经配置为分压器且将电压330输出到比较器340的第一输入。分压器可对电压315与电压325之间的电压差进行分压。举例来说，在一些情况中，电压315可为高于电压325(例如VSS)的电压(例如VDDQ)，且第一阻抗305可表示上拉驱动器的阻抗。在其它情况中，电压315可为低于电压325(例如VDDQ)的电压(例如VSS)，且第一阻抗305可表示下拉驱动器的阻抗。
由第一阻抗305表示的上拉驱动器或下拉驱动器可经配置以接收代码320。如参考图2描述，上拉驱动器或下拉驱动器可包括并联的一或多个驱动器元件，每一驱动器元件包括并联的一或多个晶体管、电阻组件或其它组件。举例来说，上拉驱动器或下拉驱动器可包括多个n型或p型沟道金属氧化物半导体晶体管(例如NMOS或PMOS晶体管)。代码320可为强度代码的实例。在此类实例中，代码320可为激活对应数量的驱动器元件的二进制代码。举例来说，由第一阻抗305表示的上拉驱动器或下拉驱动器可包含三(3)个驱动器元件——例如，并联的三个晶体管。在此类实例中，代码320可取决于代码320的值而激活一个驱动器元件、两个驱动器元件或全部三个驱动器元件。通过调整代码320，第一阻抗305也可被调整——例如，第一阻抗305的阻抗可基于代码320增加或减少，因为更少或更多驱动器元件可在对应上拉驱动器或下拉驱动器内被激活。在其它实例中，上拉驱动器或下拉驱动器可包含多于或少于三(3)个驱动器元件，且代码320可为除二进制代码之外的代码。
在一些情况中，比较器340可经配置以将电压330与参考电压335进行比较。在一些实例中，比较器340可经配置以输出指示输出电压330与参考电压335匹配(例如，与参考电压335相同)的信号345。参考电压335可被设置在对应于第一阻抗305的上拉驱动器或拉式驱动器将在其下进行校准的电压下。
在一些实例中，电路300可用于校准上拉驱动器或拉式驱动器。举例来说，第二阻抗310及参考电压335可首先被配置。代码320可经调整以校准上拉驱动器或下拉驱动器。举例来说，调整代码320可调整第一阻抗305且因此调整输出电压330。在一些实例中，电路300可继续调整代码320(例如，调整对应于第一阻抗305的经激活驱动器元件的数量)直到比较器340输出指示输出电压330与参考电压335相同的信号345为止。即，代码320可经调整以便调整对应于第一阻抗305的上拉驱动器或下拉驱动器的经激活驱动器元件的数量直到输出电压330与参考电压335相同为止。
作为说明性实例，为了校准对应于第一阻抗305的上拉驱动器以使其在等于电压315与电压325(其中电压325是0伏特(例如接地))之间的电压差的四分之三(3/4)的电压下具有120欧姆的经校准阻抗，电路可包含360欧姆的第二阻抗310及具有是电压315的四分之三(3/4)的值的参考电压。在此类实例中，代码320可被调整(且因此对应于第一阻抗305的上拉驱动器的经激活阻抗可被调整)直到输出电压330与参考电压335匹配为止——例如，直到第一阻抗305是120欧姆且因此输出电压330是电压315的四分之三为止。
图4说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的校准过程400的实例。校准过程400的操作可由装置或其组件实施，如本文中描述。举例来说，校准过程400可由参考图1或2描述的系统或电路执行或在所述系统或电路上执行，且可使用参考图3描述的电路或技术来执行。举例来说，校准过程400可说明具有一组上拉驱动器415(例如，参考图2描述的一组上拉驱动器215)及一组下拉驱动器410(例如，参考图2描述的一组下拉驱动器225)的驱动器的校准过程，其中一组上拉驱动器415包含经校准以连同一或多个其它上拉驱动器415使用的至少一个上拉驱动器415。应注意，本文中描述的技术可另外或替代地适用于具有一组上拉驱动器415及一组下拉驱动器410的驱动器，其中一组下拉驱动器410包含经校准以连同一或多个其它下拉驱动器410使用的至少一个下拉驱动器410。而且，尽管以特定顺序或次序展示，但除非另外指定，否则过程的次序是可修改的。因此，所说明实例用作实例，且所说明过程可以不同次序执行，且一些过程可并行执行。
在415处，可使用参考图3描述的技术在第一电压(例如V2)下校准第一下拉驱动器410-a(例如，参考图2描述的第二下拉驱动器225-b)。在一些实例中，第一下拉驱动器410-a可与第一参考阻抗405-a(例如，参考图3描述的第二阻抗310)串联耦合。参考图3描述的电压315可被设置为0V，且参考图3描述的电压325可被设置为VDDQ。在一些实例中，第一参考阻抗405-a可为具有240欧姆的阻抗的外部(例如裸片外)电阻器。在其它实例中，第一参考阻抗405-a可为不同类型的阻抗、可具有大于或小于240欧姆的阻抗或两者。
根据参考图3描述的过程，第一下拉驱动器410-a的强度代码可被调整直到输出的电压(例如，参考图3描述的电压330)与比较器处的参考电压(例如，参考图3描述的比较器340处的参考电压335)匹配为止。在一些实例中，参考电压可为V2且因此是电压VDDQ的三分之一(1/3)。因此，第一下拉驱动器410-a可在V2下进行校准，且第一下拉驱动器410-a可经校准以在V2下具有120欧姆的第一经校准阻抗，因为这可创建具有第一参考阻抗405-a的三分之一分压器。导致第一下拉驱动器410-a具有第一经校准阻抗的强度代码可称为第一强度代码，且第一强度代码可在此后用于激活第一下拉驱动器410-a或激活其它类似驱动器(例如，一组驱动器250内的每一第二下拉驱动器225-b可使用源自校准第一下拉驱动器410-a的第一强度代码来激活)。
在420处，可使用参考图3描述的技术在第一电压(例如V2)下校准第一上拉驱动器415-a(例如，参考图2描述的第一上拉驱动器215-a)。在一些实例中，第一上拉驱动器415-a可与第二参考阻抗405-b(例如，参考图3描述的另一第二阻抗310)串联耦合。参考图3描述的电压315可被设置为VDDQ，且参考图3描述的电压325可被设置为0V。在一些实例中，第二参考阻抗405-b可包括彼此并联耦合的一组下拉驱动器410(例如一组第二下拉驱动器225-b)，其中所述一组中的下拉驱动器410中的每一者可使用第一强度代码来激活。因此，第二参考阻抗405-b可为基于第一下拉驱动器410-a已被校准。举例来说，第二参考阻抗405-a可包括与第一下拉驱动器410-a相同且使用第一强度代码来并行激活的四个下拉驱动器410，且因此第二参考阻抗405-a可在V2下具有30欧姆的阻抗。
根据参考图3描述的过程，第一上拉驱动器415-a的强度代码可被调整直到输出的电压(例如，参考图3描述的电压330)与比较器处的参考电压(例如，参考图3描述的比较器340处的参考电压335)匹配为止。在一些实例中，参考电压可为V2且因此是电压VDDQ的三分之一(1/3)。因此，第一上拉驱动器415-a可在V2下进行校准，且第一上拉驱动器415-a可经校准以在V2下具有60欧姆的第二经校准阻抗，因为这可创建具有第二参考阻抗405-b的三分之一分压器。导致第一上拉驱动器415-a具有第二经校准阻抗的强度代码可称为第二强度代码，且第二强度代码可在此后用于激活第一上拉驱动器415-a或激活其它类似驱动器(例如，一组驱动器250内的每一第一上拉驱动器215-a可使用源自校准第一上拉驱动器415-a的第二强度代码来激活)。
在425处，可使用参考图3描述的技术在第二电压(例如V1)下校准第二上拉驱动器415-b(例如，参考图2描述的第二上拉驱动器215-b)。在一些实例中，第二上拉驱动器415-b可与第三参考阻抗405-c(例如，参考图3描述的另一第二阻抗310)串联耦合。参考图3描述的电压315可被设置为VDDQ，且参考图3描述的电压325可被设置为0V。在一些实例中，第三参考阻抗405-c可包括彼此并联耦合的一组下拉驱动器410(例如一组第二下拉驱动器225-b)，其中所述一组中的下拉驱动器410中的每一者可使用第一强度代码来激活。因此，第三参考阻抗405-c可为基于第一下拉驱动器410-a已被校准。举例来说，第三参考阻抗405-c可包括与第一下拉驱动器410-a相同且使用第一强度代码来并行激活的五个下拉驱动器410，且因此第三参考阻抗405-c可在V1下具有24欧姆的阻抗，条件是假定下拉驱动器410是基本上线性的(例如，比上拉驱动器415更线性)，例如在VSS端接的信号线的情况中(而在一些情况中，相反地，上拉驱动器415可为基本上线性的——例如，比下拉驱动器410更线性——在VDDQ端接的信号线的情况中)。
根据参考图3描述的过程，第二上拉驱动器415-b的强度代码可被调整直到输出的电压(例如，参考图3描述的电压330)与比较器处的参考电压(例如，参考图3描述的比较器340处的参考电压335)匹配为止。在一些实例中，参考电压可为V1且因此是电压VDDQ的六分之一(1/6)。因此，第二上拉驱动器415-b可在V1下进行校准，且第二上拉驱动器415-b可经校准以在V1下具有120欧姆的第三经校准阻抗，因为这可创建具有第三参考阻抗405-c的六分之一分压器。导致第二上拉驱动器415-b具有第三经校准阻抗的强度代码可称为第三强度代码，且第三强度代码可在此后用于激活第二上拉驱动器415-b或激活其它类似驱动器(例如，一组驱动器250内的每一第二上拉驱动器215-b可使用源自校准第二上拉驱动器415-b的第三强度代码来激活)。
在430处，可使用参考图3描述的技术在第二电压(例如V1)下校准第二下拉驱动器410-b(例如，参考图2描述的第一下拉驱动器225-a)。在一些实例中，第二下拉驱动器410-b可与第四参考阻抗405-d(例如，参考图3描述的另一第二阻抗310)串联耦合。且在一些实例中，第二下拉驱动器410-b可进一步与一或多个类似下拉驱动器410并联耦合，使得第二下拉驱动器410-b可在与一或多个类似下拉驱动器410并行操作时被校准。
参考图3描述的电压315可被设置为0V，且参考图3描述的电压325可被设置为VDDQ。在一些实例中，第四参考阻抗405-d可包括彼此并联耦合的一组上拉驱动器415(例如一组第二上拉驱动器215-b)，其中所述一组中的上拉驱动器415中的每一者可使用第三强度代码来激活。因此，第四参考阻抗405-d可为基于第二上拉驱动器415-b已被校准。举例来说，第四参考阻抗405-d可包括与第二上拉驱动器415-b相同且使用第三强度代码来并行激活的两个上拉驱动器415，且因此第四参考阻抗405-d可在V1下具有60欧姆的阻抗。
根据参考图3描述的过程，第二下拉驱动器410-b的强度代码(在一些情况中，以及与第二下拉驱动器410-b并联耦合的任何类似下拉驱动器410的强度代码)可被调整直到输出的电压(例如，参考图3描述的电压330)与比较器处的参考电压(例如，参考图3描述的比较器340处的参考电压335)匹配为止。在一些实例中，参考电压可为V1且因此是电压VDDQ的六分之一(1/6)。因此，第二下拉驱动器410-b可在V1下进行校准，第二下拉驱动器410-b可与四个其它类似的下拉驱动器410并联耦合使得总共五个类似的下拉驱动器410并联耦合，且因此第二下拉驱动器410-b可经校准以在V1下具有60欧姆的第四经校准阻抗(例如，五个类似的下拉驱动器410在V1下具有12欧姆的集体经校准阻抗)，因为这可创建具有第四参考阻抗405-d的六分之一分压器。导致第二下拉驱动器410-b具有第四经校准阻抗的强度代码可称为第四强度代码，且第四强度代码可在此后用于激活第二下拉驱动器410-b或激活其它类似驱动器(例如，一组驱动器250内的每一第一下拉驱动器225-a可使用源自校准第二下拉驱动器410-b的第四强度代码来激活)。
在435处，可使用参考图3描述的技术在第三电压(例如V3)下校准第三上拉驱动器415-c(例如，参考图2描述的第三上拉驱动器215-c)。在一些实例中，第三上拉驱动器415-c可与第五参考阻抗405-e(例如，参考图3描述的另一第二阻抗310)串联耦合。第三上拉驱动器415-c可进一步与第一上拉驱动器415-a及第二上拉驱动器415-b(或类似驱动器)并联耦合，使得第二下拉驱动器410-b可在与第一上拉驱动器415-a及第二上拉驱动器415-b(或类似驱动器)并行操作时被校准。在V3下连同第一上拉驱动器415-a及第二上拉驱动器415-b进行操作(例如，与第一上拉驱动器415-a及第二上拉驱动器415-b并行操作)时校准第三上拉驱动器415-c可导致第三上拉驱动器415-c的经校准阻抗，其在第一上拉驱动器415-a、第二上拉驱动器415-b及第三上拉驱动器415-c(或类似驱动器)连同彼此进行操作时补偿第一上拉驱动器415-a及第二上拉驱动器415-b在V3下与其相应经校准阻抗的偏差。
参考图3描述的电压315可被设置为VDDQ，且参考图3描述的电压325可被设置为0V。在一些实例中，第五参考阻抗405-e可包括一组下拉驱动器410。举例来说，第五参考阻抗405-e可包含彼此并联耦合的第一下拉驱动器410-a及第二下拉驱动器410-b或类似驱动器(例如一个第一下拉驱动器225-a及一个第二下拉驱动器225-b)，其中第一下拉驱动器410-a及第二下拉驱动器410-b可分别使用第一强度代码及第二强度代码来激活。作为另一实例，第五参考阻抗405-e可包含彼此并联耦合的第一下拉驱动器410-a及两个类似驱动器(例如三个第二下拉驱动器225-b)——或彼此并联耦合的三个类似驱动器——其中一组下拉驱动器410中的每一者可使用第一强度代码来激活。因此，第三参考阻抗405-c可为基于第一下拉驱动器410-a已被校准、第二下拉驱动器410-b已被校准或两者。举例来说，第三参考阻抗405-c可在V3下具有40欧姆的阻抗(例如，并联的一个120欧姆阻抗及一个60欧姆阻抗)，条件是假定下拉驱动器410是基本上线性的(例如，比上拉驱动器415更线性)，例如在VSS端接的信号线的情况中(而在一些情况中，相反地，上拉驱动器415可为基本上线性的——例如，比下拉驱动器410更线性——在VDDQ端接的信号线的情况中)。
根据参考图3描述的过程，第三上拉驱动器415-c的强度代码可被调整直到输出的电压(例如，参考图3描述的电压330)与比较器处的参考电压(例如，参考图3描述的比较器340处的参考电压335)匹配为止。第一上拉驱动器415-a及第二上拉驱动器415-b(或类似驱动器)可分别使用第一强度代码及第四强度代码来并发激活。在一些实例中，参考电压可为V3且因此是电压VDDQ的二分之一(1/2)。因此，第三上拉驱动器415-c可在V3下进行校准，且第三上拉驱动器415-c可经校准使得第一上拉驱动器415-a、第二上拉驱动器415-b及第三上拉驱动器415-c组合在V3下共同具有40欧姆的第五经校准阻抗，因为这可创建具有第五参考阻抗405-e的二分之一分压器。导致第一上拉驱动器415-a、第二上拉驱动器415-b及第三上拉驱动器415-c共同具有第五经校准阻抗的强度代码可称为第五强度代码，且第五强度代码可在此后用于激活第三上拉驱动器415-c或激活其它类似驱动器(例如，一组驱动器250内的每一第三上拉驱动器215-c可使用源自校准第三上拉驱动器415-c的第五强度代码来激活)。
在图4中说明的实例中，第三上拉驱动器415-c在与第一上拉驱动器415-a及第二上拉驱动器415-b并行操作时在V3下进行校准，使得第三上拉驱动器415-c经校准以补偿第一上拉驱动器415-a及第二上拉驱动器415-b在V3下展示的非线性。在其它实例中，第三上拉驱动器415-c可在与第一上拉驱动器415-a并行操作时在V3下进行校准，使得第三上拉驱动器415-c经校准以补偿第一上拉驱动器415-a在V3下展现的非线性，且第四上拉驱动器415(例如第四上拉驱动器215-d)可在与第二上拉驱动器415-b并行操作时在V3下进行校准，使得第四上拉驱动器415经校准以补偿第二上拉驱动器415-b在V3下展现的非线性。且在其它实例中，第三上拉驱动器415-c在与第一上拉驱动器415-a、第二上拉驱动器415-b及第四上拉驱动器415(例如第四上拉驱动器215-d)并行操作时在V3下进行校准，使得第三上拉驱动器415-c及第四上拉驱动器415-d可经校准以共同补偿第一上拉驱动器415-a及第二上拉驱动器415-b在V3下展示的非线性。另外或替代地，在一些实例中，下拉驱动器410可以与参考图4针对上拉驱动器415描述的类似的方式进行校准，所述下拉驱动器包含第三下拉驱动器410、第四下拉驱动器410或两者。
图5说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的电路500的实例。电路500可为用以将数据从存储器阵列505传输到数据输出信号线585的驱动电路的实例。电路500可包含用以在多电平信号(例如PAM4符号)中传达MSB的MSB数据路径510-a及用以在多电平信号中传达LSB的LSB数据路径510-b。每一数据路径510可包含串行器515、缓冲器520、逻辑电路系统525、前置驱动器530、535及540、驱动器555。MSB数据路径510-a可进一步包含驱动器560及565，且LSB数据路径510-b可包含驱动器570及580。
存储器阵列505(例如，参考图1描述的存储器阵列170)可经配置以存储数据。在一些实例中，存储器阵列505可经配置以将第一数据信号(例如第一位或数据流)传输到MSB数据路径510-a及将第二数据信号(例如第二位或数据流)传输到LSB数据路径510-b。
串行器515-a可经配置以接收第一数据信号、串行化第一数据信号及将经串行第一数据信号传输到缓冲器520-a。串行器515-b可经配置以接收第二数据信号、串行化第二数据信号及将经串行第二数据信号传输到缓冲器520-b。举例来说，每一串行器515可接收包括多个符号的数据流。在一些实例中，从存储器阵列505传输到多路复用器515的数据流可经由相对宽的数据总线以相对低的速度进行传输。因此，串行器515可串行化数据且确保一个MSB数据位被输出到缓冲器520-a且对应LSB数据位被输出到缓冲器520-b。
缓冲器520-a及缓冲器520-b可经配置以将从串行器515接收的相应数据信号驱动到前置驱动器535或前置驱动器540。举例来说，缓冲器520-a可经配置以接收MSB数据位及将MSB数据位输出到前置驱动器535-a及540-a。在其它实例中，缓冲器520-b可经配置以接收LSB数据位且将LSB数据位输出到前置驱动器535-b及540-b。
前置驱动器535及前置驱动器540可经配置以基于代码545调节或修改从相应缓冲器520接收的数据信号。在一些实例中，前置驱动器535及540还可经配置以基于从缓冲器520接收的数据信号选择相应驱动器560及565。举例来说，前置驱动器535-a及前置驱动器540-a可从缓冲器520-a接收MSB位。在一些实例中，前置驱动器535-a可将MSB位与代码545-a混合且前置驱动器540-a可将MSB位与代码545-b混合。基于MSB位，前置驱动器535-a或前置驱动器540-a中的一者可激活其相应驱动器560或565以驱动数据输出信号线585。举例来说，前置驱动器535-a可接收与驱动器560的校准过程相关联的强度代码545-a且基于与接收到的数据信号相关联的电压来激活驱动器560。前置驱动器535-b及540-b可类似地进行配置且基于代码550及从缓冲器520-b接收的数据信号——例如，基于LSB数据位及来自校准过程的驱动器570及580的强度代码来激活驱动器570或580。
驱动器560、565、570及580可经配置以基于从相应前置驱动器535或前置驱动器540接收到信号来将数据输出信号线585驱动到某一电压。在一些实例中，驱动器560及570可为第一类型的驱动器的实例，且驱动器565及580可为第二类型的驱动器的实例。在其它实例中，驱动器565及580可为第一类型的驱动器的实例，且驱动器560及570可为第二类型的驱动器的实例——例如，基于哪一组驱动器包含额外驱动器。举例来说，驱动器560可为第一上拉驱动器215-a的实例，驱动器565可为第一下拉驱动器225-a的实例，驱动器570可为第二上拉驱动器215-b的实例，且驱动器580可为第二下拉驱动器225-b的实例，如参考图2描述。
逻辑电路系统525可经配置以将信号传输到前置驱动器530以激活驱动器555(例如，逻辑电路系统525可包含经配置以将信号传输到前置驱动器530-a的逻辑电路系统525-a以及经配置以将信号传输到前置驱动器530-b的逻辑电路系统525-b，其中前置驱动器530包含前置驱动器530-a及前置驱动器530-b)。在一些实例中，驱动器555-a可为第三上拉驱动器215-c的实例，且驱动器555-b可为参考图2描述的第四上拉驱动器215-d的实例——例如，额外上拉驱动器。在其它实例中，驱动器555可为参考图2描述的额外下拉驱动器的实例。在一些实例中，驱动器555-b可被省略，且驱动器555可并联耦合到驱动器560及驱动器570。在一些情况中，如果MSB及LSB信号两者都是高，那么逻辑电路系统525可激活前置驱动器530——例如，电路500将数据输出信号线585驱动到电压230-d，如参考图2描述。
前置驱动器530-a可经配置以基于从逻辑电路系统532接收到信号来激活驱动器555-a。在一些实例中，前置驱动器530可经配置以基于接收到代码532来修改驱动器555的阻抗。在一些实例中，代码532可为在驱动器555的校准过程期间确定的强度代码的实例。即，当数据输出信号线585被驱动为高时，驱动器555-a及555-b可补偿驱动器560及570的非线性阻抗，如在本文中的其它地方描述。
在一些实例中，存储器阵列505可传输低MSB信号及低LSB信号。在此类实例中，逻辑电路系统525可被取消激活，且前置驱动器540-a可激活驱动器565，且前置驱动器540-b可激活驱动器580以将数据输出信号线585驱动到第一电压(例如，参考图2描述的电压230-a)。在此类实例中，前置驱动器535-a及前置驱动器535-b可分别取消激活驱动器560及驱动器570。
在其它实例中，存储器阵列505可传输低MSB信号及高LSB信号。在此类实例中，逻辑电路系统525可被取消激活，且前置驱动器540-a可激活驱动器565，且前置驱动器535-b可激活驱动器570以将数据输出信号线585驱动到第二电压(例如，参考图2描述的电压230-b)。在此类实例中，前置驱动器535-a及前置驱动器540-b可分别取消激活驱动器560及驱动器580。
在其它例子中，存储器阵列505可传输高MSB信号及低LSB信号。在此类实例中，逻辑电路系统525可被取消激活，且前置驱动器535-a可激活驱动器560，且前置驱动器540-b可激活驱动器580以将数据输出信号线585驱动到第三电压(例如，参考图2描述的电压230-c)。在此类实例中，前置驱动器540-a及前置驱动器535-b可分别取消激活驱动器565及驱动器570。
在其它情况中，存储器阵列505可传输高MSB信号及高LSB信号。在此类实例中，逻辑电路系统525可被激活，且前置驱动器530-a可激活驱动器555-a，且前置驱动器530-b可激活驱动器555-b。另外，前置驱动器535-a可激活驱动器560且前置驱动器535-b可激活驱动器570以将数据输出信号线585驱动到第四电压(例如，参考图2描述的电压230-d)。即，驱动器555-a、555-b、560及570全都可为活动的以将数据输出信号线585驱动到第四电压。在其中驱动器555-b被省略的实例中，前置驱动器530-a可激活驱动器555-a驱动器555-a、560及570且可经激活以将数据输出信号线585驱动到第四电压。在其中数据输出信号线585被驱动到第四电压的实例中，前置驱动器540-a及前置驱动器540-b可分别取消激活驱动器565及驱动器580。通过激活驱动器555-a(及在一些实例中，555-b)，电路500可提高发信号表示第四电压的准确性且作为在第三电压下校准驱动器560且在第二电压下校准驱动器570的结果而减少阻抗偏差。
在一些实例中，驱动器可包含第三下拉驱动器，潜在地以及第四下拉驱动器，如果第四下拉驱动器存在，那么其可与驱动器565及580并发激活以将信号线585驱动到第一电压。举例来说，第三下拉驱动器(及第四下拉驱动器，如果存在)可基于由逻辑电路系统525-a及525-b输出的信号的经反转版本来激活且因此可在MSB信号及LSB信号两者都是低时被激活。第三下拉驱动器(及第四下拉驱动器，如果存在)可提供与针对驱动器555描述的益处类似的益处，但是在下拉方向上，而不是在上拉方向上。
图6展示根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的存储器装置620的框图600。存储器装置620可为参考图1到5描述的存储器装置的方面的实例。存储器装置620或其各种组件可为用于执行本文中描述的用于非二进制信令的经改进驱动器的各个方面的构件的实例。举例来说，存储器装置620可包含校准组件625、数据组件630、驱动组件635或其任何组合。这些组件中的每一者可彼此直接或间接通信(例如，经由一或多根总线)。
校准组件625可经配置为或以其它方式支持用于在第一电压下校准第一类型的第一驱动器的构件，其中第一类型的第一驱动器经配置以将信号线驱动到第一电压。在一些实例中，校准组件625可经配置为或以其它方式支持用于在第二电压下校准第一类型的第二驱动器的构件，其中第一类型的第二驱动器经配置以将信号线驱动到第二电压。在一些情况中，校准组件625可经配置为或以其它方式支持用于在第三电压下校准第一类型的第三驱动器的构件，其中第一类型的第三驱动器经配置以在第一类型的第一驱动器及第一类型的第二驱动器被激活时将信号线驱动到第三电压。如本文中使用，第一类型的驱动器可指代上拉驱动器，而第二类型的驱动器指代下拉驱动器，或第一类型的驱动器可指代下拉驱动器，而第二类型的驱动器指代上拉驱动器。
在一些实例中，第一类型的第一驱动器可经配置以在第一类型的第二驱动器及第一类型的第三驱动器被取消激活时将信号线驱动到第一电压，且第一类型的第二驱动器可经配置以在第一类型的第一驱动器及第一类型的第三驱动器被取消激活时将信号线驱动到第二电压。
在一些例子中，为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于在校准第一类型的第一驱动器及第一类型的第二驱动器之后将第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合的构件。在一些例子中，为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于在第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合时且在第一类型的第一驱动器及第一类型的第二驱动器被激活时调整第一类型的第三驱动器的强度代码直到第一类型的第三驱动器的输出电压与第三电压匹配为止的构件。
在一些情况中，校准组件625可经配置为或以其它方式支持用于在与第一电阻耦合时在第二电压下校准第二类型的第一驱动器的构件。在一些例子中，为了支持校准第一类型的第一驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第一驱动器与第二电阻耦合的构件，第二电阻至少部分基于第二类型的第一驱动器被校准。且在一些例子中，为了支持校准第一类型的第二驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第二驱动器与第三电阻耦合的构件，第三电阻至少部分基于第二类型的第一驱动器被校准。且在一些例子中，为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第三驱动器与第四电阻耦合的构件，第四电阻至少部分基于第二类型的第一驱动器被校准。
在一些实例中，校准组件625可经配置为或以其它方式支持用于在与第五电阻耦合时在第一电压下校准第二类型的第二驱动器，第五电阻至少部分基于第一类型的第二驱动器被校准。
在一些情况中，为了支持校准第二类型的第一驱动器，校准组件625可经配置为或以其它方式支持用于将第二类型的第一驱动器与具有第一电阻的电阻器串联耦合的构件。在一些例子中，为了支持校准第二类型的第一驱动器，校准组件625可经配置为或以其它方式支持用于在第二类型的第一驱动器与电阻器耦合时调整第二类型的第一驱动器的强度代码直到由第二类型的第一驱动器输出的第四电压与第一电压匹配为止的构件。
在一些情况中，为了支持校准第一类型的第一驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第一驱动器与第二类型的多个驱动器串联耦合的构件，第二类型的多个驱动器经配置以至少部分基于被并联耦合(例如，与第二类型的多个驱动器中的每一其它者)而共同产生第二电阻，且第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器来进行配置。
在一些情况中，为了支持校准第一类型的第二驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第二驱动器与第二类型的多个驱动器串联耦合的构件，第二类型的多个驱动器经配置以至少部分基于被并联耦合(例如，与第二类型的多个驱动器中的每一其它者)而共同产生第三电阻，且第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器来进行配置。
在一些例子中，为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合的构件。在一些情况中，为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第三驱动器与第二类型的多个驱动器串联耦合的构件，第二类型的多个驱动器经配置以至少部分基于被并联耦合(例如，与第二类型的多个驱动器中的每一其它者)而共同产生第四电阻，第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器及第二类型的第二驱动器来进行配置。
在一些实例中，校准组件625可经配置为或以其它方式支持用于在第三电压下校准第一类型的第四驱动器的构件，其中第一类型的第四驱动器经配置以在第一类型的第一驱动器、第一类型的第二驱动器及第一类型的第三驱动器被激活时将信号线驱动到第三电压。在一些情况中，校准第一类型的第四驱动器可与校准第一类型的第三驱动器并发发生，且为了支持校准第一类型的第三驱动器，校准组件625可经配置为或以其它方式支持用于将第一类型的第四驱动器与第一类型的第一驱动器、第一类型的第二驱动器及第一类型的第三驱动器并联耦合的构件。
数据组件630可经配置为或以其它方式支持用于至少部分基于存储于存储器阵列内的第一数据来识别要使用驱动器经由信号线指示的第一逻辑状态的构件。驱动器可包含第一类型的一组驱动器、包含与第一类型的所述一组驱动器相同数量的驱动器的第二类型的一组驱动器及第一类型的额外驱动器。驱动组件635可经配置为或以其它方式支持用于至少部分基于数据组件630识别第一逻辑状态来将信号线驱动到第一电压的构件，其中第一电压表示第一逻辑状态，且其中将信号线驱动到第一电压包含与第二类型的一组驱动器内的第二类型的第二驱动器并发地激活第一类型的一组驱动器内的第一类型的第一驱动器。
在一些例子中，数据组件630可经配置为或以其它方式支持用于至少部分基于存储于存储器阵列内的第二数据来识别要使用驱动器经由信号线指示的第二逻辑状态的构件。在一些实例中，驱动组件635可经配置为或以其它方式支持用于至少部分基于数据组件630识别第二逻辑状态来将信号线驱动到第二电压的构件，其中第二电压表示第二逻辑状态，且其中将信号线驱动到第二电压包含与第二类型的一组驱动器内的第二类型的第一驱动器并发地激活第一类型的一组驱动器内的第一类型的第二驱动器。
在一些情况中，数据组件630可经配置为或以其它方式支持用于至少部分基于存储于存储器阵列内的第三数据来识别要使用驱动器经由信号线指示的第三逻辑状态的构件。在一些例子中，驱动组件635可经配置为或以其它方式支持用于至少部分基于数据组件630识别第三逻辑状态来将信号线驱动到第三电压的构件，其中第三电压表示第三逻辑状态，且其中将信号线驱动到第三电压包含与第一类型的额外驱动器并发地激活第一类型的第一驱动器及第一类型的第二驱动器。
在一些情况中，为了将信号线驱动到第一电压，驱动组件635可进一步经配置以与激活第一类型的第一驱动器及第二类型的第二驱动器并发地取消激活第一类型的第二驱动器及第二类型的第一驱动器。在一些实例中，为了将信号线驱动到第二电压，驱动组件635可进一步经配置以与激活第一类型的第二驱动器及第二类型的第一驱动器并发地取消激活第一类型的第一驱动器及第二类型的第二驱动器。在一些实例中，为了将信号线驱动到第三电压，驱动组件635可进一步经配置以与激活第一类型的第一驱动器、第一类型的第二驱动器及第一类型的额外驱动器并发地取消激活第二类型的第一驱动器及第二类型的第二驱动器。
在一些例子中，数据组件630可经配置为或以其它方式支持用于至少部分基于存储于存储器阵列内的第四数据来识别要使用驱动器经由信号线指示的第四逻辑状态的构件。在一些实例中，驱动组件635可经配置为或以其它方式支持用于至少部分基于数据组件630识别第四逻辑状态来将信号线驱动到第四电压的构件，其中第四电压表示第四逻辑状态，且其中将信号线驱动到第四电压包含与取消激活第一类型的第一驱动器、第一类型的第二驱动器及第一类型的额外驱动器并发地激活第二类型的第一驱动器及第二类型的第二驱动器。
图7展示说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的方法700的流程图。方法700的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法700的操作可由参考图1到6描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在705处，方法可包含在第一电压下校准第一类型的第一驱动器，其中第一类型的第一驱动器经配置以将信号线驱动到第一电压。操作705可根据本文中公开的实例执行。在一些实例中，操作705的方面可由参考图6描述的校准组件625执行。
在710处，方法可包含在第二电压下校准第一类型的第二驱动器，其中第一类型的第二驱动器经配置以将信号线驱动到第二电压。操作710可根据本文中公开的实例执行。在一些实例中，操作710的方面可由参考图6描述的校准组件625执行。
在715处，方法可包含在第三电压下校准第一类型的第三驱动器，其中第一类型的第三驱动器经配置以在第一类型的第一驱动器及第一类型的第二驱动器被激活时将信号线驱动到第三电压。操作715可根据本文中公开的实例执行。在一些实例中，操作715的方面可由参考图6描述的校准组件625执行。
在一些实例中，本文中描述的设备可执行一或若干方法，例如方法700。设备可包含用于以下项的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在第一电压下校准第一类型的第一驱动器，其中所述第一类型的所述第一驱动器经配置以将信号线驱动到所述第一电压；在第二电压下校准所述第一类型的第二驱动器，其中所述第一类型的所述第二驱动器经配置以将所述信号线驱动到所述第二电压；及在第三电压下校准所述第一类型的第三驱动器，其中所述第一类型的所述第三驱动器经配置以在所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器被激活时将所述信号线驱动到所述第三电压。
在本文中描述的方法700及设备的一些实例中，第一类型的第一驱动器可经配置以在第一类型的第二驱动器及第一类型的第三驱动器被取消激活时将信号线驱动到第一电压，且第一类型的第二驱动器可经配置以在第一类型的第一驱动器及第一类型的第三驱动器被取消激活时将信号线驱动到第二电压。
在本文中描述的方法700及设备的一些实例中，用于校准第一类型的第三驱动器的操作、特征、电路系统、逻辑、构件或指令可包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：在校准第一类型的驱动器及第一类型的第二驱动器之后，将第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合；及在第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合时且在第一类型的第一驱动器及第一类型的第二驱动器被激活时，调整第一类型的第三驱动器的强度代码直到第一类型的第三驱动器的输出电压与第三电压匹配为止。
本文中描述的方法700及设备的一些实例可进一步包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：在与第一电阻耦合时在第二电压下校准第二类型的第一驱动器，其中校准第一类型的第一驱动器包含将第一拉式驱动器与第二电阻耦合，第二电阻至少部分基于第二类型的第一驱动器被校准，校准第一类型的第二驱动器包含将第二拉式驱动器与第三电阻耦合，第三电阻至少部分基于第二类型的第一驱动器被校准，且校准第一类型的第三驱动器包含将第三拉式驱动器与第四电阻耦合，第四电阻至少部分基于第二类型的第一驱动器被校准。
本文中描述的方法700及设备的一些实例可进一步包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：在与第五电阻耦合时在第一电压下校准第二类型的第二驱动器，第五电阻至少部分基于第一类型的第二驱动器被校准。
在本文中描述的方法700及设备的一些实例中，用于校准第二类型的第一驱动器的操作、特征、电路系统、逻辑、构件或指令可包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：将第二类型的第一驱动器与具有第一电阻的电阻器串联耦合；及在第二类型的第一驱动器与电阻器耦合时，调整第二类型的第一驱动器的强度代码直到由第二类型的第一驱动器输出的第四电压与第一电压匹配为止。
在本文中描述的方法700及设备的一些情况中，用于校准第一类型的第一驱动器的操作、特征、电路系统、逻辑、构件或指令可包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：将第一类型的第一驱动器与第二类型的多个驱动器串联耦合，第二类型的多个驱动器经配置以至少部分基于被并联耦合而共同产生第二电阻，且第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器来进行配置。
在本文中描述的方法700及设备的一些实例中，用于校准第一类型的第二驱动器的操作、特征、电路系统、逻辑、构件或指令可包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：将第一类型的第二驱动器与第二类型的多个驱动器串联耦合，第二类型的多个驱动器经配置以至少部分基于被并联耦合而共同产生第三电阻，且第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器来进行配置。
在本文中描述的方法700及设备的一些实例中，用于校准第一类型的第三驱动器的操作、特征、电路系统、逻辑、构件或指令可包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：将第一类型的第三驱动器与第一类型的第一驱动器及第一类型的第二驱动器并联耦合；及将第一类型的第三驱动器与第二类型的多个驱动器串联耦合，第二类型的多个驱动器经配置以至少部分基于被并联耦合而共同产生第四电阻，且第二类型的多个驱动器各自至少部分基于校准第二类型的第一驱动器及第二类型的第二驱动器来进行配置。
本文中描述的方法700及设备的一些实例可进一步包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：在第三电压下校准第一类型的第四驱动器，其中第一类型的第四驱动器可经配置以在第一类型的第一驱动器、第一类型的第二驱动器及第一类型的第三驱动器被激活时将信号线驱动到第三电压，且其中校准第一类型的第四驱动器与校准第一类型的第三驱动器并发发生且包含将第一类型的第四驱动器与第一类型的第一驱动器、第一类型的第二驱动器及第一类型的第三驱动器并联耦合。
图8展示说明根据本文中公开的实例的支持用于非二进制信令的经改进驱动器的方法800的流程图。方法800的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法800的操作可由参考图1到6描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。
在805处，方法可包含：至少部分基于存储于存储器阵列内的第一数据来识别要使用驱动器经由信号线指示的第一逻辑状态，其中驱动器包含第一类型的一组驱动器及第二类型的一组驱动器，第一类型的一组驱动器包含与第二类型的一组驱动器相同数量的驱动器，且其中驱动器包含第一类型的额外驱动器。操作805可根据本文中公开的实例执行。在一些实例中，操作805的方面可由参考图6描述的数据组件630执行。
在810处，方法可包含至少部分基于识别第一逻辑状态来将信号线驱动到第一电压，其中第一电压表示第一逻辑状态，且其中将信号线驱动到第一电压包含与第二类型的一组驱动器内的第二类型的第二驱动器并发地激活第一类型的一组驱动器内的第一类型的第一驱动器。操作810可根据本文中公开的实例执行。在一些实例中，操作810的方面可由参考图6描述的驱动组件635执行。
在815处，方法可包含至少部分基于存储于存储器阵列内的第二数据来识别要使用驱动器经由所述信号线指示的第二逻辑状态。操作815可根据本文中公开的实例执行。在一些实例中，操作815的方面可由参考图6描述的数据组件630执行。
在820处，方法可包含至少部分基于识别第二逻辑状态来将信号线驱动到第二电压，其中第二电压表示第二逻辑状态，且其中将信号线驱动到第二电压包含与第二类型的一组驱动器内的第二类型的第一驱动器并发地激活第一类型的一组驱动器内的第一类型的第二驱动器。操作820可根据本文中公开的实例执行。在一些实例中，操作820的方面可由参考图6描述的驱动组件635执行。
在825处，方法可包含至少部分基于存储于存储器阵列内的第三数据来识别要使用驱动器经由所述信号线指示的第三逻辑状态。操作825可根据本文中公开的实例执行。在一些实例中，操作825的方面可由参考图6描述的数据组件630执行。
在830处，方法可包含至少部分基于识别第三逻辑状态来将信号线驱动到第三电压，其中第三电压表示第三逻辑状态，且其中将信号线驱动到第三电压包含与第一类型的额外驱动器并发地激活第一类型的第一驱动器及第一类型的第二驱动器。操作830可根据本文中公开的实例执行。在一些实例中，操作830的方面可由参考图6描述的驱动组件635执行。
在一些情况中，本文中描述的设备可执行一或若干方法，例如方法800。所述设备可包含用于以下项的特征、电路系统、逻辑、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：至少部分基于存储于存储器阵列内的第一数据来识别要使用驱动器经由信号线指示的第一逻辑状态，其中所述驱动器包含第一类型的一组驱动器及第二类型的一组驱动器，所述第一类型的所述一组驱动器包含与所述第二类型的所述一组驱动器相同数量的驱动器，且其中所述驱动器包含所述第一类型的额外驱动器。所述设备可进一步包含用于以下项的特征、电路系统、逻辑、构件或指令：至少部分基于识别所述第一逻辑状态来将所述信号线驱动到第一电压，其中所述第一电压表示所述第一逻辑状态，且其中将所述信号线驱动到所述第一电压包含与所述第二类型的所述一组驱动器内的所述第二类型的第二驱动器并发地激活所述第一类型的所述一组驱动器内的所述第一类型的第一驱动器。所述设备可进一步包含用于以下项的特征、电路系统、逻辑、构件或指令：至少部分基于存储于所述存储器阵列内的第二数据来识别要使用所述驱动器经由所述信号线指示的第二逻辑状态。所述设备可进一步包含用于以下项的特征、电路系统、逻辑、构件或指令：至少部分基于识别所述第二逻辑状态来将所述信号线驱动到第二电压，其中所述第二电压表示所述第二逻辑状态，且其中将所述信号线驱动到所述第二电压包含与所述第二类型的所述一组驱动器内的所述第二类型的第一驱动器并发地激活所述第一类型的所述一组驱动器内的所述第一类型的第二驱动器。所述设备可进一步包含用于以下项的特征、电路系统、逻辑、构件或指令：至少部分基于存储于所述存储器阵列内的第三数据来识别要使用所述驱动器经由所述信号线指示的第三逻辑状态。所述设备可进一步包含用于以下项的特征、电路系统、逻辑、构件或指令：至少部分基于识别所述第三逻辑状态来将所述信号线驱动到第三电压，其中所述第三电压表示所述第三逻辑状态，且其中将所述信号线驱动到所述第三电压包含与所述第一类型的所述额外驱动器并发地激活所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器。
在本文中描述的方法800及设备的一些实例中，用于将所述信号线驱动到所述第一电压的操作、特征、电路系统、逻辑、构件或指令进一步包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：与激活所述第一类型的所述第一驱动器及所述第二类型的所述第二驱动器并发地取消激活所述第一类型的所述第二驱动器及所述第二类型的所述第一驱动器，用于将所述信号线驱动到所述第二电压的操作、特征、电路系统、逻辑、构件或指令包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：与激活所述第一类型的所述第二驱动器及所述第二类型的所述第一驱动器并发地取消激活所述第一类型的所述第一驱动器及所述第二类型的所述第二驱动器，且用于将所述信号线驱动到所述第三电压的操作、特征、电路系统、逻辑、构件或指令包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：与激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地取消激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器。
本文中描述的方法800及设备的一些实例可进一步包含用于以下项的操作、特征、电路系统、逻辑、构件或指令：至少部分基于存储于所述存储器阵列内的第四数据来识别要使用所述驱动器经由所述信号线指示的第四逻辑状态；及用于以下项的操作、特征、电路系统、逻辑、构件或指令：至少部分基于识别所述第四逻辑状态来将所述信号线驱动到第四电压，其中所述第四电压表示所述第四逻辑状态，且其中将所述信号线驱动到所述第四电压包含与取消激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器。
应注意，本文中描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或更多者的部分。
描述一种设备。所述设备可包含：存储器阵列，其经配置以存储数据；及驱动器，其与所述存储器阵列及信号线耦合，其中所述驱动器经配置以经由所述信号线传输与三个或更多个电压相关联且至少部分基于所述数据的信令。所述驱动器可包含：所述第二类型的一组一或多个驱动器、包含与所述第二类型的所述一组一或多个驱动器相同数量的驱动器的所述第一类型的一组一或多个驱动器及所述第一类型的额外驱动器，所述额外驱动器经配置以与所述第一类型的所述一组一或多个驱动器内的所述第一类型的至少一个驱动器并发地激活以将所述信号线驱动到所述三个或更多个电压中的一个电压。
在一些例子中，所述驱动器可进一步经配置以至少部分基于激活所述第一类型的第一驱动器来将所述信号线驱动到所述第一电压、至少部分基于激活所述第一类型的第二驱动器来将所述信号线驱动到所述第二电压及至少部分基于并发激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器来将所述信号线驱动到所述电压。
在一些情况中，所述驱动器可进一步经配置以至少部分基于与激活所述第一类型的所述第一驱动器并发地取消激活所述第一类型的所述第二驱动器来将所述信号线驱动到所述第一电压及至少部分基于与激活所述第一类型的所述第二驱动器并发地取消激活所述第一类型的所述第一驱动器来将所述信号线驱动到所述第二电压。
在一些实例中，所述驱动器可进一步包含所述第一类型的第二额外驱动器，且所述驱动器可进一步经配置以至少部分基于与激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第一类型的所述第二额外驱动器来将所述信号线驱动到所述电压。
在所述设备的一些情况中，所述第一类型的所述一组一或多个驱动器包含：所述第一类型的第一驱动器，其经配置以在所述三个或更多个电压中的第一电压下具有第一输出电阻；及所述第一类型的第二驱动器，其经配置以在所述三个或更多个电压中的第二电压下具有第二输出电阻。
在一些实例中，所述第二类型的所述一组一或多个驱动器可包含：所述第二类型的第一驱动器，其经配置以在所述三个或更多个电压中的所述第二电压下具有所述第一输出电阻；及所述第二类型的第二驱动器，其经配置以在所述三个或更多个电压中的所述第一电压下具有所述第二输出电阻。所述驱动器可经配置以至少部分基于与取消激活所述第一类型的所述额外驱动器及所述第一类型的所述一组一或多个驱动器内的所述第一类型的每一驱动器并发地激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器来将所述信号线驱动到所述三个或更多个电压中的第四电压。在一些例子中，所述驱动器可进一步经配置以至少部分基于与取消激活所述第二类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第二驱动器及所述第一类型的所述第一驱动器来将所述信号线驱动到所述第一电压。在一些例子中，所述驱动器可进一步经配置以至少部分基于与取消激活所述第二类型的所述第二驱动器、所述第一类型的所述第一驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第一驱动器及所述第一类型的所述第二驱动器来将所述信号线驱动到所述第一电压。在一些例子中，所述驱动器可进一步经配置以至少部分基于与激活所述第一类型的所述额外驱动器及所述第一类型的所述一组一或多个驱动器内的所述第一类型的每一驱动器并发地取消激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器来将所述信号线驱动到所述第一电压。
在一些情况中，所述设备可进一步包含：逻辑电路系统，其与所述第一类型的所述额外驱动器耦合，所述逻辑电路系统经配置以至少部分基于所述第一类型的所述一组一或多个驱动器的所述第一类型的每一驱动器被激活来激活所述第一类型的所述额外驱动器。
本文中描述的信息及信号可使用各种不同技术及科技中的任何者表示。举例来说，在整个上文描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图式可将信号说明为单个信号；然而，信号可表示信号总线，其中总线可具有各种位宽度。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指代组件之间的支持组件之间的信号流动的关系。如果在组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么认为组件彼此电子通信(或导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可基于包含经连接组件的装置的操作而为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，在一段时间内可例如使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。
术语“耦合”指代从组件之间的开路关系(其中信号目前不能通过导电路径在组件之间传达)变成组件之间的闭路关系(其中信号能够通过导电路径在组件之间传达)的条件。当例如控制器的组件将其它组件耦合在一起时，组件引发允许信号通过先前不准信号流动的导电路径在其它组件之间流动的变化。
术语“隔离”指代其中信号目前不能在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当定位于两个组件之间的开关打开时，由开关分离的组件彼此隔离。当控制器隔离两个组件时，控制器引起防止信号使用先前准许信号流动的导电路径在组件之间流动的变化。
本文中论述的装置(包含存储器阵列)可经形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中，衬底是半导体晶片。在其它实例中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上半导体材料外延层。衬底或衬底的子区的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法而执行。
本文中论述的开关组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重掺杂(例如简并)半导体区。源极及漏极可由轻掺杂半导体区或沟道分离。如果沟道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加到栅极来控制。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变成导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“取消激活”。
本文中陈述的描述结合附图来描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选的”或“优于其它实例”。具体实施方式包含用于提供所描述技术的理解的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知结构及装置以免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后加上连字符及区分类似组件的第二标记而区分相同类型的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者，与第二参考标记无关。
本文中描述的功能可经实施于硬件、由处理器执行的软件、固件或其任何组合中。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及所附权利要求书的范围内。举例来说，由于软件的性质，本文中描述的功能可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合实施。实施功能的特征也可物理定位于各个位置处，包含经分布使得功能的部分实施于不同物理位置处。
举例来说，结合本文中的公开内容描述的各种说明框及模块可用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
如本文中(包含在权利要求书中)使用，项目列表(例如以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于”不应被解释为参考一组封闭条件。举例来说，在不背离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式解释。
计算机可读媒体包括非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举例来说但不限于，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的期望程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体定义中。如本文中使用，磁盘及光盘包含CD、激光盘、光学光盘、数字多功能光盘(DVD)、软盘及蓝光盘，其中磁盘通常磁性地再现数据，而光盘用激光光学地再现数据。上述内容的组合也包含于计算机可读媒体的范围内。
提供本文中的描述来使所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将明白本公开的各种修改，且在不背离本公开的范围的情况下，本文中定义的一般原理可应用到其它变体。因此，本公开不限于本文中描述的实例及设计，而是应符合与本文中公开的原理及新颖特征一致的最广范围。

Claims (20)

1.一种方法，其包括：
在第一电压下校准第一类型的第一驱动器，其中所述第一类型的所述第一驱动器经配置以将信号线驱动到所述第一电压；
在第二电压下校准所述第一类型的第二驱动器，其中所述第一类型的所述第二驱动器经配置以将所述信号线驱动到所述第二电压；及
在第三电压下校准所述第一类型的第三驱动器，其中所述第一类型的所述第三驱动器经配置以在所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器被激活时将所述信号线驱动到所述第三电压。
2.根据权利要求1所述的方法，其中：
所述第一类型的所述第一驱动器经配置以在所述第一类型的所述第二驱动器及所述第一类型的所述第三驱动器被取消激活时将所述信号线驱动到所述第一电压；且
所述第一类型的所述第二驱动器经配置以在所述第一类型的所述第一驱动器及所述第一类型的所述第三驱动器被取消激活时将所述信号线驱动到所述第二电压。
3.根据权利要求1所述的方法，其中校准所述第一类型的所述第三驱动器包括：
在校准所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器之后，将所述第一类型的所述第三驱动器与所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器并联耦合；及
在所述第一类型的所述第三驱动器与所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器并联耦合时且在所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器被激活时，调整所述第一类型的所述第三驱动器的强度代码直到所述第一类型的所述第三驱动器的输出电压与所述第三电压匹配为止。
4.根据权利要求1所述的方法，其进一步包括：
在与第一电阻耦合时在所述第二电压下校准第二类型的第一驱动器，其中：
校准所述第一类型的所述第一驱动器包括将所述第一类型的所述第一驱动器与第二电阻耦合，所述第二电阻至少部分基于所述第二类型的所述第一驱动器被校准；
校准所述第一类型的所述第二驱动器包括将所述第一类型的所述第二驱动器与第三电阻耦合，所述第三电阻至少部分基于所述第二类型的所述第一驱动器被校准；且
校准所述第一类型的所述第三驱动器包括将所述第一类型的所述第三驱动器与第四电阻耦合，所述第四电阻至少部分基于所述第二类型的所述第一驱动器被校准。
5.根据权利要求4所述的方法，其进一步包括：
在与第五电阻耦合时在所述第一电压下校准所述第二类型的第二驱动器，所述第五电阻至少部分基于所述第一类型的所述第二驱动器被校准。
6.根据权利要求4所述的方法，其中校准所述第二类型的所述第一驱动器包括：
将所述第二类型的所述第一驱动器与具有所述第一电阻的电阻器串联耦合；及
在所述第二类型的所述第一驱动器与所述电阻器耦合时，调整所述第二类型的所述第一驱动器的强度代码直到由所述第二类型的所述第一驱动器输出的第四电压与所述第二电压匹配为止。
7.根据权利要求4所述的方法，其中校准所述第一类型的所述第一驱动器包括：
将所述第一类型的所述第一驱动器与所述第二类型的多个驱动器串联耦合，所述第二类型的所述多个驱动器经配置以至少部分基于被并联耦合而共同产生所述第二电阻，且所述第二类型的所述多个驱动器各自至少部分基于校准所述第二类型的所述第一驱动器来进行配置。
8.根据权利要求4所述的方法，其中校准所述第一类型的所述第二驱动器包括：
将所述第一类型的所述第二驱动器与所述第二类型的多个驱动器串联耦合，所述第二类型的所述多个驱动器经配置以至少部分基于被并联耦合而共同产生所述第三电阻，且所述第二类型的所述多个驱动器各自至少部分基于校准所述第二类型的所述第一驱动器来进行配置。
9.根据权利要求4所述的方法，其中校准所述第一类型的所述第三驱动器包括：
将所述第一类型的所述第三驱动器与所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器并联耦合；及
将所述第一类型的所述第三驱动器与所述第二类型的多个驱动器串联耦合，所述第二类型的所述多个驱动器经配置以至少部分基于被并联耦合而共同产生所述第四电阻，所述第二类型的所述多个驱动器各自至少部分基于校准所述第二类型的所述第一驱动器及所述第二类型的第二驱动器来进行配置。
10.根据权利要求1所述的方法，其进一步包括：
在所述第三电压下校准所述第一类型的第四驱动器，其中所述第一类型的所述第四驱动器经配置以在所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述第三驱动器被激活时将所述信号线驱动到所述第三电压，且其中校准所述第一类型的所述第四驱动器与校准所述第一类型的所述第三驱动器并发发生且包括：
将所述第一类型的所述第四驱动器与所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述第三驱动器并联耦合。
11.一种设备，其包括：
存储器阵列，其经配置以存储数据；
驱动器，其与所述存储器阵列及信号线耦合，其中所述驱动器经配置以经由所述信号线传输与三个或更多个电压相关联且至少部分基于所述数据的信令，且其中所述驱动器包括：
第一类型的一组一或多个驱动器；及
第二类型的一组一或多个驱动器，其中所述第一类型的所述一组一或多个驱动器包括与所述第二类型的所述一组一或多个驱动器相同数量的驱动器；及
所述第一类型的额外驱动器，其经配置以与所述第一类型的所述一组一或多个驱动器内的所述第一类型的至少一个驱动器并发地激活以将所述信号线驱动到所述三个或更多个电压中的一个电压。
12.根据权利要求11所述的设备，其中所述驱动器进一步经配置以：
至少部分基于激活所述第一类型的第一驱动器来将所述信号线驱动到所述三个或更多个电压中的第一电压；
至少部分基于激活所述第一类型的第二驱动器来将所述信号线驱动到所述三个或更多个电压中的第二电压；及
至少部分基于并发激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器来将所述信号线驱动到所述电压。
13.根据权利要求12所述的设备，其中所述驱动器进一步经配置以：
至少部分基于与激活所述第一类型的所述第一驱动器并发地取消激活所述第一类型的所述第二驱动器来将所述信号线驱动到所述第一电压；及
至少部分基于与激活所述第一类型的所述第二驱动器并发地取消激活所述第一类型的所述第一驱动器来将所述信号线驱动到所述第二电压。
14.根据权利要求11所述的设备，其中所述驱动器进一步包括所述第一类型的第二额外驱动器，且其中所述驱动器进一步经配置以：
至少部分基于与激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第一类型的所述第二额外驱动器来将所述信号线驱动到所述电压。
15.根据权利要求11所述的设备，其中所述第一类型的所述一组一或多个驱动器包括：
所述第一类型的第一驱动器，其经配置以在所述三个或更多个电压中的第一电压下具有第一输出电阻；及
所述第一类型的第二驱动器，其经配置以在所述三个或更多个电压中的第二电压下具有第二输出电阻。
16.根据权利要求15所述的设备，其中：
所述第二类型的所述一组一或多个驱动器包括：
所述第二类型的第一驱动器，其经配置以在所述三个或更多个电压中的所述第二电压下具有所述第一输出电阻；及
所述第二类型的第二驱动器，其经配置以在所述三个或更多个电压中的所述第一电压下具有所述第二输出电阻；且
所述驱动器经配置以：
至少部分基于与取消激活所述第一类型的所述额外驱动器及所述第一类型的所述一组一或多个驱动器内的所述第一类型的每一驱动器并发地激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器来将所述信号线驱动到所述三个或更多个电压中的第四电压；
至少部分基于与取消激活所述第二类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第二驱动器及所述第一类型的所述第一驱动器来将所述信号线驱动到所述第一电压；
至少部分基于与取消激活所述第二类型的所述第二驱动器、所述第一类型的所述第一驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第一驱动器及所述第一类型的所述第二驱动器来将所述信号线驱动到所述第二电压；及
至少部分基于与激活所述第一类型的所述额外驱动器及所述第一类型的所述一组一或多个驱动器内的所述第一类型的每一驱动器并发地取消激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器来将所述信号线驱动到所述电压。
17.根据权利要求11所述的设备，其进一步包括：
逻辑电路系统，其与所述第一类型的所述额外驱动器耦合，所述逻辑电路系统经配置以至少部分基于所述第一类型的所述一组一或多个驱动器中的每一驱动器被激活来激活所述第一类型的所述额外驱动器。
18.一种方法，其包括：
至少部分基于存储于存储器阵列内的第一数据来识别要使用驱动器经由信号线指示的第一逻辑状态，其中所述驱动器包括第一类型的一组驱动器及第二类型的一组驱动器，所述第一类型的所述一组驱动器包括与所述第二类型的所述一组驱动器相同数量的驱动器，且其中所述驱动器进一步包括所述第一类型的额外驱动器；
至少部分基于识别所述第一逻辑状态来将所述信号线驱动到第一电压，其中所述第一电压表示所述第一逻辑状态，且其中将所述信号线驱动到所述第一电压包括与所述第二类型的所述一组驱动器内的所述第二类型的第二驱动器并发地激活所述第一类型的所述一组驱动器内的所述第一类型的第一驱动器；
至少部分基于存储于所述存储器阵列内的第二数据来识别要使用所述驱动器经由所述信号线指示的第二逻辑状态；
至少部分基于识别所述第二逻辑状态来将所述信号线驱动到第二电压，其中所述第二电压表示所述第二逻辑状态，且其中将所述信号线驱动到所述第二电压包括与所述第二类型的所述一组驱动器内的所述第二类型的第一驱动器并发地激活所述第一类型的所述一组驱动器内的所述第一类型的第二驱动器；
至少部分基于存储于所述存储器阵列内的第三数据来识别要使用所述驱动器经由所述信号线指示的第三逻辑状态；及
至少部分基于识别所述第三逻辑状态来将所述信号线驱动到第三电压，其中所述第三电压表示所述第三逻辑状态，且其中将所述信号线驱动到所述第三电压包括与所述第一类型的所述额外驱动器并发地激活所述第一类型的所述第一驱动器及所述第一类型的所述第二驱动器。
19.根据权利要求18所述的方法，其中：
将所述信号线驱动到所述第一电压进一步包括与激活所述第一类型的所述第一驱动器及所述第二类型的所述第二驱动器并发地取消激活所述第一类型的所述第二驱动器及所述第二类型的所述第一驱动器；
将所述信号线驱动到所述第二电压进一步包括与激活所述第一类型的所述第二驱动器及所述第二类型的所述第一驱动器并发地取消激活所述第一类型的所述第一驱动器及所述第二类型的所述第二驱动器；且
将所述信号线驱动到所述第三电压进一步包括与激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地取消激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器。
20.根据权利要求18所述的方法，其进一步包括：
至少部分基于存储于所述存储器阵列内的第四数据来识别要使用所述驱动器经由所述信号线指示的第四逻辑状态；及
至少部分基于识别所述第四逻辑状态来将所述信号线驱动到第四电压，其中所述第四电压表示所述第四逻辑状态，且其中将所述信号线驱动到所述第四电压包括与取消激活所述第一类型的所述第一驱动器、所述第一类型的所述第二驱动器及所述第一类型的所述额外驱动器并发地激活所述第二类型的所述第一驱动器及所述第二类型的所述第二驱动器。
CN202280059324.5A 2021-07-21 2022-07-14 用于非二进制信令的经改进驱动器 Pending CN117897767A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/381,860 US11621038B2 (en) 2021-07-21 2021-07-21 Driver for non-binary signaling
US17/381,860 2021-07-21
PCT/US2022/073716 WO2023004251A1 (en) 2021-07-21 2022-07-14 Improved driver for non-binary signaling

Publications (1)

Publication Number Publication Date
CN117897767A true CN117897767A (zh) 2024-04-16

Family

ID=84977114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280059324.5A Pending CN117897767A (zh) 2021-07-21 2022-07-14 用于非二进制信令的经改进驱动器

Country Status (3)

Country Link
US (1) US11621038B2 (zh)
CN (1) CN117897767A (zh)
WO (1) WO2023004251A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI764759B (zh) * 2021-06-11 2022-05-11 円星科技股份有限公司 具備可靠容限設定的電路模組

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514954B2 (en) * 2006-05-10 2009-04-07 Micron Technology, Inc. Method and apparatus for output driver calibration
JP4920512B2 (ja) * 2007-07-04 2012-04-18 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、データ処理システム
US7646215B2 (en) * 2008-03-24 2010-01-12 Sony Corporation Efficient method for implementing programmable impedance output drivers and programmable input on die termination on a bi-directional data bus
KR20090121470A (ko) 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
WO2011032178A2 (en) * 2009-09-14 2011-03-17 Rambus Inc. High resolution output driver
JP2015050691A (ja) * 2013-09-03 2015-03-16 マイクロン テクノロジー， インク． 半導体装置
US9166565B2 (en) * 2013-10-17 2015-10-20 Qualcomm Incorporated Calibrated output driver with enhanced reliability and density
US10025685B2 (en) 2015-03-27 2018-07-17 Intel Corporation Impedance compensation based on detecting sensor data
KR102529968B1 (ko) * 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
US10283187B2 (en) 2017-07-19 2019-05-07 Micron Technology, Inc. Apparatuses and methods for providing additional drive to multilevel signals representing data
US10998011B2 (en) 2018-08-21 2021-05-04 Micron Technology, Inc. Drive strength calibration for multi-level signaling

Also Published As

Publication number Publication date
WO2023004251A1 (en) 2023-01-26
US11621038B2 (en) 2023-04-04
US20230027926A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
US11909568B2 (en) Techniques for communicating multi-level signals
US11880591B2 (en) Feedback for multi-level signaling in a memory device
CN117897767A (zh) 用于非二进制信令的经改进驱动器
US12087393B2 (en) Multi-driver signaling
US11652567B2 (en) Replacement scheme for a pulse amplitude modulated bus
US11626886B2 (en) Thermometer coding for driving non-binary signals
WO2022170304A1 (en) Memory clock management and estimation procedures
US20230206969A1 (en) Buffer configurations for communications between memory dies and a host device
US20240153542A1 (en) Voltage overshoot mitigation
US11972123B2 (en) Row address latching for multiple activate command protocol
US20240069759A1 (en) Triple activate command row address latching
US11823767B2 (en) Dynamic random access memory speed bin compatibility
US12015476B2 (en) Data inversion techniques
US11699993B2 (en) Signal sampling with offset calibration
US11501818B1 (en) Self refresh of memory cell
US20240304227A1 (en) Techniques to configure drivers
US20230025601A1 (en) Initializing memory systems
CN115428075A (zh) 用于多电平信号调制的后同步码
CN115938427A (zh) 用于存储器装置的裸片上端接配置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination