CN117895932A

CN117895932A - 具有关断隔离功能的模拟开关

Info

Publication number: CN117895932A
Application number: CN202410295166.4A
Authority: CN
Inventors: 王赛; 马学龙
Original assignee: Jiangsu Runic Technology Co ltd
Current assignee: Jiangsu Runic Technology Co ltd
Priority date: 2024-03-15
Filing date: 2024-03-15
Publication date: 2024-04-16
Anticipated expiration: 2044-03-15
Also published as: CN117895932B

Abstract

本申请实施例提供了一种具有关断隔离功能的模拟开关，包括开关电路、控制电路和关断隔离电路，所述开关电路中包括PMOS管和NMOS管，所述控制电路和所述关断隔离电路分别连接所述开关电路中的PMOS管的栅极，所述控制电路连接所述开关电路中的NMOS管的栅极，所述关断隔离电路和所述开关电路分别连接输入端IN，所述控制电路和所述关断隔离电路分别连接电源电压VDD，其中，所述控制电路用于控制所述开关电路的打开或关断，在输入信号VIN大于所述电源电压VDD或VDD为0时，输入信号传到开关电路中的PMOS管的栅极，使得PMOS管关闭，以避免输入信号通过PMOS管向输出端OUT泄露，有效解决了现有技术中开关电路中输入信号向输出端泄漏的问题。

Description

具有关断隔离功能的模拟开关

技术领域

本申请涉及微电子技术领域，具体而言，涉及一种具有关断隔离功能的模拟开关。

背景技术

传统开关传输信号的范围为VDD~GND，由于寄生电感、电容的存在，输入端信号会超出电源电位。而且在整个系统工作中，不可避免地会出现部分芯片掉电的情况，当模拟开关电源掉电时，输入端就会比电源高。图1是现有技术中传统的开关电路结构示意图；图2是图1中开关电路的控制电路结构示意图。如图1和图2所示，如果输入信号VIN比电源VDD高，开关的PMOS管P1的源漏与衬底之间的寄生二极管就会正向导通，输入信号VIN就会向电源VDD漏电，可能会抬高电源VDD电位，从而对整个电路的精度及安全性产生影响。现有技术中的解决方案是串联一个二极管。图3是现有技术解决输入信号高于电源向电源灌电流的开关结构示意图。如图3所示，开关的PMOS管P1的衬底没有直接连接电源VDD，而是连接一个二极管的负极，二极管的正极再连接电源VDD，这样输入信号VIN就不会通过源漏与衬底之间的寄生二极管到电源VDD。但是当输入信号VIN比电源VDD高时，开关的PMOS管P1就不能完全关断，会有电流泄漏到输出端VOUT，从而影响后一级电路，甚至可能造成电路的损坏。而且该电路引入了额外的二极管器件，二极管导通可能会有到衬底的漏电，增加了电路的不确定性，因此，图3所示电路无法有效解决开关电路中输入信号向输出端泄漏的问题。

针对现有技术中，开关电路关闭时输入信号向输出端泄漏的问题，尚未有合理有效的解决办法。

发明内容

本申请实施例提供了一种具有关断隔离功能的模拟开关，以解决相关技术中开关电路关闭时输入信号向输出端泄漏的问题。

在本申请的一个实施例中，提出了一种具有关断隔离功能的模拟开关，包括开关电路、控制电路和关断隔离电路，所述开关电路中包括PMOS管和NMOS管，所述控制电路和所述关断隔离电路分别连接所述开关电路中的PMOS管的栅极，所述控制电路连接所述开关电路中的NMOS管的栅极，所述关断隔离电路和所述开关电路分别连接输入端IN，所述控制电路和所述关断隔离电路分别连接电源电压VDD，其中，所述关断隔离电路包括：第七PMOS管（P7）、第八PMOS管（P8）、第九PMOS管（P9）、第十二PMOS管（P12）、第十三PMOS管（P13）、第十四PMOS管（P14）、第三NOMS管（N3）、第七NOMS管（N7）、第八NOMS管（N8）、第十NOMS管（N10）第十一NOMS管（N11）、第一电阻（R1）和第二电阻（R2）；其中，所述第三NOMS管（N3）的栅极连接所述控制电路的第二输入控制信号（EN1），源极接地，漏极连接A点电压；所述第七PMOS管（P7）、第八PMOS管（P8）和第九PMOS管（P9）的栅极均连接电源电压（VDD），所述第七PMOS管（P7）的源极连接第一栅极控制信号（CP1），漏极连接所述第八PMOS管（P8）的漏极；所述第八PMOS管（P8）的源极连接所述输入端（IN）和所述第九PMOS管（P9）的源极；所述第九PMOS管（P9）的漏极连接所述第八NOMS管（N8）的漏极；所述第八NOMS管（N8）的栅极连接所述控制电路的第二输入控制信号（EN1），源极连接所述第七NOMS管（N7）的栅极和所述第一电阻（R1）的第一端；所述第七NOMS管（N7）的源极接地，所述第一电阻（R1）的第二端接地；所述第十二PMOS管（P12）、第十三PMOS管（P13）、第十四PMOS管（P14）、第十NOMS管（N10）第十一NOMS管（N11）和第二电阻（R2）的结构与所述第七PMOS管（P7）、第八PMOS管（P8）、第九PMOS管（P9）、第七NOMS管（N7）、第八NOMS管（N8）和第一电阻（R1）的结构为对称设计，所述第十二PMOS管（P12）的源极连接第二栅极控制信号（CP2）；

其中，所述控制电路通过第一栅极控制信号（CP1）和第二栅极控制信号（CP2）控制所述开关电路中PMOS管的打开或关断，在输入信号（VIN）大于所述电源电压（VDD）或VDD为0时，输入信号通过所述关断隔离电路中的导通的第七PMOS管（P7）和第八PMOS管（P8）传到所述开关电路中的PMOS管的栅极，使得所述开关电路中的PMOS管关闭，以避免输入信号通过所述开关电路中的PMOS管向输出端OUT泄露。

在一实施例中，所述开关电路包括：第一PMOS管（P1）、第二PMOS管（P2）、第一NOMS管（N1）和第二NMOS管（N2），所述第一PMOS管（P1）的栅极连接第一栅极控制信号（CP1），源极连接所述输入端（IN）和所述第一NOMS管（N1）的漏极，漏极连接所述第二PMOS管（P2）的漏极和A点电压；所述第二PMOS管（P2）的栅极连接第二栅极控制信号（CP2），源极连接所述第二NMOS管（N2）的漏极和输出端（OUT）；所述第一NOMS管（N1）的栅极连接第二栅极控制信号（CN），源极连接所述第二NMOS管（N2）的源极和所述A点电压，漏极连接所述第一PMOS管（P1）的栅极和所述输入端（IN）；所述第二NMOS管（N2）的栅极连接所述第二栅极控制信号（CN），漏极连接所述输出端（OUT）。

在一实施例中，所述控制电路包括：第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第十PMOS管P10、第十一PMOS管P11、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6以及第九NMOS管N9；所述第三PMOS管P3的栅极连接第一输入控制信号EN和所述第四NMOS管N4的栅极，源极连接电源电压VDD，漏极连接所述第四NMOS管N4的漏极和第二输入控制信号EN1，所述第二输入控制信号EN1连接所述关断隔离电路；第四NMOS管N4的栅极连接所述第二输入控制信号EN1和所述第五NMOS管N5的栅极，源极连接电源电压VDD，漏极连接所述第五NMOS管N5的漏极和所述第二栅极控制信号CN；所述第五PMOS管P5的栅极连接自身漏极和所述第六PMOS管P6的源极，源极连接电源电压VDD，漏极连接所述第六PMOS管P6的源极；所述第四NMOS管N4、第五NMOS管N5和第六NMOS管N6的源极均接地；所述第十PMOS管P10、第十一PMOS管P11和所述第九NMOS管N9的结构与所述第五PMOS管P5、第六PMOS管P6和所述第六NMOS管N6的结构为对称设计，所述第十一PMOS管P11和所述第九NMOS管N9的栅极均连接所述第二栅极控制信号CN。

在一实施例中，当EN=1时，CP1=CP2=0，CN=1，所述开关电路的第一PMOS管P1、第二PMOS管P2、第一NOMS管N1和第二NMOS管N2处于打开状态；当EN=0时，CP1=CP2=1，CN=0，所述开关电路的第一PMOS管P1、第二PMOS管P2、第一NOMS管N1和第二NMOS管N2处于关断状态。

在一实施例中，当VDD上电后，EN=0，开关电路处于关断状态；此时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当输入信号VIN>VDD时，P7、P8、P9的栅极电位为VDD，当VIN-VDD>|Vtp|时，P7、P8、P9开启；EN1=1，N3、N8、N11开启，会形成通过P9、N8和R1流到GND的电流，在R1形成压降，当N7的栅极电位VR1>Vtn7时，N7导通，有电流从输入端IN流向GND，从而拉低VIN，减小寄生电容电感对VIN造成的影响；VIN通过导通的P7、P8传到开关管P1的栅极，使得P1的Vgs=0，P1处于关断状态；N3开启，把A点电位拉低为0；P2的栅极控制信号CP2=VDD，|Vgs|<|Vthp|，P2处于关断状态；P1、P2、N1、N2处于都是关闭的，输入信号不会从输入端泄漏到输出端；当VIN>VDD时，VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电；其中，Vgs表示栅源电压差，Vthn表示N1和N2的阈值电压，Vtp表示P7、P8、P9的阈值电压，Vtn7表示N7的阈值电压，Vthp表示PMOS管的阈值电压，EN1控制N3的开启关闭，VDD上电时，EN1与EN为相反逻辑。

当VDD=0时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当VIN>|Vthp|时，此时P7、P8处于导通状态，VIN电位传到CP1，CP1=VIN，则P1的Vgs=0，P1处于关断状态，信号不会从输入端IN泄漏到输出端OUT；另外VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电。

通过本申请实施例提供的一种具有关断隔离功能的模拟开关，包括开关电路、控制电路和关断隔离电路，所述开关电路中包括PMOS管和NMOS管，所述控制电路和所述关断隔离电路分别连接所述开关电路中的PMOS管的栅极，所述控制电路连接所述开关电路中的NMOS管的栅极，所述关断隔离电路和所述开关电路分别连接输入端IN，所述控制电路和所述关断隔离电路分别连接电源电压VDD，其中，所述控制电路用于控制所述开关电路的打开或关断，在输入信号VIN大于所述电源电压VDD或VDD为0时，输入信号传到开关电路中的PMOS管的栅极，使得PMOS管关闭，以避免输入信号通过PMOS管向输出端OUT泄露，有效解决了现有技术中开关电路关闭时输入信号向输出端泄漏的问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是现有技术中传统的开关电路结构示意图；

图2是图1中开关电路的控制电路结构示意图；

图3是现有技术解决输入信号高于电源向电源灌电流的开关结构示意图；

图4是根据本申请实施例的一种可选的具有完全关断隔离的开关结构示意图；

图5是根据本申请实施例的又一种可选的具有完全关断隔离的开关结构示意图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本申请。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

如图1至图3所示，开关电路是开关的核心部分，用来传输信号。控制电路用来控制开关的打开或关断，当控制电路的输入信号EN=1时，CP=0，CN=1，开关的P1、P2、N1、N2打开，开关可以正常传输信号；当EN=0时，CP=1，CN=0，开关处于关断状态，可以隔断输入端与输出端的连接。当输入信号在VDD~GND内，开关可以正常关断。当输入信号比VDD更高时，传统的开关电路就不能完全关断，输入端信号就会泄露到电源以及输出端。

为了解决上述问题，本申请实施例提供了一种具有关断隔离功能的模拟开关，如图4所示，包括开关电路、控制电路和关断隔离电路，所述开关电路中包括PMOS管和NMOS管，所述控制电路和所述关断隔离电路分别连接所述开关电路中的PMOS管的栅极，所述控制电路连接所述开关电路中的NMOS管的栅极，所述关断隔离电路和所述开关电路分别连接输入端IN，所述控制电路和所述关断隔离电路分别连接电源电压VDD，其中，所述控制电路用于控制所述开关电路的打开或关断，在输入信号VIN大于所述电源电压VDD或VDD为0时，输入信号传到开关电路中的PMOS管的栅极，使得PMOS管关闭，以避免输入信号通过PMOS管向输出端OUT泄露。

如图5所示，所述开关电路包括：第一PMOS管P1、第二PMOS管P2、第一NOMS管N1和第二NMOS管N2，所述第一PMOS管P1的栅极连接第一栅极控制信号CP1，源极连接所述输入端IN和所述第一NOMS管N1的漏极，漏极连接所述第二PMOS管P2的漏极和A点电压；所述第二PMOS管P2的栅极连接第二栅极控制信号CP2，源极连接所述第二NMOS管N2的漏极和输出端OUT；所述第一NOMS管N1的栅极连接第二栅极控制信号CN，源极连接所述第二NMOS管N2的源极和所述A点电压，漏极连接所述第一PMOS管P1的栅极和所述输入端IN；所述第二NMOS管N2的栅极连接所述第二栅极控制信号CN，漏极连接所述输出端OUT。

在一实施例中，所述关断隔离电路包括：第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第三NOMS管N3、第七NOMS管N7、第八NOMS管N8、第十NOMS管N10第十一NOMS管N11、第一电阻R1和第二电阻R2；其中，所述第三NOMS管N3的栅极连接所述第二输入控制信号EN1，源极接地，漏极连接所述A点电压；所述第七PMOS管P7、第八PMOS管P8和第九PMOS管P9的栅极均连接电源电压VDD，所述第七PMOS管P7的源极连接所述第一栅极控制信号CP1，漏极连接所述第八PMOS管P8的漏极；所述第八PMOS管P8的源极连接所述输入端IN和所述第九PMOS管P9的源极；所述第九PMOS管P9的漏极连接所述第八NOMS管N8的漏极；所述第八NOMS管N8的栅极连接所述第二输入控制信号EN1，源极连接所述第七NOMS管N7的栅极和所述第一电阻R1的第一端；所述第七NOMS管N7的源极接地，所述第一电阻R1的第二端接地；所述第十二PMOS管P12、第十三PMOS管P13、第十四PMOS管P14、第十NOMS管N10第十一NOMS管N11和第二电阻R2的结构与所述第七PMOS管P7、第八PMOS管P8、第九PMOS管P9、第七NOMS管N7、第八NOMS管N8和第一电阻R1的结构为对称设计，所述第十二PMOS管P12的源极连接所述第二栅极控制信号CP2。

第一种情况（VDD上电，但由于寄生影响，输入信号高于电源的情况下）：当VDD上电后，EN=0，开关电路处于关断状态。此时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当输入信号VIN>VDD时，P7、P8、P9的栅极电位为VDD，当VIN-VDD>|Vtp|时，P7、P8、P9开启；EN1=1，N3、N8、N11开启，会形成通过P9、N8和R1流到GND的电流，在R1形成压降，当N7的栅极电位VR1>Vtn7时，N7导通，有电流从输入端IN流向GND，从而拉低VIN，减小寄生电容电感对VIN造成的影响；VIN通过导通的P7、P8传到开关管P1的栅极，使得P1的Vgs=0，P1处于关断状态；N3开启，把A点电位拉低为0；P2的栅极控制信号CP2=VDD，|Vgs|<|Vthp|，P2处于关断状态；P1、P2、N1、N2处于都是关闭的，输入信号不会从输入端泄漏到输出端。当VIN>VDD时，VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电；其中，Vgs表示栅源电压差，Vthn表示N1和N2的阈值电压，Vtp表示P7、P8、P9的阈值电压，Vtn7表示N7的阈值电压，Vthp表示PMOS管的阈值电压，EN1控制N3的开启关闭，VDD上电时，EN1与EN为相反逻辑。

第二种情况（VDD=0的情况，和第一种情况相比，少了流过R1的电流通路）：当VDD=0时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当VIN>|Vthp|时，此时P7、P8处于导通状态，VIN电位传到CP1，CP1=VIN，则P1的Vgs=0，P1处于关断状态，信号不会从输入端IN泄漏到输出端OUT；另外VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电。

通过本申请实施例提供的一种具有关断隔离功能的模拟开关，包括开关电路、控制电路和关断隔离电路，开关电路中包括PMOS管和NMOS管，控制电路和所述关断隔离电路分别连接开关电路中的PMOS管的栅极，控制电路连接开关电路中的NMOS管的栅极，关断隔离电路和开关电路分别连接输入端IN，控制电路和关断隔离电路分别连接电源电压VDD，其中，控制电路用于控制开关电路的打开或关断，在输入信号VIN大于电源电压VDD或VDD为0时，输入信号传到开关电路中的PMOS管的栅极，使得PMOS管关闭，以避免输入信号通过PMOS管向输出端OUT泄露，有效解决了现有技术中开关电路关闭时输入信号向输出端泄漏的问题。

上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

在本申请的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims

1.一种具有关断隔离功能的模拟开关，其特征在于，包括开关电路、控制电路和关断隔离电路，所述开关电路中包括PMOS管和NMOS管，所述控制电路和所述关断隔离电路分别连接所述开关电路中的PMOS管的栅极，所述控制电路连接所述开关电路中的NMOS管的栅极，所述关断隔离电路和所述开关电路分别连接输入端（IN），所述控制电路和所述关断隔离电路分别连接电源电压（VDD）；

所述关断隔离电路包括：

第七PMOS管（P7）、第八PMOS管（P8）、第九PMOS管（P9）、第十二PMOS管（P12）、第十三PMOS管（P13）、第十四PMOS管（P14）、第三NOMS管（N3）、第七NOMS管（N7）、第八NOMS管（N8）、第十NOMS管（N10）第十一NOMS管（N11）、第一电阻（R1）和第二电阻（R2）；其中，所述第三NOMS管（N3）的栅极连接所述控制电路的第二输入控制信号（EN1），源极接地，漏极连接A点电压；所述第七PMOS管（P7）、第八PMOS管（P8）和第九PMOS管（P9）的栅极均连接电源电压（VDD），所述第七PMOS管（P7）的源极连接第一栅极控制信号（CP1），漏极连接所述第八PMOS管（P8）的漏极；所述第八PMOS管（P8）的源极连接所述输入端（IN）和所述第九PMOS管（P9）的源极；所述第九PMOS管（P9）的漏极连接所述第八NOMS管（N8）的漏极；所述第八NOMS管（N8）的栅极连接所述控制电路的第二输入控制信号（EN1），源极连接所述第七NOMS管（N7）的栅极和所述第一电阻（R1）的第一端；所述第七NOMS管（N7）的源极接地，所述第一电阻（R1）的第二端接地；所述第十二PMOS管（P12）、第十三PMOS管（P13）、第十四PMOS管（P14）、第十NOMS管（N10）第十一NOMS管（N11）和第二电阻（R2）的结构与所述第七PMOS管（P7）、第八PMOS管（P8）、第九PMOS管（P9）、第七NOMS管（N7）、第八NOMS管（N8）和第一电阻（R1）的结构为对称设计，所述第十二PMOS管（P12）的源极连接第二栅极控制信号（CP2）；

2.根据权利要求1所述的具有关断隔离功能的模拟开关，其特征在于，

所述开关电路包括：

第一PMOS管（P1）、第二PMOS管（P2）、第一NOMS管（N1）和第二NMOS管（N2），所述第一PMOS管（P1）的栅极连接第一栅极控制信号（CP1），源极连接所述输入端（IN）和所述第一NOMS管（N1）的漏极，漏极连接所述第二PMOS管（P2）的漏极和A点电压；所述第二PMOS管（P2）的栅极连接第二栅极控制信号（CP2），源极连接所述第二NMOS管（N2）的漏极和输出端（OUT）；所述第一NOMS管（N1）的栅极连接第二栅极控制信号（CN），源极连接所述第二NMOS管（N2）的源极和所述A点电压，漏极连接所述第一PMOS管（P1）的栅极和所述输入端（IN）；所述第二NMOS管（N2）的栅极连接所述第二栅极控制信号（CN），漏极连接所述输出端（OUT）。

3.根据权利要求2所述的具有关断隔离功能的模拟开关，其特征在于，所述控制电路包括：

第三PMOS管（P3）、第四PMOS管（P4）、第五PMOS管（P5）、第六PMOS管（P6）、第十PMOS管（P10）、第十一PMOS管（P11）、第四NMOS管（N4）、第五NMOS管（N5）、第六NMOS管（N6）以及第九NMOS管（N9）；所述第三PMOS管（P3）的栅极连接第一输入控制信号（EN）和所述第四NMOS管（N4）的栅极，源极连接电源电压（VDD），漏极连接所述第四NMOS管（N4）的漏极和第二输入控制信号（EN1），所述第二输入控制信号（EN1）连接所述关断隔离电路；第四NMOS管（N4）的栅极连接所述第二输入控制信号（EN1）和所述第五NMOS管（N5）的栅极，源极连接电源电压（VDD），漏极连接所述第五NMOS管（N5）的漏极和所述第二栅极控制信号（CN）；所述第五PMOS管（P5）的栅极连接自身漏极和所述第六PMOS管（P6）的源极，源极连接电源电压（VDD），漏极连接所述第六PMOS管（P6）的源极；所述第四NMOS管（N4）、第五NMOS管（N5）和第六NMOS管（N6）的源极均接地；所述第十PMOS管（P10）、第十一PMOS管（P11）和所述第九NMOS管（N9）的结构与所述第五PMOS管（P5）、第六PMOS管（P6）和所述第六NMOS管（N6）的结构为对称设计，所述第十一PMOS管（P11）和所述第九NMOS管（N9）的栅极均连接所述第二栅极控制信号（CN）。

4.根据权利要求3所述的具有关断隔离功能的模拟开关，其特征在于，

当EN=1时，CP1=CP2=0，CN=1，所述开关电路的第一PMOS管（P1）、第二PMOS管（P2）、第一NOMS管（N1）和第二NMOS管（N2）处于打开状态；

当EN=0时，CP1=CP2=1，CN=0，所述开关电路的第一PMOS管（P1）、第二PMOS管（P2）、第一NOMS管（N1）和第二NMOS管（N2）处于关断状态。

5.根据权利要求4所述的具有关断隔离功能的模拟开关，其特征在于，

当VDD上电后，EN=0，开关电路处于关断状态；此时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当输入信号VIN>VDD时，P7、P8、P9的栅极电位为VDD，当VIN-VDD>|Vtp|时，P7、P8、P9开启；EN1=1，N3、N8、N11开启，会形成通过P9、N8和R1流到GND的电流，在R1形成压降，当N7的栅极电位VR1>Vtn7时，N7导通，有电流从输入端IN流向GND，从而拉低VIN，减小寄生电容电感对VIN造成的影响；VIN通过导通的P7、P8传到开关管P1的栅极，使得P1的Vgs=0，P1处于关断状态；N3开启，把A点电位拉低为0；P2的栅极控制信号CP2=VDD，|Vgs|<|Vthp|，P2处于关断状态；P1、P2、N1、N2处于都是关闭的，输入信号不会从输入端泄漏到输出端；当VIN>VDD时，VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电；其中，Vgs表示栅源电压差，Vthn表示N1和N2的阈值电压，Vtp表示P7、P8、P9的阈值电压，Vtn7表示N7的阈值电压，Vthp表示PMOS管的阈值电压，EN1控制N3的开启关闭，VDD上电时，EN1与EN为相反逻辑。

6.根据权利要求4所述的具有关断隔离功能的模拟开关，其特征在于，

当VDD=0时，CN=0，N1、N2的Vgs<Vthn，N1、N2关闭；当VIN>|Vthp|时，P7、P8处于导通状态，VIN电位传到CP1，CP1=VIN，则P1的Vgs=0，P1处于关断状态，信号不会从输入端IN泄漏到输出端OUT；另外VIN通过P8、P7和P6传到P5的栅极，使得P5的Vgs>0，P5是关断的，并且P5的源极与衬底之间寄生的二极管是反偏的，不会有从VIN到VDD的漏电。