CN1178139C - 适用于主存储单元的快取存储系统 - Google Patents
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Abstract
一种适用于主存储单元的快取存储系统，包括：一主存储控制器、一快取存储器、一数据请求控制器、一标签存储模组、一数据读取控制器及一数据写入控制器；主存储控制器分别连接快取存储器及数据请求控制器；数据请求控制器分别连接标签存储模组及数据写入控制器；数据读取控制器分别连接标签存储模组及快取存储器；数据写入控制器又连接快取存储器；本系统可减少隐藏在存储器存取时的快取遗漏现象，可降低存储器阻塞现象及提高数据传输效率。
Description
技术领域
本发明涉及一种3维(3D)图形显示系统中的快取存储系统，特别是一种适用于主存储单元的快取存储系统，其可降低存储器阻塞现象，可提高数据传输效率。
背景技术
一种传统的3维(3D)图形显示系统，包括：一个显示存储单元及一个显示屏幕，该显示存储单元储存着多笔数据，其中，该等数据包含着颜色像素值(R、G、B)、透明像素值或阿尔发数值(alphavalue)、深度数值(Z)、网纹(TEXTURE)影像数据等，以上数据一般说来可被显示，供读出及提取，并在需要时再写回该显示存储器内。为了产生3维解析图像的影像，每一个像素皆可应用在网纹贴图、阿尔发混合、模糊混合等，网纹贴图是自网纹存储器中读出并应用在每一不同的像素上，每一像素由1、2、4、8或更多根据所需求的显示规格所推出的网纹影像数据，而创造理想化的网纹存储存取状态，以增进存储器在下载时的顺畅度。而无论此图形显示处理器显示速度有多快，如果有大量的网纹贴图物件必须被显示时，很明显，存储器的频宽就成为图形显示执行时的瓶颈。
通常解决此方法的策略是在图形的显示存储系统中插入一个快取存储系统，根据此快取替代方案，网纹存储器的存取数量可被减少，然而，自从一个管线式(pipeline)结构被广泛应用在3维图形的设计上，大部分管线式结构当发生快取遗漏时都会有流水线执行功能时的阻塞现象，如果此图形显示系统拥有一个很深的管线式结构，这样，在找寻一个请求的存储数据时，将会发生延迟N个周期以上的情形，因此，有N个磁泡将曝露在流水线结构中，而这些磁泡将会引起所谓的停顿情形，并将会使图形显示系统的全程减缓。
发明内容
本发明的目的在于提供一种可减少隐藏在存储器存取时的快取遗漏现象，并尽量将管线式结构所发生的阻塞现象减到最小的一种适用于主存储单元的快取存储系统。
为达到上述目的，本发明采取如下技术措施：
本发明的适用于主存储单元的快取存储系统，包括一个主存储控制器、一个快取存储器、一个标签存储模块、一个数据请求控制器，以及一个数据写入控制器。
主存储控制器具有一个存储地址输入端及一个存储数据输出端；主存储控制器电连接至主存储单元，并可根据输入至存储地址输入端的请求存储地址，取出存在主存储单元的存储数据，并在该数据输出端提供该取出的存储数据；
快取存储器具有多个可地址化的储存空间、一个用来接收一快取写入地址并写入一个地址至快取存储器储存空间中的写入数据接口、一个电连接至主存储控制器的存储数据输出端以储存上述中一个被快取写入地址储存空间的写入数据接口、一个用以接收一已指出在储存空间中其地址的快取读取地址的读取地址接口及一个输出该存储数据储存在被该快取读取地址所定址的一个储存空间中的读取数据接口；
标签存储模块用以储存一个包含有多个入口的标签查表，每一入口皆有一个储存在主存储单元中的一储存空间的主存储地址及一个储存在快取存储器内的一个储存空间中的快取存储地址；
标签存储模块用于接收一个地址信号，并定义其快取″找到″的存在，也就是为该输入地址信号可对应至存在该主存储控制器内的标签查表中的一个入口，或一个快取″遗漏″情形，当该输入地址信号没有对应到存在于该主存储控制器中的标签查表的任一入口，
该标签存储模块具有一″遗漏″的地址输出、一快取写入地址输出以及一快取读取地址输出；
该标签存储模块在定义该快取″找到″的情形下，是意指在快取存储器中找到一有效的数据入口，输出属于标签查表该入口的快取存储地址，且该快取存储地址是对应于在快取读取位置输出端的地址信号；
该标签存储模块定义该快取″遗漏″的存在，则是指该主存储器单元内的需要存取，该标签存储模块是根据该地址信号找到在储存在快取存储器中所选定的一个储存位置中产生快取存储地址，而主存储地址以及该快取存储地址则是根据地址信号对应至在标签查表中的一个入口储存，输出由该遗漏地址输出的地址信号所对应的主存储地址，并在该快取写入地址输出以及该快取读取地址输出处对应的地址信号输出该快取存储地址；
数据读取控制器电连接至在标签存储模块中的快取读取地址输出及在快取存储器中的读取地址接口，该数据读取控制器包括有一个快取读取地址序列，此序列为了接收从快取读取地址输出的快取存储地址，并为提供该快取存储地址当作快取读取地址至该读取地址接口以先进先出的方式进行；
数据请求控制器连接至遗漏地址输出及在标签存储模块中的快取写入地址输出以及连接至主存储控制器上的存储地址输入端，数据请求控制器包括有一个存储请求地址序列，且该序列用于接收来自遗漏地址输出的主存储地址以及来自快取写入地址输出的快取存储地址，且其提供的主存储地址当作请求存储地址至存储地址输入端以先进先出的方式进行；
数据写入控制器电连接至数据请求控制器以及快取存储器中的写入地址接口，其中，数据写入控制器包括一个快取写入地址序列，且快取写入地址序列接收存储请求地址序列中的快取存储地址，且提供快取存储地址当作快取写入地址至该写入地址接口，以先进先出的方式进行。
附图说明
图1是本发明快取存储系统实施例的电路框图。
图2是本发明实施例中一个数据读取控制器、一个数据请求控制器、一个数据写入控制器及一个数据准备比特阵列的电路框图。
图3是本发明实施例中的一个储存在一标签存储模块中的标签查表流程图。
具体实施方式
3D显示系统中的显示存储器内有不同的数据缓冲器，如一个Z缓冲器、一个网纹缓冲器以及一个区块缓冲器，在这些缓冲区中会执行多次存取动作。然而，此数据缓冲区会被分配，因此，此显示存储器中的频宽也同样被具有数据存取以及该屏幕显示的功能而被分配。
如图1所示，一个快取存储系统1在一个显示存储器中被采用，且快取存储系统1提供一个主存储单元2，在一个3D图形显示系统中，去减少自主存储单元2中隐藏数据的存取，该快取存储系统包括有一个主存储控制器10、一个快取存储器11、一个标签存储模块12、一个数据读取控制器13、一个数据请求控制器14、一个数据写入控制器15及一个数据比特阵列16，如图2所示。
主存储控制器10具有一个存储地址输入端(MAI)及一个存储数据输出端(MDO)。其中，主存储控制器10适于电连接至主存储单元2，并可根据输入至存储地址输入端的请求存储地址取出存在该主存储单元2的存储数据，并在该存储数据输出端提供该取出的存储数据。在本实施例中，主存储控制器10可为在图形显示系统(图未示)及主存储单元间的接口，或可选择地，主存储控制器10可为一个AGP控制器自主存储单元2经由AGP总线所存取的存储数据(图未示)。
快取存储器11是在主存储单元2中提供网纹快取，而具有多个可地址化的储存空间、一个写入地址接口(WAP)、一个写入数据接口(WDP)、一个读取地址接口(RAP)及一个读取数据接口(RDP)，该写入数据接口用于接收一个快取写入地址，并写入一个地址至快取存储器11的储存空间中，该写入数据接口电连接至主存储控制器10的存储数据输出端，用以接收存在快取写入地址的储存所在存储数据。该读取地址接口用以接收一个已指出在快取存储器11中的快取读取地址。
标签存储模块12，如随机存取存储模块(RAM)，用以储存一个标签查表120，如图3所示，标签查表120有多个入口，每一入口皆有一个储存在主存储单元2中的主存储地址，而一个储存在快取存储器11内的一个快取存储地址中，标签存储模块12被用于接收一个输入地址信号，并定义其快取″找到″的存在，就是该输入地址信号可找到存在于主存储中的标签查表120的其中一个入口，或一快取″遗漏″情形，当该输入地址信号没有找到存在于主存储中的标签查表120的其中一个入口，标签存储模块12具有一″遗漏″地址输出(MAO)，一个快取写入地址输出(CWAO)以及一个快取读取地址输出(CRAO)，在定义快取找到的情形下，就是指在快取存储器11中找到一个有效的数据入口，标签存储模块12输出快取存储地址，且此快取存储模块根据其输入地址信号，而储存在标签查表120内，在快取读取地址输出(CRAO)。而该快取″遗漏″则是指该主存储器单元2内的需要存取，标签存储模块12是根据该输入地址信号找到储存在快取存储器11中所选定的一个储存位置中产生快取存储地址，而储存在快取存储器11中的选择则可用现有的快取替换技术，如先进先出(FIFO)或一和最近可用的图解，在自主存储单元2中取出配置在主存储控制器10中的存储数据，而后，对应于输入地址信号的该主存储地址及该快取存储地址则储存在其中标签查表120(如图3)的一个入口处，最后，对应于该主存储地址上的输入地址信号，则在错误的地址输出(MAO)，就是对应于该输入地址信号的快取存储地址能同时在快取写入地址输出(CWAO)及该快取读取地址输出(CRAO)。
数据请求控制器14连接至遗漏地址输出(MAO)以及在标签存储模块12的该快取写入地址输出(CWAO)，以及连接至主存储控制器10上的存储地址输入(MAI)端，数据请求控制器14包括有一个存储请求地址序列140，而且其是接收来自遗漏地址输出(MAO)端的主存储地址，以及来自快取写入地址输出(CWAO)端，且其是提供主存储地址当作请求存储地址至该存储地址输入(MAI)端，以先进先出方式进行，如图2所示，该数据请求控制器连接至该数据准备比特阵列，并拥有多个状态比特，并对应至快取存储器11的储存位置中，数据请求控制器14产生一个请求信号(RQ)至主存储控制器10上，凡当一个请求地址提供至存储地址输入(MAI)端，主存储控制器10主张一个认可(ACK)信号在接收了自数据请求控制器14请求存储地址。此时，数据请求控制器14指定连接至该请求存储地址的在该数据准备比特阵列16中状态比特为第一状态，如一逻辑0状态。
再如图1所示，数据写入控制器15电连接至数据请求控制器14以及快取存储器11中的写入地址接口(WAP)，其中，数据写入控制器15包括一个快取写入地址序列150，且快取写入地址序列150接收存储请求地址序列140中的快取存储地址，当数据请求控制器14接收来自主存储控制器10的认可(ACK)信号，且其提供快取存储地址当作快取写入地址至该写入地址接口(WAP)，以先进先出的方式进行。如图2所示，该数据写入控制器15连接至数据准备比特阵列16，主存储控制器10主张一个数据-准备(DR)信号至数据写入控制器15，当该存储数据自主存储单元2中取回，并在存储数据输出处获得(MDO)，为回应至该数据准备(DR)信号，在一旁则提供该快取写入地址至该写入地址接口(WAP)，以致于开始写入数据至快取存储位置11中，数据写入控制器15进一步根据在快取存储器11中被定址的快取写入地址将数据准备比特阵列16中的状态比特指定为第二状态，如逻辑1状态，并指出此数据的有效性。
如图1所示，数据读取控制器13电连接至在标签存储模块12中的快取读取地址输出(CRAO)及在快取存储器11中的读取地址接口(RAP)，数据读取控制器13包括有一个快取读取地址序列130，此序列130接收从快取读取地址输出(CRAO)的快取存储地址，并提供该快取存储地址当作快取读取地址至读取地址接口(RAP)，以先进先出的方式进行，以致可开始自该快取存储器中读取数据，如图2所示，数据读取控制器13也连接至数据准备比特阵列16，经检查被快取读取地址定址的储存在快取存储器中的比特状态，当上述状态比特为第一状态时，读取数据控制器13将不提供快取读取地址至该读取地址接口(RAP)。换句话说，当在主存储单元2中相关的存储数据未被写入快取存储器11前，读取数据控制器13将不提供快取读取地址至快取存储器11。
一般来说，快取″找到″和快取″遗漏″可能发生弄混的情形，快取读取地址被推入至快取读取地址序列130，而较不注意无论是一个快取找到或一个快取遗漏的情形而被标签存储模块12所检测，而存储地址则被推入存储请求地址序列140中，并提供缓冲效应，当一个快取遗漏情形被检测到时，存储器的请求则被数据请求控制器14所控制，并将这些地址传入存储请求地址序列140，且此主存储控制器10会应这些请求自主存储单元2中取出对应的存储数据，快取写入地址被数据请求控制器14存在数据写入控制器15的快取请求地址序列150中，以去维持在快取存储器11中数据存取的顺序，当这些需要的存储数据自主存储控制器10获得后，将会被写入快取存储器11中，经由数据准备比特阵列16的效力，数据读取控制器13可通知其需要的存储数据已被写入且可存取的快取存储器11中，借提供地址序列130、140、150适当长度，可减少因隐藏的存储器存取造成的管线阻塞，以确保在快取遗漏的情形下，可平顺执行，另外，随着适当的快取置换结构的发展，该快取寻找速率可加快，且存储器存取时间可减少。
与现有技术相比，本发明具有如下效果：
本发明快取存储系统可减少隐藏在存储器存取时的快取遗漏现象，并尽量将管线式结构所发生的阻塞现象减到最小。
Claims (4)
1.一种适用于主存储单元的快取存储系统，包括一个主存储控制器，其特征在于，还包括：一个快取存储器、一个标签存储模块、一个数据请求控制器、以及一数据写入控制器；
主存储控制器具有一个存储地址输入端及一个存储数据输出端；主存储控制器电连接至主存储单元，并可根据输入至存储地址输入端的请求存储地址，取出存在主存储单元的存储数据，并在该数据输出端提供该取出的存储数据；
快取存储器具有多个可地址化的储存空间、一个用来接收一快取写入地址并写入一个地址至快取存储器储存空间中的写入数据接口、一个电连接至主存储控制器的存储数据输出端以储存上述中一个被快取写入地址储存空间的写入数据接口、一个用以接收一已指出在储存空间中其地址的快取读取地址的读取地址接口及一个输出该存储数据储存在被该快取读取地址所定址的一个储存空间中的读取数据接口；
标签存储模块用以储存一个包含有多个入口的标签查表，每一入口皆有一个储存在主存储单元中的一储存空间的主存储地址及一个储存在快取存储器内的一个储存空间中的快取存储地址；
该标签存储模块在定义该快取＂找到＂的情形下，意指在快取存储器中找到一有效的数据入口，输出属于标签查表该入口的快取存储地址，且该快取存储地址是对应于在快取读取位置输出端的地址信号；
数据请求控制器连接至遗漏地址输出及在标签存储模块中的快取写入地址输出以及连接至主存储控制器上的存储地址输入端，数据请求控制器包括有一个存储请求地址序列，且该序列用于接收来自遗漏地址输出的主存储地址以及来自快取写入地址输出的快取存储地址，且其提供的主存储地址当作请求存储地址至存储地址输入端以先进先出的方式进行；
数据写入控制器电连接至数据请求控制器以及快取存储器中的写入地址接口，其中，数据写入控制器包括一个快取写入地址序列，且快取写入地址序列接收存储请求地址序列中的快取存储地址，且提供快取存储地址当作快取写入地址至该写入地址接口，以先进先出的方式进行。
2.如权利要求1所述的快取存储系统，其特征在于：还包括有一个数据准备比特阵列，其具有多个分别对应至所述快取存储器的储存空间内的储存空间；
数据准备比特阵列连接至所述数据请求控制器、数据写入控制器及所述数据读取控制器；
数据请求控制器用以负责设定其中一个状态比特，且该状态比特对应的快取存储地址被提供至所述快取写入序列至第一状态；
数据写入控制器用于负责其中一个状态比特对应至所述快取存储地址的储存空间中，经由提供的写入地址接口至一个第二状态；
数据读取控制器用于防止快取读取地址至该读取地址接口至该存
在该快取存储器被该等快取读取地址所定址的储存空间中。
3.一种适用于主存储单元的快取存储系统，包括一个主存储控制器，其特征在于，还包括：一个快取存储器、一个标签存储模块、一个数据读取控制器、一个数据写入控制器；
主存储控制器电连接至主存储单元，并可取出存在主存储单元的存储数据；
快取存储器电连接至主存储控制器，其设有一个写入数据接口、一个用以接收一已指出在储存空间中地址的读取地址接口以及一个读取数据接口；
标签存储模块被用于接收地址信号，并检测出其快取＂找到＂的存在情况，为该输入地址信号在快取存储器中具有一对应的入口，或一快取＂遗漏＂情形，指在主存储单元中需一个存取程序；
数据读取控制器互相连接至标签存储模块以及快取存储器，数据读取控制器包括有一个快取读取地址序列，此序列是为了接收对应至标签存储模块的该地址信号的快取读取地址，并提供该快取存储地址当作快取读取地址至快取存储器中；
数据请求控制器互相连接至标签存储模块以及主存储控制器，该数据请求控制器包括有一个存储请求地址序列，该序列接收一主存储地址，以及一快取存储地址，并对应于至从标签存储模块中的所存在的遗漏情形的地址信号，且其提供主存储地址至主存储控制器去控制从主存储单元所寻回的存储数据；
数据写入控制器互相连接至数据请求控制器及快取存储器，该数据写入控制器包括一个快取写入地址序列，该快取写入地址序列接收存储请求地址序列中的快取存储地址，其提供该快取存储地址当作快取写入地址至快取存储器中去控制在快取存储器中的快取存储。
4.如权利要求3所述的快取存储系统，其特征在于：还包括一个当所述主存储单元中的对应存储数据已被写入所述快取存储器中，用以防止所述数据读取控制器提供所述快取读取地址至快取存储器的装置。
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