CN117795523A - 用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块 - Google Patents

用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块 Download PDF

Info

Publication number
CN117795523A
CN117795523A CN202280055189.7A CN202280055189A CN117795523A CN 117795523 A CN117795523 A CN 117795523A CN 202280055189 A CN202280055189 A CN 202280055189A CN 117795523 A CN117795523 A CN 117795523A
Authority
CN
China
Prior art keywords
layer
dielectric material
chip card
metal
card module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280055189.7A
Other languages
English (en)
Inventor
E·艾玛德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aike Co
Original Assignee
Aike Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aike Co filed Critical Aike Co
Publication of CN117795523A publication Critical patent/CN117795523A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5388—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates for flat cards, e.g. credit cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07722—Physical layout of the record carrier the record carrier being multilayered, e.g. laminated sheets
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07745—Mounting details of integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/0775—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card arrangements for connecting the integrated circuit to the antenna
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10098—Components for radio transmission, e.g. radio frequency identification [RFID] tag, printed or non-printed antennas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1545—Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Credit Cards Or The Like (AREA)
  • Manufacturing Of Printed Circuit Boards (AREA)

Abstract

本发明涉及一种用于制造芯片卡模块的方法，其中电子部件(20)被固定在金属片材(10)的上表面上，然后被由第一电介质材料层(30)覆盖。开口被产生在固化的第一电介质材料层(30)中并且被由填充开口的导电层(50)完全覆盖。蚀刻金属片材(10)和导电层(50)以便实现导体图案。本发明还涉及一种芯片卡模块，其中集成电路(20)被在第一金属层(10)与第二金属层(50)之间放置在电介质材料层(30)内部。本发明还涉及由此获得的芯片卡模块。

Description

用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡 模块
技术领域
本发明涉及一种用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块。更一般地说，本发明涉及将至少一个部件集成到芯片卡模块的印刷电路的厚度中的所述模块的制造。
背景技术
在芯片卡的领域中，卡的模块由其上连接有集成电路(也称为“芯片”)的接触栅网组成，所述模块插入到卡中，以使得集成电路处于所述卡内部，其中各接触与卡的表面齐平。接触栅网是根据单表面或双表面柔性印刷电路制造技术实现的，双表面柔性印刷电路的一个被蚀刻表面对应于接触栅网，并且另一个表面用以容纳芯片并且将其连接到接触栅网。根据使用利用金引线进行的连接的技术(以英语术语“Wire-Bonding(布线接合)”而更为熟知)或根据将翻转的芯片直接接合在印刷电路上的技术(以英语术语“Flip-Chip(倒装芯片)”而更为熟知)，芯片被连接到印刷电路。一旦芯片被连接，芯片就被根据准许控制树脂厚度的技术由树脂覆盖以便对其进行保护。这样实现的模块对应于在与接触栅网相对的表面的中心处具有300至400微米量级的突起的具有介于150和200微米之间的厚度的印刷电路的矩形片件。
以示例方式，申请US2004/256150图示了根据所谓的倒装芯片技术实现针对用于容纳芯片的芯片卡模块的印刷电路。专利US 6,319,827公开了根据所谓的布线接合技术的将NFC天线放置在用于被放置在芯片卡模块中的芯片上的技术。
为了将模块放置在芯片卡中，后者必须包括：第一腔体，其具有矩形片件的形状和印刷电路的厚度；以及第二腔体，其被放置在第一腔体的中心以用于容纳模块的突起，以使得接触栅网与卡的表面齐平。可以通过机械加工或通过模制来实现这样的第一和第二腔体。芯片卡的厚度为800微米，这在模块处创建脆弱区域，其在组装之后也可能具有可感知的形变。此外，实现双腔体具有不可忽视的成本。
此外，芯片卡的厚度要求具有小于200微米的厚度的印刷电路，以便允许在小于400微米的厚度上容纳集成电路及其保护层。实现如此薄的印刷电路要求减少构成印刷电路的所有各层的厚度，这使得其非常柔软并且限制芯片的大小，以用于避免芯片在构成集成电路的硅无法承受的弯曲之后断裂。
发明内容
本发明提出了一种用于制造芯片卡模块的方法，芯片卡模块在其印刷电路的厚度中集成部件，诸如例如硅芯片。凭借这种方法，成为可能的是，实现均匀厚度而没有突起的芯片卡模块，其厚度小于现有技术的模块的厚度。印刷电路比现有技术的印刷电路厚，这可以是不太柔软的并且允许使用更大表面的芯片。此外，在印刷电路的制造期间放置和连接芯片，模块的制造成本有所降低。
更特别地，本发明提出一种用于制造芯片卡模块的方法，所述方法包括以下步骤：
-提供包括至少一个定位标记的第一金属片材，
-在相对于至少一个定位标记定位的位置处在所述金属片材的上表面上部署并且接合至少一个电子部件，
-在金属片材的上表面上和电子部件上沉积第一电介质材料层，
-在固化的第一电介质材料层中实现开口，
-沉积覆盖第一电介质材料层的整个表面的第一导电层，
-沉积填充开口的第二导电层，
-蚀刻第一金属片材和第一导电层以便实现导体图案，蚀刻第一金属片材形成芯片卡接触栅网。
根据第一实施例，沉积第一和第二导电层的步骤可以是同时实现的，并且包括：在第一电介质材料层上并且在开口中沉积起底导体材料的步骤；以及随后的电沉积铜的步骤。
根据第二实施例，沉积第一导电层的步骤是通过在热轧步骤之前沉积第二金属片材完成的，并且实现开口的步骤同时在第一电介质材料层中和第二金属片材中实现开口。
优选地，可以通过激光完成实现开口的步骤。
根据本领域技术人员的选择，电介质材料可以选择自以下材料之一：聚酯、环氧树脂、聚酰亚胺。
在优选的实施例中，第一电介质材料层可以是以液相或糊状相部署的热固性材料，并且其中所述方法包括热轧以便使第一电介质材料层平坦以及使第一电介质材料层固化的步骤。
为了更好地控制印刷电路的厚度，可以借助于具有对压制高度的控制的压机来实现热轧步骤。
为了通过平版印刷对印刷电路进行蚀刻，刻蚀第一金属片材和第一导电层的步骤可以包括以下步骤：
-在第一导电层上并且在第一金属片材的下表面上沉积感光层，
-利用限定待曝光部分的图案的负掩模曝光感光层，
-移除感光层的被曝光部分，
-在其中被曝光的感光层已经被移除的区域上酸侵蚀第一导电层和第一金属片材的下表面。
为了在蚀刻第一导电层的步骤的结束时实现一个或多个另外的金属化层级，所述方法可以包括以下步骤：
-在被蚀刻的第一导电层上沉积第二电介质材料层，
-进行热轧以便使第二电介质材料层平坦并且使第二电介质材料层固化，
-在固化的第二电介质材料层中实现开口，
-沉积覆盖第二电介质材料层的整个表面的第三导电层，
-沉积填充开口的第四导电层，
-蚀刻第三导电层以便实现导体图案。
与蚀刻其它导电层类似，蚀刻第三导电层的步骤可以包括以下步骤：
-在第三导电层上沉积感光层，
-利用限定待曝光部分的掩模来使感光层曝光，
-移除感光层的被曝光的部分，
-在其中被曝光的感光层已经被移除的区域上酸侵蚀第三导电层。
根据另一方面，本发明提出了一种芯片卡模块，其包括：第一金属层和第二金属层，其包围电介质材料层，第一金属层限定用于与芯片卡的表面齐平的接触栅网，第二金属层被蚀刻有限定金属导体的图案，以用于通过在电介质材料层中产生的开口将集成电路的接触点连至接触栅网，其特征在于，集成电路被在第一金属层和第二金属层之间放置在电介质材料层内部。
根据特定实施例，模块可以包括第三金属层，其被通过第二电介质层与第二金属层分离，第二金属层处于第一金属层和第三金属层之间。
附图说明
通过阅读以下的对本发明的特定的实施例的描述，将更好地理解本发明并且本发明的其它特征和优点将显而易见，特定的实施例是以举例说明而非限制的方式给出的并且参照随附附图，在附图中：
[图1]示出根据本发明的方法的充当用于实现芯片卡模块条带的基础的铜条带，
[图2a]、[图2b]、[图2c]、[图2d]、[图2e]、[图2f]、[图2g]和[图2h]图示根据本发明的方法的第一实施例的步骤，
[图3a]和[图3b]示出由根据本发明的方法实现的芯片卡模块的条带，
[图4a]、[图4b]、[图4c]、[图4d]和[图4e]图示根据本发明的方法的第二实施例的步骤，
[图5a]、[图5b]、[图5c]、[图5d]和[图5e]图示根据本发明的方法的实施例变型的步骤，
具体实施方式
在随后的描述中，将描述多个实施例变型。为了简化描述，位于多个图中的要素将使用相同的标号，并且将仅被描述一次。在各种实施例变型中，仅将解释被相对于前述示例修改的要素。
为了解释的目的，附图并非是按比例的，以便能够在同一图中表示如果遵守比例则可能不是可见的细节。为此目的，应当参照描述，以用于具有对所表示的量值的更准确的构想。
为了消除对解释的可能的疑问，关于芯片卡模块，本文档指代用于被插入在芯片卡主体的腔体中并且包括连至用于与所述芯片卡的表面齐平的接触栅网的至少一个芯片的模块。
本发明的制造方法对于在其宽度通常为35至150毫米的几米或甚至几十米的条带上实现连续的芯片卡模块而言是特别有吸引力的。因此，描述主要参照在35毫米条带上制造芯片卡模块，但是描述可以在更宽的条带上实施。
根据本发明的方法开始于提供金属片材。为了能够生产模块条带，金属片材是例如35毫米宽的铜条带10，其被表示在图1中。铜条带10包括在边缘上的孔口11和12，其用于允许在制造链上的受控前移。一些孔口12是更宽的，以便充当定位标记，其允许限定模块在金属条带上的位置。定位标记12尤其被使用在根据本发明的方法中，以用于准确限定放置或机械加工的位置。
在变型中，可能的是所有孔口是定位标记。如果孔口被分隔开对应于两个模块之间的间隔的距离，则尤其如此。相对地，定位标记也可以与用于使条带前移的孔口区分。根据本发明，重要的是在金属条带上具有至少一个定位标记，根据该至少一个定位标记来实施制造方法。
金属条带10例如是铜条带，其厚度例如是35μm，以用于实现芯片卡模块。本领域技术人员可以自由使用不同于铜的其它材料，诸如例如钢或铝，并且金属条带10的厚度可以根据模块所针对的应用而变化。
图2a至图2h图示根据方法的第一实施例实施的各种步骤。在图2a中，金属条带10位于部件放置工具下方。条带的位置由放置工具借助于定位标记12标识，工具实现如下步骤：将电子部件20部署并且接合到相对于定位标记定位的位置。在芯片卡模块的情况下，电子部件20是具有例如150μm的量级的厚度的直接从晶片切割的薄的硅芯片类型的集成电路。使用普遍用于制造芯片卡模块的薄层形式的粘合剂21根据已知技术实现电子部件20的接合。粘合剂21(例如，环氧胶滴状物)被放置在部件20上或条带10上，然后部件20被放置在条带10上并且压力被施加在部件上，将胶的滴状物减小到10μm至20μm的量级的厚度的薄层，并且确保在条带上的接合。可以使用其它接合技术，只要胶层的厚度是相同的量值量级。
图2b图示沉积电介质材料层30的随后步骤。电介质材料30可以是环氧树脂、聚酰亚胺、聚酯或普遍用作电介质材料的任何其它材料。根据优选实施例，电介质材料30以液相或所谓的糊状相部署，也就是说，液相具有足以在没有应力的情况下不流动的粘度，粘度取决于所部署的电介质材料的厚度。电介质材料的沉积是在条带10的前移时实现的，其中计算液体材料的输送量以用于获得期望的厚度。对于芯片卡模块，控制输送量以用于获得在条带的不包括芯片的部分上的200μm量级的厚度和在电子部件上的35μm量级的厚度。电介质层可以然后被UV交联或热固化。
为了获得对电介质层30的厚度的更好的控制，优选的是，使用热固性类型的电介质材料，并且通过控制压制高度来实现热轧，以便使所述电介质层30平坦并且固化。在这方面，可能的是在糊状相形式的电介质层上部署离型膜，然后对整体进行热轧。在热轧之后移除离型膜。
热轧可以通过如下来完成：移动覆盖有电介质层30的条带10和在以对应于用于电介质层30的期望距离的预定距离分离的圆柱体之间的离型膜。然而，使用圆柱体可能在硅芯片上创建应力，如果电介质材料的厚度很小，则这有损坏硅芯片的风险。
在芯片卡模块的情况下，期望具有最小的可能的厚度。此外，优选的是使用如下的热轧技术：其使用诸如例如在2021年3月29日提交的编号为2103188的法国专利申请中描述的受控高度压机。这样的技术在于：使条带10的运动停止于竖直下降直到预定高度的压机下方，以便施加压力和热以用于使电介质材料固化。然后使压机放开并且条带10前移允许改变压制区域的距离。因此，可能的是获得相对平坦的受控厚度的电介质层30。
电介质层30已经被固化，然后产生实现开口40的步骤，如在图2c中图示那样。开口40的实现是例如借助于将在对应于接触位置的部位处蒸发电介质材料的YAG类型激光器产生的。接触位置被相对于定位标记定位，以使得开口对应于集成电路20的接触区以及其中期望实现与金属条带10的接触的位置。为了更准确或者以替代方式，集成电路20的接触端子的位置的定位也可以通过X射线位置读取完成。
然后，如在图2d中图示那样实现导电层50的沉积。部署导电层50以用于覆盖整个电介质层30并且用于填充开口40。以示例方式，在两个时段中部署导电层50。在第一时段中，在整个表面上部署起底导体材料的沉积，然后于是在起底导体材料层上实现更导电的金属(例如铜)的电沉积，以用于改进导电层50的导电性。起底导体材料可以具有不同性质，并且沉积方法可以根据材料而变化。根据优选的方式，起底导体材料是例如碳、石墨或钯，并且沉积是通过将条带浸入含有起底导体材料的浸浴中来实现的，以便起底导体材料被部署在电介质层30上。一旦电介质层30被覆盖有导体材料薄层，就将条带运至第二浸浴中以用于实现电沉积，直到获得35μm量级的铜层厚度。这样实现的导电层50被连接到金属条带10和芯片20的接触区域。
以替代的方式，可以通过金属的真空阴极溅射来实现导电层50。阴极溅射可以被用于起底导电层的沉积或者用于整体上部署导电层50。然而，通过阴极溅射实施沉积是实施起来更昂贵的，尤其是如果待部署的金属的量很大的话。
为了获得模块，然后根据已知技术实现蚀刻导电层50和金属条带10的步骤。以优选示例的方式，通过平版印刷和酸侵蚀实现蚀刻步骤。然而，可以使用其它蚀刻方法。在优选示例中，如在图2e中示出那样，感光材料层60被部署在金属层50上和金属条带10的下表面上。要从感光层60除去的部分70然后被借助于未表示的掩模曝光于UV，然后这些部分70被移除，如在图2f中示出那样。条带然后被传递到酸浸浴中，以便在金属条带10中和导电层50中产生开口80。
然后完全移除其余的感光层60，如在图3a中示出那样，在模块的背表面上留下为显见的是天线90和金属导体91，其将集成电路的接触点连至模块的前表面的接触栅网92，如在图3b中示出那样。这样实现的模块的具有例如为270μm的厚度，这远小于现有技术的模块的厚度。如果期望具有更刚性的模块，则本领域技术人员可以使用更大的金属和电介质材料的厚度，同时仍然能够获得比现有技术的模块小的模块厚度。此外，模块是平坦的，简化了芯片卡的机械加工。
图4a至图4e图示根据本发明的方法的第二实施例。图4a图示集成电路20在金属条带10上的部署和接合，与在图2a中实现的相同。然后，电介质材料层30被以液相部署，以用于覆盖金属条带10和集成电路20，如在图4b中示出那样。在第二示例中，电介质材料是粘度足够大以避免在其自重的作用下流动的热固性材料。在图4c中，在热轧步骤之前，第二金属条带51被部署在电介质材料层30上。第二金属条带51是例如厚度为35毫米的铜条带，这允许避免使用离型膜。因此通过如下来实现热轧：使用具有受控压制高度的压机以轧制包围电介质材料层30的两个金属条带10和51并且加热组件，直到电介质层交联。
实现开口实现步骤，如在图5d中图示那样。开口40的实现是例如借助于将在对应于接触位置的部位处蒸发第二金属条带51的金属和电介质材料的YAG类型激光器来产生的。接触位置被相对于定位标记定位，以使得开口对应于集成电路20的接触区以及其中期望实现与金属条带10的接触的位置。
然后，如在图5e中图示那样实现导电层52的沉积。部署导电层52以用于填充开口40。以示例方式，通过金属的阴极溅射或者通过允许控制金属沉积位置的任何其它金属化方法来局部地部署导电层52。
为了完成印刷电路，然后根据已知技术实现蚀刻金属条带10和51的步骤。以优选示例的方式，通过平版印刷和酸侵蚀实现蚀刻步骤，如在图2e至图2h中图示那样。
本领域技术人员将领会，第二实施例具有更少的制造步骤，尽管开口的金属化的实现是更复杂的。此外，第二示例允许获得用于位于模块的后部上的导体的更好的表面状态。
根据两个实施例之一实现的芯片卡模块包括近场天线90，其大小由金属导体91限制在中心。此外，为了能够闭合天线90，天线被连至接触栅网的接触C4和C8，这仅对于具有八个接触的模块而言是可能的。获得如此薄的模块的优点还允许能够在具有小于现有技术的模块的厚度的厚度的同时添加第三导电层。使用第三导电层允许将天线实现在第三层上，而后者不受金属导体限制或者仅需要被连至对接触区。
图5a至图5f图示根据本发明的允许将第三导电层添加到模块上的方法的实施例。在图5a中，在条带提供从先前示例之一获得的被蚀刻模块。这样的模块例如具有270μm的厚度。
电介质材料层530在60μm量级的厚度上以液相形式部署在金属层50上。电介质层然后被热轧以与在有关于图2b的第一实施例中描述的相同的方式固化。然而，热轧高度被固定以用于将层减少到50μm的厚度，以便电介质材料层确实地填充金属层50的开口80。在固化之后，然后在电介质层530中产生开口540。开口540的实现例如是借助于将在对应于接触位置的部位处蒸发电介质材料的YAG类型激光器产生的。接触位置被相对于定位标记定位，以使得开口对应于金属层50的对其而言期望与第三金属层的电接触的导体区域。
然后如在图5c中图示那样实现导电层550的沉积。部署导电层550以用于覆盖整个电介质层530并且用于填充开口540。以优选示例的方式，在两个时段中部署导电层550。在第一时段中，在整个表面上部署起底导体材料，然后于是在碳层上实现金属(例如铜)的电沉积，以用于改进导电层550的导电性。实现电沉积直到获得35μm量级的铜层厚度。这样实现的导电层550被连接到金属层50的允许对金属条带10和/或芯片20的接触区域进行互连的导体区域。
然后蚀刻导电层550，如在图5d中图示那样。根据已知技术实现蚀刻导电层550的步骤。以优选示例的方式，通过平版印刷和酸侵蚀实现蚀刻步骤。感光材料层560被部署在金属层550上和金属条带10的下表面上。然而，只有部署在金属层550上的感光层560被借助于掩模曝光于UV，部署在金属条带上的感光层560仅用于在酸浸浴期间保护金属条带10。当条带在酸浸浴中通过时，在导电层550中产生开口580。
然后借助于溶剂完全移除感光层560，如在图5e中示出那样。因此，模块的背表面可以包括天线590，其被连至位于金属层50上的金属导体91。这样实现的模块虽然具有三个金属层，但是具有345μm的厚度，这远小于现有技术的模块。
本发明的方法不限于制造包括单个芯片的芯片卡模块。一个或多个有源或无源部件也可以被放置在电介质层中，将可取的是，使电介质层的厚度适配于最厚部件的高度。

Claims (13)

1.一种用于制造芯片卡模块的方法，其特征在于，所述方法包括以下步骤：
-提供包括至少一个定位标记(12)的第一金属片材(10)，
-在相对于所述至少一个定位标记(12)定位的位置处在所述金属片材(10)的上表面上部署并且接合至少一个电子部件(20)，
-在金属片材(10)的上表面上和电子部件上沉积第一电介质材料层(30)，
-在固化的第一电介质材料层(30)中实现开口(40)，
-沉积覆盖第一电介质材料层的整个表面的第一导电层(50、51)，
-沉积填充开口的第二导电层(50、52)，
-蚀刻第一金属片材(10)和第一导电层(50、51)以便实现导体图案，蚀刻第一金属片材(10)形成芯片卡接触栅网(92)。
2.如权利要求1所述的用于制造芯片卡模块的方法，其中沉积第一和第二导电层(50)的步骤是同时实现的，并且包括：在第一电介质材料层上并且在开口中沉积起底导体材料的步骤；以及随后的电沉积铜的步骤。
3.如权利要求1所述的用于制造芯片卡模块的方法，其中沉积第一导电层的步骤是通过在热轧步骤之前沉积第二金属片材(51)完成的，并且实现开口的步骤同时在第一电介质材料层(30)中和第二金属片材(51)中实现开口(40)。
4.如前述权利要求之一所述的用于制造芯片卡模块的方法，其中通过激光完成实现开口的步骤。
5.如前述权利要求之一所述的用于制造芯片卡模块的方法，其中电介质材料(30)选择自以下材料之一：聚酯、环氧树脂、聚酰亚胺。
6.如前述权利要求之一所述的用于制造芯片卡模块的方法，其中第一电介质材料层(30)是以液相或糊状相部署的热固性材料，并且其中所述方法包括进行热轧以便使第一电介质材料层平坦并且使第一电介质材料层固化的步骤。
7.如前述权利要求所述的用于制造芯片卡模块的方法，其中借助于具有对压制高度的控制的压机来实现热轧步骤。
8.如前述权利要求之一所述的用于制造芯片卡模块的方法，其中电子部件(20)是集成电路。
9.如前述权利要求之一的用于制造芯片卡模块的方法，其中蚀刻第一金属片材(10)和第一导电层(50)的步骤包括以下步骤：
-在第一导电层(50、51)上并且在第一金属片材(10)的下表面上沉积感光层(60)，
-利用限定待曝光部分的图案的负掩模曝光感光层(60)，
-移除感光层(60)的被曝光部分(70)，
-在其中被曝光的感光层已经被移除的区域上酸侵蚀第一导电层(50、51)和第一金属片材(10)的下表面。
10.如前述权利要求之一所述的用于制造芯片卡模块的方法，其中在蚀刻第一导电层的步骤的结束时，所述方法包括以下步骤：
-在被蚀刻的第一导电层(50、51)上沉积第二电介质材料层(530)，
-进行热轧以便使第二电介质材料层(530)平坦并且使第二电介质材料层(530)固化，
-在固化的第二电介质材料层(530)中实现开口(540)，
-沉积覆盖第二电介质材料层(530)的整个表面的第三导电层(550)，
-沉积填充开口的第四导电层(550)，
-蚀刻第三导电层(550)以便实现导体图案。
11.如前述权利要求所述的用于制造芯片卡模块的方法，其中蚀刻第三导电层(550)的步骤包括以下步骤：
-在第三导电层上沉积感光层(560)，
-利用限定待曝光部分的掩模使感光层(560)曝光，
-移除感光层(560)的被曝光的部分，
-在其中被曝光的感光层已经被移除的区域上酸侵蚀第三导电层(550)。
12.一种芯片卡模块，包括：第一金属层(10)和第二金属层(50)，其包围电介质材料层(30)，第一金属层(10)限定用于与芯片卡的表面齐平的接触栅网(92)，第二金属层(50)被蚀刻有限定金属导体(91)的图案，以用于通过在电介质材料层(30)中产生的开口将集成电路的接触点连至接触栅网(92)，其特征在于，集成电路(20)被在第一金属层(10)与第二金属层(50)之间放置在电介质材料层(30)内部。
13.如前述权利要求所述的芯片卡模块，其包括第三金属层(550)，第三金属层(550)被通过第二电介质层(530)与第二金属层(50)分离，第二金属层(50)处于第一金属层(10)与第三金属层(550)之间。
CN202280055189.7A 2021-06-07 2022-05-30 用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块 Pending CN117795523A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FRFR2105980 2021-06-07
FR2105980A FR3123778A1 (fr) 2021-06-07 2021-06-07 Procédé de fabrication d’un circuit imprimé intégrant un composant électronique et module de carte à puce obtenu par ledit procédé.
PCT/EP2022/064651 WO2022258420A1 (fr) 2021-06-07 2022-05-30 Procédé de fabrication d'un module de carte à puce et module de carte à puce obtenu par ledit procédé

Publications (1)

Publication Number Publication Date
CN117795523A true CN117795523A (zh) 2024-03-29

Family

ID=77411811

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280055189.7A Pending CN117795523A (zh) 2021-06-07 2022-05-30 用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块

Country Status (5)

Country Link
US (1) US20240290726A1 (zh)
EP (1) EP4352652A1 (zh)
CN (1) CN117795523A (zh)
FR (1) FR3123778A1 (zh)
WO (1) WO2022258420A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7010845A (zh) 1970-07-22 1972-01-25
FR2780551B1 (fr) * 1998-06-29 2001-09-07 Inside Technologies Micromodule electronique integre et procede de fabrication d'un tel micromodule
DE19840220A1 (de) * 1998-09-03 2000-04-20 Fraunhofer Ges Forschung Transpondermodul und Verfahren zur Herstellung desselben
FR2810768B1 (fr) * 2000-06-26 2003-11-28 Gemplus Card Int Procede de fabrication de cartes a puce hybrides et cartes a puce obtenues par ledit procede
JP3868745B2 (ja) * 2001-02-02 2007-01-17 松下電器産業株式会社 チップ内蔵基材及びその製造方法
JP4724923B2 (ja) * 2001-02-08 2011-07-13 大日本印刷株式会社 接触・非接触兼用型ｉｃモジュールとその製造方法
DE10145752B4 (de) * 2001-09-17 2004-09-02 Infineon Technologies Ag Nicht-leitendes, ein Band oder einen Nutzen bildendes Substrat, auf dem eine Vielzahl von Trägerelementen ausgebildet ist
JP4479209B2 (ja) * 2003-10-10 2010-06-09 パナソニック株式会社 電子回路装置およびその製造方法並びに電子回路装置の製造装置
JP2011243790A (ja) * 2010-05-19 2011-12-01 Panasonic Electric Works Co Ltd 配線方法、並びに、表面に配線が設けられた構造物、半導体装置、配線基板、メモリカード、電気デバイス、モジュール及び多層回路基板

Also Published As

Publication number Publication date
EP4352652A1 (fr) 2024-04-17
FR3123778A1 (fr) 2022-12-09
WO2022258420A1 (fr) 2022-12-15
US20240290726A1 (en) 2024-08-29

Similar Documents

Publication Publication Date Title
KR101176814B1 (ko) 반도체 ｉｃ 내장 기판 및 그 제조 방법
US6316289B1 (en) Method of forming fine-pitch interconnections employing a standoff mask
US6489185B1 (en) Protective film for the fabrication of direct build-up layers on an encapsulated die package
KR100613791B1 (ko) 회로 장치 및 그 제조 방법
US7351602B2 (en) Process for producing a thin film with MEMS probe circuits
US6841419B2 (en) Method of fabricating a COF utilizing a tapered IC chip and chip mounting hole
US6288905B1 (en) Contact module, as for a smart card, and method for making same
US6548328B1 (en) Circuit device and manufacturing method of circuit device
EP1354351B1 (en) Direct build-up layer on an encapsulated die package
US8004089B2 (en) Semiconductor device having wiring line and manufacturing method thereof
US7727862B2 (en) Semiconductor device including semiconductor constituent and manufacturing method thereof
KR100400629B1 (ko) 회로 장치 및 그 제조 방법
US20060043570A1 (en) Substrate, semiconductor device, substrate fabricating method, and semiconductor device fabricating method
JPH10163368A (ja) 半導体装置の製造方法及び半導体装置
US7972903B2 (en) Semiconductor device having wiring line and manufacturing method thereof
CN109509727B (zh) 一种半导体芯片封装方法及封装结构
US5762845A (en) Method of making circuit with conductive and non-conductive raised features
EP0147566B1 (en) Method of forming contacts for flexible module carriers
US8053281B2 (en) Method of forming a wafer level package
CN117795523A (zh) 用于制造芯片卡模块的方法以及通过所述方法获得的芯片卡模块
US20020110955A1 (en) Electronic device including at least one chip fixed to a support and a method for manufacturing such a device
US7727861B2 (en) Method and device for contacting semiconductor chips
JP4663172B2 (ja) 半導体装置の製造方法
KR20220135499A (ko) 인쇄회로기판 제조 방법
CN114914163A (zh) 一种芯片封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination