CN117750810A - 显示基板及显示装置 - Google Patents
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Abstract
一种显示基板及显示装置。该显示基板包括衬底基板以及在该衬底基板上的子像素，子像素包括像素电路，像素电路包括数据写入子电路、存储子电路、驱动子电路和电阻器，电阻器连接于发光元件与驱动子电路之间，电阻器与驱动子电路的控制电极同层绝缘设置，且电阻器的电阻率高于驱动子电路的控制电极的电阻率。该显示基板对于解决该像素电路的失效问题有较好的效果。
Description
本申请是申请日为2020年3月19日、申请号为202080000320.0、发明名称为“显示基板及显示装置”的发明专利申请的分案申请。
技术领域
本公开实施例涉及一种显示基板及显示装置。
背景技术
微型OLED(Micro OLED)显示器涉及有机发光二极管(OLED)技术和CMOS技术的结合，与光电子产业和微电子产业的交叉集成相关，促进了新一代微型显示技术的发展，也推进了硅上有机电子、甚至是硅上分子电子的研究和发展。
微型OLED(Micro OLED)显示器具有优秀的显示特性，例如分辨率高、亮度高、色彩丰富、驱动电压低、响应速度快、功耗低等，具有广阔的发展前景。
发明内容
本公开至少一实施例提供一种显示基板，包括衬底基板以及在所述衬底基板上的子像素，所述子像素包括像素电路，所述像素电路包括数据写入子电路、存储子电路、驱动子电路和电阻器。所述数据写入子电路与所述存储子电路的第一端电连接，并配置为响应于控制信号将数据信号传输至所述存储子电路的第一端；所述驱动子电路包括控制电极、第一电极和第二电极，所述驱动子电路的控制电极与所述存储子电路的第一端电连接，所述驱动子电路的第一电极配置为接收第一电源电压，所述驱动子电路的第二电极及所述电阻器的第一端电连接；所述电阻器的第二端用于与发光元件的第一电极电连接，所述驱动子电路配置为响应于所述存储子电路的第一端的电压驱动所述发光元件发光；所述电阻器与所述驱动子电路的控制电极同层绝缘设置，且所述电阻器的电阻率高于所述驱动子电路的控制电极的电阻率。
在一些示例中，所述电阻器和所述驱动子电路的控制电极的材料均为多晶硅材料。
在一些示例中，所述控制信号包括第一控制信号，所述数据写入子电路包括第一数据写入晶体管，所述驱动子电路包括驱动晶体管，所述第一数据写入晶体管为P型金属-氧化物半导体场效应晶体管，所述驱动晶体管为N型金属-氧化物半导体场效应晶体管；所述第一数据写入晶体管的栅极配置为接收所述第一控制信号，所述第一数据写入晶体管的第一极配置为接收所述数据信号，所述第一数据写入晶体管的第二极与所述存储子电路的第一端以及驱动子电路的控制电极电连接；所述驱动晶体管的栅极、第一极和第二极分别作为所述驱动子电路的控制电极、第一电极和第二电极。
在一些示例中，所述驱动子电路的第二电极与所述衬底基板之间形成PN结，所述电阻器的阻值配置为当所述驱动晶体管工作在饱和区时，所述PN结关断。
在一些示例中，所述电阻器的阻值其中，Vs为所述衬底基板的偏置电压，Vcom1为提供给所述发光元件的第二电极的公共电压，Von为所述PN结的导通电压，Is为所述驱动晶体管的饱和电流。
在一些示例中，所述存储子电路包括存储电容，所述存储电容包括第一电容电极和第二电容电极，所述第一电容电极和所述第二电容电极分别作为所述存储子电路的第一端和第二端；所述第一电容电极与所述电阻器同层绝缘设置。
在一些示例中，在平行于所述衬底基板的板面的方向上，所述第一数据写入晶体管和所述驱动晶体管位于所述存储电容的相对两侧。
在一些示例中，在平行于所述衬底基板的板面的方向上，所述电阻器与所述第一数据写入晶体管位于所述第一电容电极的同一侧。
在一些示例中，所述电阻器为U型结构，所述U型结构的开口朝向所述第一电容电极；所述电阻器的第一端和第二端分别位于所述U型结构的两个端部。
在一些示例中，在平行于所述衬底基板的板面的方向上，所述电阻器的第二端更靠近所述驱动晶体管。
在一些示例中，所述子像素还包括第一连接电极，所述第一连接电极将所述电阻器的第一端与所述驱动晶体管的第二极电连接。
在一些示例中，所述第一连接电极通过第一过孔与所述电阻器的第一端电连接，并通过第二过孔与所述驱动晶体管的第二极电连接；在平行于所述衬底基板的板面的方向上，所述第一过孔与所述第二过孔分别位于所述第一电容电极的相对两侧。
在一些示例中，所述存储电容还包括第三电容电极；在垂直于所述衬底基板的方向上，所述第三电容电极位于所述第一电容电极远离所述第二电容电极的一侧，并配置为与所述第二电容电极电连接。
在一些示例中，所述第三电容电极与所述第一连接电极同层绝缘设置且材料相同。
在一些示例中，所述第三电容电极包括间隔的第一部分和第二部分，所述第一部分与所述第二部分分别位于所述第一连接电极的两侧，并分别配置为与所述第二电容电极电连接。
在一些示例中，所述存储电容的第二电容电极为所述衬底基板的第一区，并与所述第一电容电极在垂直于所述衬底基板的方向上重叠。
在一些示例中，所述存储电容的第一电容电极与所述驱动晶体管的栅极同层设置且为一体的结构。
在一些示例中，所述控制信号还包括第二控制信号，所述数据写入子电路还包括第二数据写入晶体管，所述第二数据写入晶体管为N型金属-氧化物半导体场效应晶体管，所述第二数据写入晶体管的栅极配置为接收第二控制信号，所述第二数据写入晶体管的第一极和第一数据写入晶体管的第一极电连接；所述第二数据写入晶体管的第二极与所述第一数据写入晶体管的第二极电连接。
在一些示例中，所述第一数据写入晶体管和所述第二数据写入晶体管的栅极沿第一方向并排设置，且关于沿所述第二方向的对称轴对称；所述第一方向与所述第二方向相交。
在一些示例中，所述子像素还包括第二连接电极，所述第二连接电极包括第一端、第二端和第三端，所述第二连接电极的第一端与所述第一数据写入晶体管的第二极电连接，所述第二连接电极的第二端与所述第二数据写入晶体管的第二极电连接，所述第二连接电极的第三端与所述存储子电路的第一端电连接。
在一些示例中，所述显示基板包括4个所述子像素，所述4个子像素构成一个像素单元组，所述4个子像素沿第一方向和第二方向排为阵列，所述第一方向与所述第二方向相交，所述4个子像素的电阻器在所述衬底基板的正投影位于所述衬底基板中的同一N型阱区内。
在一些示例中，在所述第一方向上相邻的子像素的电阻器关于沿所述第二方向的对称轴对称，在所述第二方向上相邻的子像素的电阻器关于沿所述第一方向的对称轴对称。
在一些示例中，所述存储子电路包括存储电容，所述存储电容包括第一电容电极和第二电容电极，所述第一电容电极和所述第二电容电极分别作为所述存储子电路的第一端和第二端；在所述第一方向上相邻的两个子像素的第一电容电极关于沿所述第二方向的对称轴对称，在所述第二方向上相邻的两个子像素的第一电容电极关于沿所述第一方向的对称轴对称。
在一些示例中，所述4个子像素中的第一电容电极在所述衬底基板的正投影位于所述N型阱区外，且环绕所述N型阱区。
在一些示例中，所述存储电容还包括第三电容电极，在垂直于所述衬底基板的方向上，所述第三电容电极位于所述第一电容电极远离所述第二电容电极的一侧，并配置为与所述第二电容电极电连接；在所述第一方向上相邻的两个子像素的第三电容电极关于沿所述第二方向的对称轴对称，在所述第二方向上相邻的两个子像素的第三电容电极关于沿所述第一方向的对称轴对称。
在一些示例中，所述第三电容电极包括在所述第一方向彼此间隔的第一部分和第二部分，所述第一部分和所述第二部分分别配置为与所述第二电容电极电连接；在所述第一方向相邻的两个子像素的第三电容电极的第一部分彼此连接为一体的结构。
在一些示例中，所述显示基板包括沿所述第一方向布置的多个所述像素单元组，每个像素单元组中的子像素的第三电容电极的第二部分和与所述像素单元组相邻的像素单元组中与所述子像素相邻的子像素的第三电容电极的第二部分彼此连接为一体的结构。
在一些示例中，所述控制信号包括第一控制信号和第二控制信号，所述数据写入子电路包括第一数据写入晶体管和第二数据写入晶体管，所述第一数据写入晶体管的栅极配置为接收所述第一控制信号，所述第二数据写入晶体管的栅极配置为接收所述第二控制信号；所述第一数据写入晶体管的第一极与所述第二数据写入晶体管的第一极电连接，配置为接收所述数据信号；所述第一数据写入晶体管的第二极与所述第二数据写入晶体管的第二极电连接，并与所述存储子电路的第一端以及驱动子电路的控制电极电连接；所述4个子像素的第二数据写入晶体管均位于所述同一N型阱区中。
在一些示例中，在所述第一方向上相邻的子像素的第二数据写入晶体管的栅极关于沿所述第二方向的对称轴对称并连接为一体的结构；在所述第二方向上相邻的两个子像素中的第二数据写入晶体管的栅极关于沿所述第一方向的对称轴对称。
在一些示例中，在所述第二方向上相邻的两个子像素的第二数据写入晶体管的第一极沿所述第一方向对称并连接为一体的结构；在所述第一方向上相邻的两个子像素的第二数据写入晶体管的第一极关于沿所述第二方向的对称轴对称。
在一些示例中，所述像素电路还包括偏置子电路，所述该偏置子电路包括控制端、第一端和第二端，所述偏置子电路的控制端配置为接收偏置信号，所述偏置子电路的第一端和所述存储子电路的第二端均配置为接收第二电源电压，所述偏置子电路的第二端与所述驱动子电路的第二电极及所述电阻器的第一端电连接。
本公开至少一实施例还提供一种显示装置，包括上述显示基板和在所述显示基板上的所述发光元件，所述发光元件的第一电极与所述电阻器的第二端电连接。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1A为本公开至少一实施例提供的显示基板的示意图之一；
图1B为本公开至少一实施例提供的像素电路图之一；
图1C为一种像素电路的结构示意图；
图2A为本公开至少一实施例提供的像素电路图之二；
图2B为本公开至少一实施例提供的像素电路图之三；
图2C为本公开至少一实施例提供的像素电路的信号时序图；
图3A为本公开至少一实施例提供的显示基板的示意图之二；
图3B为图3A所示显示基板沿剖面线I-I’的示意图；
图4A为本公开至少一实施例提供的显示基板的示意图之三；
图4B为本公开至少一实施例提供的显示基板的一个子像素的放大示意图；
图5A-图5E示出了图4A所示显示基板的制作步骤图；
图6A-6B为本公开至少一实施例提供的显示基板的第一导电层的示意图；
图6C示出了图6B沿剖面线IV-IV’的剖视图；
图7A-7B为本公开至少一实施例提供的显示基板的第二导电层的示意图；
图8A-8B为本公开至少一实施例提供的显示基板的第三导电层的示意图；
图9A-9B为本公开至少一实施例提供的显示基板的第四导电层的示意图；
图10A为本公开至少一实施例提供的显示基板的示意图之四；
图10B为图10A中的显示基板的虚线所示区域的放大示意图；
图10C为图10B沿剖面线V-V’的剖视图；
图11A为本公开至少一实施例提供的显示基板的示意图之五；
图11B为本公开至少一实施例提供的显示基板的示意图之六；
图11C为图11B所示显示基板沿剖面线II-II’的剖视图；
图11D为图11B所示显示基板沿剖面线III-III’的剖视图；以及
图12为本公开至少一实施例提供的显示装置的示意图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在OLED(Organic Light-Emitting Diode，有机发光二极管)显示领域，随着高分辨率产品的快速发展，对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。例如，相对于分辨率为4K的OLED显示装置，大尺寸、分辨率为8K的OLED显示装置由于需要设置的子像素单元的个数成倍增加，像素密度相应地成倍增大，一方面信号线的线宽也相应变小，导致信号线的自身电阻变大；另一方面信号线之间的交叠情形变多，导致信号线的寄生电容变大，这些导致信号线的阻容负载变大。相应地，阻容负载引起的信号延迟(RC delay)以及电压降(IR drop)、电压升(IR rise)等现象也会变得严重。这些现象会严重影响显示产品的显示品质。
微型OLED(Micro OLED)显示器通常具有小于100微米的尺寸，例如小于50微米的尺寸等，涉及有机发光二极管(OLED)技术和CMOS技术的结合，将OLED阵列制备在包括CMOS电路的硅基基板上。
微型OLED广泛运用于AR，VR领域，随着技术不断发展其要求实现更高的分辨率，因此对显示基板的结构设计，例如像素和信号线的排布等都提出了更高的要求。
本公开至少一个实施例提供的显示基板，通过设计中的优化的布图布线设计处理，可以实现5.45um×13.6um的亚像素面积，实现了高的分辨率(PPI)和像素电路阵列的优化排布，并具有较好的显示效果。
图1A是本公开至少一实施例提供的显示基板的框图。如图1A所示，该显示基板10包括阵列分布的多个子像素100、多条扫描线11和多条数据线12。每个子像素100包括发光元件和驱动该发光元件的像素电路。多条扫描线11和多条数据线12彼此交叉在显示区中定义出阵列分布的多个像素区，每个像素区中设置一个子像素100的像素电路。该像素电路例如为常规的像素电路，例如为2T1C(即两个晶体管和一个电容)像素电路、4T2C、5T1C、7T1C等nTmC(n、m为正整数)像素电路，并且不同的实施例中，该像素电路还可以进一步包括补偿子电路，该补偿子电路包括内部补偿子电路或外部补偿子电路，补偿子电路可以包括晶体管、电容等。例如，根据需要，该像素电路还可以进一步包括复位电路、发光控制子电路、检测电路等。例如，该显示基板还可以包括位于非显示区中的栅极驱动子电路13和数据驱动子电路14。该栅极驱动子电路13通过扫描线11与像素电路连接以提供各种扫描信号，该数据驱动子电路14通过数据线12与像素电路连接以提供数据信号。其中，图1A中示出的栅极驱动子电路13和数据驱动子电路14，扫描线11和数据线12在显示基板中的位置关系只是示例，实际的排布位置可以根据需要进行设计。
例如，显示基板10还可以包括控制电路(未示出)。例如，该控制电路配置为控制数据驱动子电路14施加该数据信号，以及控制栅极驱动子电路施加该扫描信号。该控制电路的一个示例为时序控制电路(T-con)。控制电路可以为各种形式，例如包括处理器和存储器，存储器包括可执行代码，处理器运行该可执行代码以执行上述检测方法。
例如，处理器可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理装置，例如可以包括微处理器、可编程逻辑控制器(PLC)等。
例如，存储装置可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器可以运行该程序指令期望的功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据。
该像素电路根据需要可以包括驱动子电路、数据写入子电路、补偿子电路和存储子电路，根据需要还可以包括发光控制子电路、复位电路等。
图1B示出了一种像素电路的示意图。如图1B所示，该像素电路包括数据写入子电路111、驱动子电路112和存储子电路113。
数据写入子电路111与存储子电路113的第一端电连接，并配置为响应于控制信号(第一控制信号SEL)将数据信号Vd传输至存储子电路113的第一端。存储子电路113的第二端例如配置为接收第二电源电压VSS。
驱动子电路112包括控制电极(控制端)150、第一电极(第一端)151和第二电极(第二端)152，驱动子电路的控制电极150与存储子电路的第一端电连接，驱动子电路112的第一电极151配置为接收第一电源电压VDD，驱动子电路112的第二电极152与第一节点S电连接，并与发光元件120的第一电极121连接。驱动子电路112配置为响应于存储子电路的第一端的电压驱动发光元件120发光。该发光元件120的第二电极122例如配置为接收第一公共电压Vcom1。
在本公开至少一些实施例中，如图1B所示，该像素电路还包括偏置子电路114。该偏置子电路114包括控制端、第一端和第二端，该偏置子电路114的控制端配置为接收偏置信号；该偏置子电路114的第一端例如配置为接收第二电源电压VSS，该偏置子电路114的第二端与第一节点S电连接。例如该偏置信号为第二公共电压Vcom2。例如，该偏置信号Vcom2为恒定电压信号，例如为0.8V-1V；该偏置子电路114在该偏置信号的作用下为常开状态，配置为提供恒定电流，从而使得施加至发光元件120的电压与数据信号成线性关系，有助于对灰阶实现精细的控制，从而提高显示效果。后文将结合具体电路对此进行进一步说明。
例如，当数据信号(电压)Vd由高变低时，写入发光元件120的第一电极121的灰阶电压需要快速变化，该偏置子电路114还可以允许发光元件120的第一电极121迅速地释放电荷，从而实现较好的动态对比度。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以金属-氧化物半导体场效应晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。
本公开实施例提供的显示基板可以采用刚性基板，例如玻璃基板、硅基板等，也可以由具有优良的耐热性和耐久性的柔性材料形成，例如聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙烯对苯二甲酸乙二醇酯(PET)、聚乙烯、聚丙烯酸酯、多芳基化合物、聚醚酰亚胺、聚醚砜、聚乙二醇对苯二甲酸酯(PET)、聚乙烯(PE)、聚丙烯(PP)、聚砜(PSF)、聚甲基丙烯酸甲酯(PMMA)、三醋酸纤维素(TAC)、环烯烃聚合物(COP)和环烯烃共聚物(COC)等。本公开的实施例均以硅基板为例进行说明，也即像素结构制备于硅基板上，然而，本公开实施例对此不作限制。
例如，该像素电路包括互补型金属氧化物半导体电路(CMOS电路)，也即该像素电路制备于单晶硅衬底基板上。有赖于成熟的CMOS集成电路技术，硅基工艺可以实现较高的精度(例如PPI可以达到6500甚至一万以上)。
例如，当显示基板由于工艺波动导致子像素中的发光元件120的第一电极121与第二电极122发生短路，导致发光元件120的第一电极121的电压过高(例如第一公共电压Vcom1为高电位)或过低(例如第一公共电压Vcom1为低电位)，导致驱动子电路的第二电极与衬底基板之间形成的PN结开启，造成CMOS电路失效，导致显示基板出现暗线等不良。
在一些示例中，例如，该数据写入子电路包括第一数据写入晶体管P1，驱动子电路包括驱动晶体管N2；例如，第一数据写入晶体管为P型金属-氧化物半导体场效应晶体管(PMOS)，驱动晶体管N2为N型金属-氧化物半导体场效应晶体管(NMOS)，该驱动晶体管N2的栅极、第一极、第二极分别作为该驱动子电路112的控制电极150、第一电极151和第二电极152。在这种情形，例如当提供给发光元件120的第二电极122的第一公共电压Vcom1为低电位，且发光元件120的第一电极121与第二电极122发生短路，将导致与该第一电极121直接连接的驱动晶体管的第二极的电位过低。
图1C示出了该像素电路的晶体管失效的示意图。该驱动晶体管N2的N型有源区(如第二极)、P型硅基衬底、该第一数据写入晶体管P1所在的N型阱区以及该第一数据写入晶体管P1的P型有源区(如第一极)形成彼此连接的两个寄生晶体管Q1、Q2，构成的N-P-N-P结构。当驱动晶体管N2的第二极(也即第一节点S处)的电位过低，导致该驱动晶体管N2的第二极(N型重掺杂区)与P型衬底之间的PN结(发射结)正偏，Q1导通，会提供足够大的电流使得寄生晶体管Q2导通，又反过来向寄生晶体管Q1反馈电流，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到VSS，而不受晶体管栅压的控制，造成CMOS像素电路失效；并且该电路失效会导致寄生晶体管Q2不断从发射极，也即从数据线上抽取电流，从而导致与该数据线连接的一列子像素失效，造成显示基板出现暗线等不良，极大地影响了显示效果。
在本公开至少一些实施例中，至少一个子像素还包括电阻器，该电阻器连接于该驱动子电路112的第二电极152与该发光元件120的第一电极121之间，可以起到升高或降低第一节点S电位的作用，从而可以缓解或避免电路失效，提高电路的可靠性，并提高显示效果。
图2A为本公开至少一实施例提供的像素电路的示意图。如图2A所示，该像素电路还包括电阻器130，电阻器130的第一端131与驱动子电路112的第二电极152电连接，第二端132与发光元件120的第一电极121电连接，也即驱动子电路112的第二电极152通过电阻器130与发光元件120的第一电极121电连接。
例如，该电阻器130为恒定电阻或可变电阻，也可以是其它器件(如晶体管)形成的等效电阻。
例如，该电阻器130与驱动子电路112的控制电极150同层绝缘设置，且所述电阻器的电阻率高于所述驱动子电路的控制电极的电阻率，也即该驱动子电路的控制电极的导电率高于该电阻器的导电率。例如，电阻器的电阻率为该控制电极的电阻率的十倍以上。
需要说明的是，本公开中所称的“同层设置”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的结构，它们的材料可以相同或不同。例如，形成同层设置的多种结构的前驱体的材料是相同的，最终形成的材料可以相同或不同。本公开中的“一体的结构”是指两种(或两种以上)结构通过同一道沉积工艺形成并通过同一道构图工艺得以图案化而形成的彼此连接的结构，它们的材料可以相同或不同。
通过这种设置，可以使得驱动子电路控制电极与电阻器在同一构图工艺中形成，从而节省工艺。
例如，电阻器和所述驱动子电路的控制电极的材料均为多晶硅材料，且电阻器的掺杂浓度低于控制电极的掺杂浓度，因此电阻器具有比控制电极高的电阻率。例如，电阻器可以是本征多晶硅或轻掺杂多晶硅，控制电极为重掺杂多晶硅。
在另一些示例中，控制电极和电阻器的材料可以不同。例如，控制电极和电阻器的材料可以分别包括金属以及该金属对应的金属氧化物。例如，该金属可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料。
在本公开至少一实施例中，该数据写入子电路111可以包括由互补的两个晶体管彼此并联构成的传输门电路；该控制信号包括反相的两个控制信号。该数据写入子电路111采用传输门结构的电路可以有助于使数据信号没有损失地传输到存储子电路113的第一端。
例如，数据写入子电路包括第一控制电极、第二控制电极、第一端和第二端，数据写入子电路的第一控制电极和第二控制电极分别配置为接收第一控制信号和第二控制信号，数据写入子电路的第一端配置为接收数据信号，数据写入子电路的第二端与存储子电路的第一端电连接，并配置为响应于所述第一控制信号和所述第二控制信号将所述数据信号传输至所述存储子电路的第一端。
需要注意的是，在本公开实施例的说明中，第一节点S并非一定表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
需要说明的是，在本公开的实施例的描述中，符号Vd既可以表示数据信号端又可以表示数据信号的电平，同样地，符号SEL既可以表示控制信号，也可以表示控制信号端，符号Vcom1、Vcom2既可以表示第一公共电压、第二公共电压，也可以表示第一公共电压端和第二公共电压端；符号VDD既可以表示第一电压端又可以表示第一电源电压，符号VSS既可以表示第二电压端又可以表示第二电源电压。以下各实施例与此相同，不再赘述。
图2B示出了图2A所示像素电路的一种具体实现示例的电路图。如图2B所示，该数据写入子电路111包括彼此并联的第一数据写入晶体管P1和第二数据写入晶体管N1。该第一数据写入晶体管P1和第二数据写入晶体管N1分别为P型金属-氧化物半导体场效应晶体管(PMOS)和N型金属-氧化物半导体场效应晶体管(NMOS)。该控制信号包括互为反相的第一控制信号SEL和第二控制信号SEL_B，该第一数据写入晶体管P1的栅极作为该数据写入子电路的第一控制电极，并配置为接收该第一控制信号SEL，该第二数据写入晶体管N1的栅极作为该数据写入子电路的第二控制电极，并配置为接收该第二控制信号SEL_B。该第二数据写入晶体管N1的第一极和第一数据写入晶体管P1的第一极电连接作为该数据写入子电路的第一端，并配置为接收数据信号Vd；第二数据写入晶体管N1的第二极与第一数据写入晶体管P1的第二极电连接作为该数据写入子电路的第二端，并与驱动子电路112的控制电极150电连接。
例如，该第一数据写入晶体管P1和第二数据写入晶体管N1大小相同，具有相同的沟道宽长比。
该数据写入子电路111利用了晶体管互补的电学特性，无论传输高电平还是低电平，都具有较低的开态电阻，从而具有电学信号传输完整性的优势，可以将数据信号Vd没有损失地传输至存储子电路113的第一端。
例如，如图2B所示，该驱动子电路112包括驱动晶体管N2，例如，该驱动晶体管N2为NMOS。该驱动晶体管N2的栅极、第一极和第二极分别作为驱动子电路112的控制电极、第一电极和第二电极。
例如，该存储子电路113包括存储电容Cst，该存储电容Cst包括第一电容电极141和第二电容电极142，该第一电容电极141和第二电容电极142分别作为该存储子电路113的第一端和第二端。
例如，该电阻器130包括电阻R。例如，驱动子电路112的第二电极152与衬底基板之间形成PN结，电阻器130的阻值配置为当驱动晶体管N2工作在饱和区时，也即该像素电路工作以驱动发光元件120发光时，该PN结关断。在这种情形，即便发光元件120的两个电极之间发生短路，由于该电阻器130上存在压降，可以对该第二电极152的电位进行保护，从而避免了电路失效的发生。
例如，电阻器130的阻值其中，Vs为所述衬底基板的偏置电压，Vcom1为提供给发光元件的第二电极的第一公共电压，Von为所述PN结的导通电压，Is为驱动晶体管N2工作在饱和区的饱和电流，即/>其中，μn为驱动晶体管的载流子迁移率，Cox为栅极绝缘层的单位面积电容，W/L为沟道区的宽长比，Vgs为驱动晶体管的栅极和源极的电压差，Vth为驱动晶体管的阈值电压。例如，该导通电压Von为0.6-0.7V。通过上述设置，可以保证当驱动晶体管N2工作在饱和区时，驱动子电路112的第二电极152与衬底基板之间形成的PN结关断。
例如，发光元件120具体实现为有机发光二极管(OLED)。例如，发光元件120可以为顶发射结构的OLED，可以发红光、绿光、蓝光或白光等。例如，该发光元件120为微型OLED(Micro OLED)。本公开的实施例对发光元件的具体结构不作限制。例如，该发光元件120的第一电极121为OLED的阳极，第二电极122为OLED的阴极，也即该像素电路为共阴极结构。然而，本公开实施例对此不作限制，根据电路结构的变化，该像素电路也可以是共阳极结构。
例如，该偏置子电路114包括偏置晶体管N3，该偏置晶体管N3的栅极、第一极和第二极分别作为偏置子电路114的控制端、第一端和第二端。
图2C示出了图2B所示像素电路的信号时序图，以下将结合图2B所示的信号时序图对图2C所示的像素电路的工作原理进行说明。例如，第二数据写入晶体管、驱动晶体管、偏置晶体管均为N型晶体管，第一数据写入晶体管为P型管，然而本公开实施例对此不做限制。
图2C示出了各信号在连续两个显示周期T1和T2中的波形图，例如该数据信号Vd在显示周期T1为高灰阶电压，在显示周期T2为低灰阶电压。
例如，如图2C所示，每一帧图像的显示过程包括数据写入阶段1以及发光阶段2。该像素电路的一种工作过程包括：在数据写入阶段1，第一控制信号SEL和第二控制信号SEL_B均为开启信号，第一数据写入晶体管P1和第二数据写入晶体管N1导通，数据信号Vd经第一数据写入晶体管P1和第二数据写入晶体管N1传输至驱动晶体管N2的栅极；在发光阶段2，第一控制信号SEL和第二控制信号SEL_B均为关闭信号，由于存储电容Cst的自举效应，存储电容Cst两端的电压保持不变，驱动晶体管N2工作在饱和状态且电流不变，并驱动发光元件120发光。当像素电路从显示周期T1进入到显示周期T2，数据信号Vd由高灰阶电压变为低灰阶电压，偏置晶体管N3在第二公共电压Vcom2的控制下产生稳定的漏极电流，该漏极电流在OLED的显示灰阶需要快速变化时，可以快速泄放OLED阳极存储的电荷。例如，该放电过程发生于显示周期T2的数据写入1，因此在该显示周期T2的发光阶段2，该OLED阳极的电压得以快速下降，从而实现较好的动态对比度，提高了显示效果。
参考图2B，例如，在发光阶段，发光元件OLED在写入灰阶数据时的发光电流为纳安量级(例如为几纳安)，而偏置晶体管N3在偏置信号，也即第二公共电压Vcom2的控制下工作在饱和区，产生的电流为微安量级(例如为1微安)，因此流过驱动晶体管N2的电流几乎全部流入该偏置晶体管N3，可以将二者视作相同，也即 这里假定驱动晶体管N2与偏置晶体管N3具有相同的晶体管导电系数μnCoxW/L，那么得到Vgs1-Vth1＝Vgs2-Vth2，其中，Vgs1和Vth1分别为驱动晶体管N2的栅极和源极的电压差Vgs1以及阈值电压，Vgs2和Vth2分别为偏置晶体管N3的栅极和源极的电压差以及阈值电压，又由于Vgs2-Vth2＝Vcom2-VSS-Vth2，为定值，记作K0，也即Vgs1-Vth1＝K0，即Vd-V0-Vth1＝K0，其中，Vd为发光阶段保持在驱动晶体管N2的栅极的数据信号，V0为第一节点S处的电压。由此，可以推断出第一节点S处的电压V0与数据信号(数据电压)Vd成线性关系。
例如，偏置晶体管N3在偏置信号Vcom2的控制下工作在饱和区，而该偏置晶体管N3的栅极和源极的电压差为Vcom2-VSS，为定值，根据上述饱和区晶体管电流的公式可知，此时流经该偏置晶体管N3的电流为恒定电流，因此该偏置晶体管N3可以视作电流源。
例如，当该第一节点S与发光元件120直接电连接时，电压V0直接加载到该发光元件120的第一电极121上，例如为OLED的阳极电压；当第一节点S通过电阻器130与该发光元件120电连接，由于流过发光元件120的电流极小，因此该第一节点S的电压可以近似等于该发光元件120的第一电极121的电压；也即使得发光元件120的第一电极121的电压与数据信号(数据电压)Vd成线性关系，从而可以实现对灰阶实现精细的控制，提高了显示效果。
例如，第一控制信号SEL和第二控制信号SEL_B为差分互补信号，振幅相同，相位相反。这样有助于提高电路的抗干扰性能。例如，该第一控制信号SEL和第二控制信号SEL_B可以由同一栅驱动电路单元(如GOA单元)输出，从而简化电路。
例如，如图1A所示，显示基板10还可以包括数据驱动电路13和扫描驱动电路14。数据驱动电路13配置为根据需要(例如输入显示装置的图像信号)可发出数据信号，例如上述数据信号Vd。扫描驱动电路14配置为输出各种扫描信号，例如包括上述第一控制信号SEL和第二控制信号SEL_B，其例如为集成电路芯片(IC)或者为直接制备在显示基板上的栅驱动电路(GOA)。
例如，该显示基板采用硅基板作为衬底基板101，该像素电路、数据驱动电路13和扫描驱动电路14都可以集成于该硅基板上。在此情形下，由于硅基电路可以实现较高的精度，该数据驱动电路13和扫描驱动电路14例如也可以形成于对应于该显示基板的显示区的区域中，而并不一定位于非显示区。
例如，显示基板10还包括控制电路(未示出)。例如，该控制电路配置为控制数据驱动电路13施加该数据信号Vd，以及控制栅极驱动电路13施加各种扫描信号。该控制电路的一个示例为时序控制电路(T-con)。控制电路可以为各种形式，例如包括处理器和存储器，存储器包括可执行代码，处理器运行该可执行代码以执行上述检测方法。
例如，处理器可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理装置，例如可以包括微处理器、可编程逻辑控制器(PLC)等。
例如，存储装置可以包括一个或多个计算机程序产品，所述计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器121可以运行该程序指令期望的功能。在计算机可读存储介质中还可以存储各种应用程序和各种数据，例如在上述检测方法中获取的电特性参数等。
以下以采用图2B所示像素电路为例对本公开至少一实施例提供的显示基板进行示例性说明，然而本公开实施例并不限于此。
图3A为本公开至少一个实施例提供的显示基板10的示意图。例如，如图3A所示，该显示基板10包括衬底基板101，多个子像素100位于该衬底基板101上。多个子像素100布置为子像素阵列，该子像素阵列的行方向为第一方向D1，列方向为第二方向D2，第一方向D1与第二方向D2交叉，例如正交。图3A中示例性地示出了两行六列子像素，也即两个像素行20和六个像素列30，并用虚线框分别示出了彼此间隔的三个像素列的区域。
例如，衬底基板101可以为刚性基板，例如玻璃基板、硅基板等，也可以由具有优良的耐热性和耐久性的柔性材料形成，例如聚酰亚胺(PI)、聚碳酸酯(PC)、聚乙烯对苯二甲酸乙二醇酯(PET)、聚乙烯、聚丙烯酸酯、多芳基化合物、聚醚酰亚胺、聚醚砜、聚乙二醇对苯二甲酸酯(PET)、聚乙烯(PE)、聚丙烯(PP)、聚砜(PSF)、聚甲基丙烯酸甲酯(PMMA)、三醋酸纤维素(TAC)、环烯烃聚合物(COP)和环烯烃共聚物(COC)等。本公开实施例均以该衬底基板101为硅基板为例进行说明，然而本公开实施例并不限于此。
例如，该衬底基板101包括单晶硅或者高纯度硅。像素电路通过CMOS半导体工艺形成于衬底基板10上，例如，通过掺杂工艺在衬底基板101中形成晶体管的有源区(包括晶体管的沟道区、第一极和第二极)，并通过硅氧化工艺或者化学气相淀积工艺(CVD)形成各绝缘层、以及通过溅射工艺形成多个导电层从而形成走线结构等。各晶体管的有源区位于衬底基板101的内部。
图3B示出了图3A沿剖面线I-I’的剖视图。为了清楚起见，图3B中省略了一些没有直接连接关系的走线或电极结构。
例如，如图3B所示，该显示基板10包括衬底基板101、依次位于衬底基板101上的第一绝缘层201、多晶硅层102、第二绝缘层202、第一导电层301、第三绝缘层203、第二导电层302、第四绝缘层204、第三导电层303、第五绝缘层205和第四导电层304。以下将对该显示基板10中的结构分层次进行说明，图3B将作为一个参照并一并得到说明。
为了清楚起见并方便说明，图4A示出了该显示基板10位于第一导电层301以下的部分，也即衬底基板101以及其上的第一绝缘层201和多晶硅层102，包括各晶体管(P1、N1-N3)、存储电容Cst以及电阻器130；图4B示出了图4A中一个子像素100的放大示意图；为了清楚起见，在图4A中还对应示出了图3A中剖面线I-I’。图5A-图5E示出了图4A所示的基板结构的形成过程。
如图4B所示，例如，在平行于衬底基板101的板面的方向上，第一数据写入晶体管P1和驱动晶体管N2位于存储电容Cst的相对两侧，例如，在第二方向D2上位于该存储电容Cst的相对两侧。
结合参考图1C，这种设置有助于拉大第一数据写入晶体管P1与驱动晶体管N2的距离，从而增大寄生电路的电阻，进一步降低了CMOS电路的电路失效的风险。
例如，存储电容140的第二电容电极142的材料为导体或半导体。例如，结合图3B和图4B所示，存储电容140的第二电容电极142为衬底基板101的第一区401；例如，该衬底基板101为P型硅基衬底，该第二电容电极142的材料为P型单晶硅。当第一电容电极141上施加电压，衬底基板101中位于该第一电容电极141下方的半导体性质的第一区401形成反型区而变为导体，与该第一区401两侧的接触孔区(如图4B所示的接触孔区145a、145b)形成电连接。在这种情形，并未对该第一区401进行额外掺杂等处理。
在另一示例中，该第一区401例如为衬底基板101中的导体化区域，例如重掺杂区域，从而可以使得第二电容电极142获得稳定的较高的导电率。
例如，该衬底基板101还包括第二区402，该第二区402为衬底基板101中的N型阱区。如图4B所示，例如，第一数据写入晶体管P1和电阻器130在第二方向D2上并排设置于第二区402中。将多晶硅材料的电阻器130设置于N型衬底中有助于减少寄生效应，提高电路特性。
例如，在平行于衬底基板101的板面的方向上，电阻器(R)130与第一数据写入晶体管P1位于第二电容电极142的同一侧。例如，在平行于衬底基板101的板面的方向上，驱动晶体管N2和偏置晶体管N3位于第二电容电极142的同一侧。
例如，如图4B所示，第一数据写入晶体管P1和第二数据写入晶体管P1在第一方向D1上并排设置，并关于沿第二方向D2的对称轴对称。例如，第一数据写入晶体管P1的栅极160和第二数据写入晶体管N1的栅极170在第一方向D1并排设置，并关于沿第二方向D2的对称轴对称。
例如，电阻器130为U型结构，例如为不对称的U型结构，例如该U型结构的两个分支的长度不等。例如，如图4B所示，电阻器130的第二端132更靠近驱动晶体管N2。
将电阻器130设置为U型结构有助于节省电阻器所占用的版图面积，从而提高版图的空间利用率，有助于提高显示基板的分辨率。例如，在相同的空间内，U型结构的电阻器可以增大电阻器的长度，从而得到期望的电阻值。
此外，将电阻器130设计为非对称结构同样是为了合理利用版图空间，例如，如图4B所示，该U型电阻器较短分支的上方设计了接触孔区411a，该接触孔区411a在第一方向D1上与该电阻器130的第二端132并列。例如，该接触孔区411a为N型重掺杂区(N+)。例如，该接触孔区411是为了对第一数据写入晶体管P1所在的阱区401进行偏置，从而避免衬底偏置效应等寄生效应引起的阈值电压变化，提高电路的稳定性。例如，参照图3B，通过将P型衬底101进行低压偏置，N型阱区402进行高压偏置，可以使得二者之间的寄生PN结反偏，对器件进行电性隔离，并降低器件之间的寄生效应，提高电路的稳定性。
例如，U型结构的开口朝向第一电容电极141，电阻器130的第一端131和第二端132分别位于U型结构的两个端部。如图所示，该电阻器130的第一端131设置有接触孔区133，用于与驱动晶体管N2的栅极150电连接；该电阻器130第二端132设置有接触孔区134，用于与发光元件120的第一电极121电连接。
例如，该电阻器130的材料包括多晶硅材料，该接触孔区133、134为掺杂区，用于降低接触电阻；该电阻器130除该接触孔区以外的主体区域例如为本征区或低掺杂区，从而得到期望的电阻值。
例如，存储电容140的第一电容电极141与电阻器130同层绝缘设置，且都包括多晶硅材料；存储电容140的第一电容电极141的掺杂浓度高于电阻器130的主体区的掺杂浓度。例如，该电阻器130的主体区为本征多晶硅材料。
例如，各晶体管P1、N1-N3的栅极160、170、150、180与存储电容140的第一电容电极141同层设置，均包括多晶硅材料。例如，如图4B所示，驱动晶体管N2的栅极150与第一电容电极141彼此连接为一体的结构。
图4B中还分别示出了各晶体管P1、N1-N3的有源区P1a、N1a、N2a和N3a，并示出了第一数据写入晶体管P1的第一极161和第二极162，第二数据写入晶体管N1的第一极171和第二极172，驱动晶体管N2的第一极151和第二极152，偏置晶体管N3的第一极181和第二极182。
图4B中还分别示出了第一数据写入晶体管P1的栅极接触区165、第一接触区163和第二极接触区164，第二数据写入晶体管N1的栅极接触区175、第一接触区173和第二极接触区174，驱动晶体管N2的栅极接触区155、第一接触区153和第二极接触区154，以及偏置晶体管N3的栅极接触区185、第一接触区183和第二极接触区184。例如，各第一极接触区为所对应的第一极用于形成电接触的区域，各第二极接触区为对应的第二极接触区为用于形成电接触的区域，各栅极接触区为对应的栅极用于形成电接触的区域。
例如，第一数据写入晶体管P1的有源区P1a与第二数据写入晶体管N1的有源区N1a在第一方向D1并排设置，并关于沿第二方向D2的对称轴对称。
如图4B所示，驱动晶体管N2的有源区N2a的面积相较于其它晶体管的有源区的面积大，可以获得较大的宽长比，有助于提高驱动晶体管N2的驱动能力，从而提高显示效果。
如图4B所示，对于有源区较大的晶体管，如驱动晶体管N2和偏置晶体管N3，由于有足够空间，可以在其第一极和第二极上分别设置至少两个接触孔区，从而可以与待连接结构获得充分的接触并形成并联结构，从而降低接触电阻。
图4B中还示出了与第一电容电极141上的接触孔区144以及配置为与第二电容电极142电连接的接触孔区145a、145b。如图4B所示，第一电容电极141和第二电容电极142分别对应设置至少两个接触孔区以降低接触电阻。
结合参考图4A，在第一方向D1上相邻的两个子像素100中晶体管(例如包括各晶体管的形状、尺寸等)以及存储电容、电阻器的分布关于沿第二方向D2的对称轴对称，也即该两个子像素中对应的结构分别关于沿第二方向D2的对称轴对称。在第二方向D2上相邻的两个子像素100中晶体管的分布关于沿第一方向D1的对称轴对称。
这种对称设置可以尽量提高工艺误差的均一性，从而提高显示基板的均一性。此外，这种对称设置使得基板中一些同层设置且可以彼此连接的结构可以一体形成，相较于分开设置，可以使得像素布局更加紧凑，提高空间的利用率，从而提高了显示基板的分辨率。
例如，如图4A所示，在第一方向D1上相邻的两个子像素100的第二区402为一体的结构，在第二方向D2上相邻的两个子像素100的第二区402为一体的结构，也即该相邻的四个子像素100中的第一数据写入晶体管N1和电阻器130位于同一阱区。相较于分别设置独立的阱区，这种设置可以在满足设计规则的前提下使得像素的排布更加紧凑，有助于提高显示基板的分辨率。
例如，如图4A所示，在第二方向D2上相邻的两个子像素的第一数据写入晶体管P1的有源区P1a彼此连接为一体的结构，也即该两个第一数据写入晶体管P1的有源区P1a位于同一第二区402的同一掺杂区A1(P阱)中，且该两个第一数据晶体管P1的第一极彼此连接为一体的结构，以接收同一数据信号Vd。
例如，如图4A所示，在第二方向D2上相邻的两个子像素的第二数据写入晶体管N1的有源区N1a彼此连接为一体的结构，也即该两个第二数据写入晶体管N1的有源区N1a位于衬底基板101的同一掺杂区A2(N阱)中，且该两个第二数据写入晶体管N1的第一极彼此连接为一体的结构，以接收同一数据信号Vd。
例如，如图4A所示，在第一方向D1上相邻的两个子像素100的第一数据写入晶体管P1的栅极或者第二数据写入晶体管N2的栅极彼此连接为一体的结构。
由于对于每行像素，第一数据写入晶体管P1的栅极都配置为接收同一第一控制信号SEL，第二数据写入晶体管N1的栅极都配置为接收同一第二控制信号SEL_B。又由于在第一方向D1上相邻的两个子像素的晶体管镜像对称，在第一方向D1上交替出现两个子像素的第一写入晶体管P1相邻的情形与第二写入晶体管N1相邻的情形。因此相邻两个第一数据写入晶体管P1的栅极可以直接连接为一体的结构，形成第一控制电极组191，相邻的第二数据写入晶体管N1的栅极可以直接连接为一体的结构，形成第二控制电极组192。这种设置可以在满足设计规则的前提下使得像素的排布更加紧凑，有助于提高显示基板的分辨率。
如图4A所示，对于第一方向D1上相邻的两个子像素100，当它们的驱动晶体管N2相邻的情形，两个驱动晶体管N2的有源区N2a彼此连接为一体的结构，也即该两个驱动晶体管N2的有源区N2a位于衬底基板101的同一掺杂区B(N阱)中，且该两个驱动晶体管N2的第一极彼此连接为一体的结构，形成第三控制电极组193，以接收同一第一电源电压VDD；当它们的偏置晶体管N3相邻的情形，两个偏置晶体管N3的栅极彼此连接为一体的结构，以接收同一第二公共电压Vcom2；两个偏置晶体管N3的有源区N3a彼此连接为一体的结构，也即该两个偏置晶体管N3的有源区N3a位于衬底基板101的同一掺杂区C(N阱)中，且该两个偏置晶体管N3的第一极彼此连接为一体的结构，以接收同一第二电源电压VSS。
这种设置可以在满足设计规则的前提下使得像素的排布更加紧凑，有助于提高显示基板的分辨率。
图5A-图5D示出了图4A所示的基板结构的形成过程，为了清楚起见，图中仅示出了两行两列子像素，也即相邻的四个子像素100，该四个子像素100构成一个像素单元组。图4A中用虚线框示意出了该像素单元组420。例如，该显示基板包括沿第一方向D1和第二方向D2排列的多个像素单元组。
以下结合图5A-5D对本公开实施例提供的显示基板的形成过程进行示例性说明，然而这并不作为对本公开的限制。
例如，提供一块硅基衬底基板，例如其材料为P型单晶硅。N型晶体管(例如驱动晶体管)可以直接在该P型硅衬底上制作，也即该P型衬底充当该N型晶体管的沟道区，有利于发挥NMOS器件高速的优势，提高了电路性能。
如图5A所示，例如，在P型硅衬底基板上进行N型掺杂，形成N型阱区，也即第二区402，以作为第一数据写入晶体管P1和电阻器130的衬底。
例如，在第一方向D1上相邻的两个子像素的第二区402可以彼此连接，在第二方向D2上相邻的两个子像素的第二区402可以彼此连接。例如，在进行该N型掺杂时对该衬底基板101上不掺杂的区域进行遮挡。
结合图4B和图5B所示，例如，在该衬底基板101上形成第一绝缘层201，接着在该第一绝缘层201上形成多晶硅层102。
该第一绝缘层201包括各晶体管的栅极绝缘层，还包括存储电容Cst的介质层104。该多晶硅层102包括第一电容电极141、电阻器130以及各晶体管(P1、N1-N3)的栅极150、160、170、180。
该第一数据写入晶体管P1的栅极位于该第二区402，该N型阱区充当该P型晶体管的沟道区。该电阻器130也形成于该第二区402，也即该电阻器130在衬底基板上的正投影位于该第二区内。将多晶硅材料的电阻器130形成于N型衬底中有助于减少寄生效应，提高电路特性。各N型晶体管直接形成在该N型阱区外的P型衬底上。
例如，如图5B所示，每个像素单元组中的4个子像素的第一电容电极141在衬底基板的正投影位于该第二区402外，且环绕该第二区402。例如，该第二区402为矩形，每个子像素的第一电容电极141在衬底基板的正投影环绕该矩形的一个角；例如，每个第一电容电极141包括一个凹入结构，该凹入结构的轮廓为L形，该矩形的一个角伸入该凹入结构的正投影，与该L形轮廓匹配。
如图5B所示，在第一方向D1上相邻的两个子像素中的多晶硅层的图案关于沿第二方向D2的对称轴对称；在第二方向D2上相邻的两个子像素中的多晶硅层的图案关于沿第一方向D1的对称轴对称，也即该多晶硅层的图案为对称图案。例如，如图5B所示，在所述第一方向上相邻的子像素的电阻器关于沿所述第二方向的对称轴对称，在所述第二方向上相邻的子像素的电阻器关于沿所述第一方向的对称轴对称。例如，在所述第一方向上相邻的子像素的第一电容电极关于沿所述第二方向的对称轴对称，在所述第二方向上相邻的子像素的第一电容电极关于沿所述第一方向的对称轴对称。
例如，在第一方向D1上相邻的两个子像素的第一数据写入晶体管P1和第二数据写入晶体管N1的栅极分别关于沿所述第二方向的对称轴对称。例如，在第一方向D1上相邻的两个子像素的第一数据写入晶体管P1或者第二数据写入晶体管N1的栅极一体成型。
例如，在第二方向D2上相邻的两个子像素的第一数据写入晶体管P1和第二数据写入晶体管N1的栅极分别关于沿所述第一方向的对称轴对称。
例如，通过热氧化法在衬底基板上形成该第一绝缘层。例如，该第一绝缘层的材料为硅的氮化物、氧化物或氮氧化物。
例如，通过化学气相淀积工艺(PVD)在该第一绝缘层上形成多晶硅材料层，然后对该多晶硅材料层进行光刻工艺形成该多晶硅层102。
图5C示出了衬底基板的掺杂窗口区103(左图)，并在图5B所示基板结构上示出了该掺杂窗口区(右图)。例如，该掺杂为重掺杂，以在衬底基板上形成用于电连接的接触孔区。例如，该掺杂窗口区包括各晶体管的源极区和漏极区。例如，该掺杂窗口区还包括衬底的各接触孔区以及电阻器130的接触孔区，例如包括图4B所示的接触孔区400a、400b、411a、411b、145a、145b、133、134。例如，由于晶体管的栅极由多晶硅材料形成，也需要对该多晶硅栅极进行掺杂。在进行掺杂时，需要形成阻挡层以遮挡非掺杂区域，而仅仅暴露出相应的掺杂窗口区及非晶硅区。
需要说明的是，图5C仅对各掺杂窗口区进行了示意，在实际进行掺杂工艺时再设置相应的阻挡层/掩模层暴露相应的掺杂窗口区及多晶硅区进行掺杂即可。例如，该阻挡层/掩模层的材料可以是光刻胶或者氧化物材料。
如图5D所示，对应电阻器130形成阻挡层135。为了保护电阻器130的阻值，需要在掺杂过程中对电阻器130进行遮挡以避免电阻器130因掺杂而被破坏。该阻挡层135遮挡住了电阻器130的主体部分，仅暴露出电阻器130两端的接触孔区133、134。
例如，该阻挡层135可以是硅的氮化物、氧化物或者氮氧化物，也可以是光刻胶材料。待掺杂工艺结束后，该阻挡层135可以保留在显示基板中，也可以去除。
在另一些示例中，该电阻器130的阻挡层135也可以在掺杂时同其它区域的阻挡层/掩模层一同形成，本公开实施例对此不作限制。
例如，在掺杂过程中，需要分别进行N型掺杂和P型掺杂，例如以形成N型晶体管的源极区和漏极区以及P型晶体管的源极区和漏极区。在进行N型掺杂工艺时，需要形成阻挡层不进行N型掺杂的区域遮挡；在进行P型掺杂工艺时，需要形成阻挡层将不进行P型掺杂的区域遮挡。
图5E中用不同的阴影图案(左图)示出了N型掺杂区SN和P型掺杂区SP，并在图5D所示的基板上示出了该N型掺杂区SN和P型掺杂区SP(右图)。该N型掺杂区SN和P型掺杂区SP在图4B中也示出，可以一并参照。
例如，进行N型掺杂工艺包括形成阻挡层覆盖该P型掺杂区SP，并覆盖N型掺杂区SN中除掺杂窗口区及多晶硅区以外的区域，仅保留N型掺杂区SN中的掺杂窗口区以及多晶硅区，也即该SN区与图5C所示掺杂窗口区103及多晶硅区的重叠区域；然后进行N型掺杂工艺。对照图4B，通过该N型掺杂工艺可以形成晶体管N1-N3的栅极以及第一极和第二极，以及接触孔区411a、411b、145a、145b。该N型掺杂工艺可例如可以为离子注入工艺，掺杂元素例如可以是硼元素。
例如，进行P型掺杂工艺包括形成阻挡层覆盖该N型掺杂区SN，并覆盖P型掺杂区SP中除掺杂窗口区及多晶硅区以外的区域，仅保留P型掺杂区SP中的掺杂窗口区及多晶硅区，也即该SP区与图5C所示掺杂窗口区103及多晶硅区的重叠区域；然后进行P型掺杂工艺。对照图4B，通过该P型掺杂工艺可以形成晶体管P1的栅极、第一极和第二极，以及接触孔400a、400b、133、134。该P型掺杂工艺可例如可以为离子注入工艺，掺杂元素例如可以是磷元素。
在掺杂过程中，例如采用离子注入工艺，多晶硅图案可以充当掩模，使得离子对于硅基衬底的注入正好发生在该多晶硅的两侧，从而形成了各晶体管的第一极和第二极，实现了自对准。此外，原本电阻较高的多晶硅经过掺杂工艺电阻率降低，可以形成各晶体管的栅极以及该第一电容电极。因此，采用多晶硅材料作为电阻器及栅极材料具有多种有益效果，并节省了工艺成本。
如此，就形成了图4A所示的显示基板的结构，包括各晶体管P1、N1-N3以及电阻器130、存储电容Cst。
例如，在第一方向D1上相邻的两个子像素中相应的晶体管、电阻器及存储电容Cst分别关于沿第二方向D2的对称轴对称；在第二方向D2上相邻的两个子像素中相应的晶体管、电阻器及存储电容Cst分别关于沿第一方向D1的对称轴对称。
需要说明的是，在本实施例中，存储电容Cst为场效应形成的电容，在第一电容电极141上施加电压后，衬底基板101中位于该第一电容电极141下方的区域产生反型电荷，将该存储电容Cst的下极板，也即第二电容电极142导体化。
在另一些实施例中，也可以预先对衬底基板101位于该第一电容电极141下方的区域进行导体化处理(例如掺杂处理)形成该第二电容电极142。本公开实施例对此不作限制。
在图4A所示的基板上依次形成第二绝缘层202、第一导电层301、第三绝缘层203、第二导电层302、第四绝缘层204、第三导电层303、第五绝缘层205和第四导电层304，就形成了图3A所示的显示基板。
图6A和图6B分别示出了第一导电层301的图案以及该第一导电层301设置于图4A所示基板结构上的情形，图6C示出了图6B沿剖面线IV-IV’的剖视图；图6B中还示出了第二绝缘层202中的过孔，该过孔与图4B中的各接触区一一对应，用于将各接触孔区与第一导电层301中的图案电连接。为了清楚起见，图中仅示出了两行六列子像素，并用虚线框示出了一个子像素100的区域；此外在图6B中还对应示出了图3A中剖面线I-I’所在的位置。
如图6A所示，在第一方向D1上相邻的两个子像素中的第一导电层的图案关于沿第二方向D2的对称轴对称；在第二方向D2上相邻的两个子像素中的第一导电层的图案关于沿第一方向D1的对称轴对称。以下将以一个子像素为例对该第一导电层的图案进行示例性说明。
如图6A所示，该第一导电层301包括连接电极313(本公开中第一连接电极的一个示例)，该连接电极313用于将电阻器130的第一端131与驱动子电路112的第二电极152电连接。
例如，结合参考图6B，该连接电极313的第一端通过第二绝缘层202中的过孔225(本公开的第一过孔的一个示例)与电阻器130的第一端131电连接；该连接电极313的第二端包括第一支部331和第二支部332，结合图3B，该第一支部331通过第二绝缘层202中的过孔226a(本公开的第二过孔的一个示例)与驱动晶体管N2的第一极151电连接，该第二支部332通过第二绝缘层202中的过孔226b与偏置晶体管N3的第一极181电连接。
例如，如图6B所示，在第二方向D2上，该过孔225与过孔226a分别位于第一电容电极141的相对两侧；也即该连接电极313在衬底基板101上的正投影在第二方向D2上穿过该第一电容电极141在衬底基板101上的正投影。
例如，该过孔226a和过孔226b可以设置为至少两个，以降低接触电阻。
例如，结合参考图6A和图6B，该第一导电层301还包括连接电极314，该连接电极314通过第二绝缘层202中的过孔229与电阻器130的第二端132电连接，该连接电极314用于与发光元件120的第一电极121电连接。
例如，该连接电极314为L型，其一个分支与电阻器130的第二端132电连接，另一分支用于与发光元件120的第一电极121电连接。
例如，结合图6B和图6C所示，该第一导电层301还包括第三电容电极315，该第三电容电极315与第一电容电极141在垂直于衬底基板的方向上重叠。该第三电容电极315位于该第一电容电极141远离该第二电容电极142的一侧，且配置为与该第二电容电极142电连接；也即，在垂直于衬底基板的方向上，第二电容电极142和第三电容电极315分别位于第一电容电极141的两侧，且彼此电连接，从而形成并联电容的结构，增大存储电容Cst的电容值。
例如，结合图6B和图6C所示，该第三电容电极315包括第一部分315a(本公开电源线连接电极的一个示例)和第二部分315b，该第一部分315a和第二部分315b在第一方向D1上彼此间隔。例如，该第一部分315a第三电容电极315通过第二绝缘层202中的过孔228与接触孔区145b电连接，以与第二电容电极142电连接；该第二部分315b通过第二绝缘层202中的过孔227与接触孔区145a电连接，以与第二电容电极142电连接。
例如，第三电容电极315的第一部分315a和第二部分315b在第一方向D1上位于连接电极313的两侧，且分别与该连接电极313间隔设置。
例如，第一方向D1上相邻的两个子像素的第三电容电极315关于沿第二方向D2的对称轴对称，在第二方向D2上相邻的两个子像素的第三电容电极315关于沿第一方向D1的对称轴对称。
例如，如图6B所示，在第一方向D1相邻的两个子像素的第三电容电极135的第一部分315a或第二部分315b一体成型。
例如，如图6B所示，对于每个像素单元组420，在第一方向D1相邻的两个子像素的第三电容电极315的第一部分315a彼此连接为一体的结构。
例如，如图6B所示，每个像素单元组420中的子像素的第三电容电极315的第二部分315b和与该像素单元组420相邻的像素单元组中与该子像素相邻的子像素的第三电容电极315的第二部分315b彼此连接为一体的结构。
例如，如图6A所示，在第一方向上D1相邻的两个子像素中相邻的第三电容电极315可以一体形成以接收同一第二电源电压VSS，在第一方向上D1相邻的两个子像素中相邻的第三电容电极315可以一体形成以接收同一第二电源电压VSS。
例如，该过孔227和过孔228可以分别至少设置两个以降低接触电阻；例如，该至少两个过孔227沿第二方向D2排列，该至少两个过孔228沿第二方向D2排布。
例如，该第一导电层301还包括连接电极317(本公开第二连接电极的一个示例)，该连接电极317用于将数据写入子电路的第二端与存储子电路的第一端电连接，也即将第一数据写入晶体管P1的第二极161、第二数据写入晶体管N1的第二极171以及第一电容电极141电连接。
结合参考图6A和图6B，该连接电极317包括三个端部，例如为T型结构。结合参考图3B，该连接电极317的第一端通过第二绝缘层202中的过孔261a与第一数据写入晶体管P1的第二极电连接，该连接电极317的第二端通过第二绝缘层202中的过孔261b与第二数据写入晶体管N1的第二极电连接，该连接电极317的第三端通过第二绝缘层202中的过孔261c与第一电容电极141电连接。
例如，如图6B所示，在第二方向D2上，连接电极314与连接电极317的第三端至少部分重叠。这种设置使得像素布局更为紧凑，从而提高了显示基板的空间利用率，提高了显示基板的分辨率。
结合参考图6A和图6B，该第一导电层301还包括第一扫描线连接部311和第二扫描线连接部312，该第一扫描线连接部311用于与第一扫描线电连接以使得该第一数据写入晶体管P1的栅极接收第一控制信号SEL。该第二扫描线连接部312用于与第二扫描线电连接以使得该第二数据写入晶体管N1的栅极接收第一控制信号SEL_B。
例如，该第一扫描线连接部311通过第二绝缘层202中的过孔221与第一数据写入晶体管P1的栅极电连接，第二扫描线连接部312通过第二绝缘层202中的过孔222与第二数据写入晶体管N1的栅极电连接。
例如，如图6A所示，在第一方向D1上相邻的子像素共用第一扫描线连接部311或第二扫描线连接部312。
关于该第一扫描线连接部和第二扫描线连接部的具体描述，可以参考后文关于图10A-10B的描述。
如图6A所示，该第一导电层301还包括数据线连接部245，该数据线连接部245用于与数据线电连接，以使得该第一数据写入晶体管P1的第一极和第二数据写入晶体管N1的第一极接收到数据线传输的数据信号Vd。
如图6B所示，该数据线连接部245通过第二绝缘层202中的过孔223与第一数据写入晶体管P1的第一极161电连接，通过第二绝缘层202中的孔224与第二数据写入晶体管N1的第一极171电连接。
例如，如图6A所示，多个数据线连接部245在第一方向D1上间隔排布，例如位于两个子像素行的分界处。例如，在第二方向D2上相邻的两个子像素共用一个数据线连接部245。
关于该数据线连接部的具体描述，可以参考后文关于图8A-8B中关于第二数据线连接部的描述。
参考图6A和图6B，该第一导电层301还包括连接电极318，该连接电极318通过第二绝缘层202中的过孔230与驱动晶体管N2的第一极电连接。
参考图4A和图6B，该第一导电层301还包括连接电极319a、319b、319c，这些连接电极均是为了对晶体管的衬底进行偏置而设置，例如用于将N型衬底连接至第一电源电压端以接收第一电源电压VDD(高电压)，或者用于将P型衬底连接至第二电源电压端以接收第二电源电压VSS(低电压)，由此可以避免衬偏效应等寄生效应，提高电路的稳定性。
结合参考图4B，该连接电极319a、319b分别通过第二绝缘层202中的过孔262a、262b与衬底基板101中的第二区(N阱区)402中的接触孔区411a、411b电连接，该连接电极319a和319b用于连接到第一电压端VDD以对该第一数据写入晶体管P1的N型衬底进行偏置。该连接电极319c通过第二绝缘层202中的过孔262c与衬底基板101中的接触孔区400a电连接，该连接电极319c用于连接到第二电压端VSS以对与第二数据写入晶体管N1所在的P型衬底进行偏置。
结合参考图6A-6B，该第一导电层301还包括偏置电压线250，该偏置电压线250沿第一方向D1延伸，并通过第二绝缘层202中的过孔263与偏置晶体管N3的栅极电连接，以提供第二公共电压Vcom2。
结合参考图4B、图6A-6B，该第一导电层301还包括电源线260，该电源线260沿第一方向D1延伸，用于传输第二电源电压VSS。该电源线260通过第二绝缘层202中的过孔264a与偏置晶体管N3的第一极电连接以提供第二的电源电压VSS，并通过第二绝缘层202中的过孔264b与衬底基板101中的接触孔区400b电连接，以对与第二数据写入晶体管N1所在的P型衬底进行偏置。
图7A示出了第二导电层302的示意图，图7B在第一导电层301的基础上示出了第二导电层302，图7B中还示出了第三绝缘层203中的过孔，该第三绝缘层203中的过孔用于连接第一导电层301中的图案和第二导电层302中的图案。为了清楚起见，图中仅示出了四行六列子像素，并用虚线示出了两个子像素行的分界线；此外在图7B中还对应示出了图3A中剖面线I-I’所在的位置。
如图7A所示，在第一方向D1上相邻的两个子像素中的第二导电层的图案关于沿第二方向D2的对称轴对称；在第二方向D2上相邻的两个子像素中的第二导电层的图案关于沿第一方向D1的对称轴对称。以下将以一个子像素为例对该第二导电层的图案进行示例性说明。
如图7A所示，该第二导电层302包括沿第一方向D1延伸的电源线270a、270b、280a、280b，该电源线270a、270b用于传输第二电源电压VSS，该电源线280a、280b用于传输第一电源电压VDD。该电源线270a、280a、270b、280b在第二方向D2上一一交替排列。
结合参考图3B、图7A和图7B，该电源线270a通过第三绝缘层203中的多个过孔235与第一导电层301中的电源线260电连接，从而形成并联结构，有效降低了走线上的电阻；该多个过孔235沿第一方向D1排列。例如，该电源线270b(本公开第一电源线的一个示例)通过第三绝缘层203中的过孔236与第三电容电极315(315a)电连接以提供该第二电源电压VSS；例如，多个过孔236沿第二方向D2排列。例如，该电源线270b还通过第三绝缘层203中的过孔267与第三电容电极315(315b)电连接以提供该第二电源电压VSS；例如，多个过孔267沿第二方向D2排列。
例如，在第二方向D2上，电源线270b的宽度大于电源线270a的宽度，这是由于与该电源线270b电连接的第三电容电极315的第一部分和第二部分均具有较大的面积，将电源线270b设置为具有较大的宽度可以便于与第三电容电极315之间形成多个连接孔236、267，从而有效降低接触电阻。
结合参考图7A和图7B，该电源线280a通过第三绝缘层203中的过孔237与第一导电层301中的连接电极318电连接，从而连接到驱动晶体管N2的第一极以提供第一电源电压VDD。该电源线280b通过第三绝缘层203中的过孔238与第一导电层301中的连接电极319a电连接，从而对衬底基板101中的第二区(N阱区)402进行高压偏置；例如，多个过孔238沿第二方向D2排列。
例如，在第二方向D2上，电源线280b的宽度大于电源线280a的宽度，这是由于与该电源线280b电连接的连接电极319a在第二方向D2上具有较大的尺寸，将电源线280b设置为具有较大的宽度可以便于与连接电极319a之间形成多个连接孔238，从而增大与连接电极319a的接触面积，有效降低接触电阻。
例如，该第二导电层302还包括沿第一方向D1延伸的多条第一扫描线210和多条第二扫描线220。例如，图1A所示的扫描线11可以是该第一扫描线210或第二扫描线220。
结合参考图6A和图6B，该第一扫描线210通过第三绝缘层203中的过孔231与第一扫描线连接部311电连接，该第二扫描线220通过第三绝缘层203中的过孔232与第二扫描线连接部312电连接。
关于该第一扫描线和第二扫描线的具体描述，可以参考后文关于图10A-10B的描述。
例如，结合参考图3B、图7A和图7B，该第二导电层302还包括连接电极323，该连接电极323通过第三绝缘层203中的过孔239与第一导电层301中的连接电极314电连接，从而连接到电阻器130的第二端132。该连接电极323用于与发光元件120的第一电极121电连接。例如，该过孔239的数目至少为两个。
例如，结合参考图7A和图7B，该第二导电层302还包括连接电极324，该连接电极324通过第三绝缘层203中的过孔265与第一导电层301中的连接电极319b电连接，以与衬底基板101中的第二区(N阱区)402中的接触孔区411b电连接。
例如，结合参考图7A和图7B，该第二导电层302还包括连接电极325，该连接电极325通过第三绝缘层203中的过孔266与第一导电层301中的连接电极319c电连接，以与衬底基板101中的接触孔区400a电连接。
例如，该连接电极325为十字型结构。例如，该连接电极324与连接电极325在第一方向D1上交替分布，并位于两个子像素行的分界处。
例如，如图7A所示，该第二导电层302还包括数据线连接部244。结合参考图7B，该数据线连接部244通过过孔233与第一导电层301中的数据线连接部245电连接。
例如，如图7A所示，多个数据线连接部244在第一方向D1上间隔排布，每相邻两个数据线连接部244之间设置有一个连接电极324或者连接电极325。
例如，该数据线连接部244位于两个子像素行的分界处。例如，在第二方向D2上相邻的两个子像素共用一个数据线连接部244。
例如，结合参考图7A和图7B，在第二方向D2上，位于每列子像素中的数据线连接部244交替位于数据线连接部245的两侧，分别通过过孔233、234与该数据线连接部245的第一端和第二端电连接，这是为了将该数据线连接部245连接到不同的数据线。
关于该数据线连接部的具体描述，可以参考后文关于图11A-11D中关于第一数据线连接部的描述。
图8A示出了第三导电层303的示意图，图8B在第二导电层302的基础上示出了第三导电层303，图8B中还示出了第四绝缘层204中的过孔，该第四绝缘层204中的过孔用于连接第二导电层302中的图案和第三导电层303中的图案。为了清楚起见，图中仅示出了四行六列子像素对应的导电图案，并用虚线在图8A中示出了两行子像素的分界线；此外在图8B中还对应示出了图3A中剖面线I-I’所在的位置。
例如，该第三导电层303包括沿第二方向D2延伸的多条数据线，该数据线用于与子像素中的数据写入子电路的第一端连接以提供数据信号Vd。例如，如图8A所示该多条数据线包括多条第一数据线241和多条第二数据线242，第一数据线241和第二数据线242在第一方向D1上一一交替排布。例如，图1A所示的数据线12可以是该第一数据线241或第二数据线242。
例如，该数据线分成多个数据线组，每个数据线组包括一条第一数据线241和一条第二数据线242。例如，每个子像素列分别与一个数据线组对应连接，也即连接一条第一数据线241和一条第二数据线242；也即一列子像素通过两条数据线驱动。这样有助于降低每条数据线上的负载，从而提高数据线的驱动能力，降低信号的延迟，提高显示效果。
参考图8B，第一数据线241通过第四绝缘层204中的过孔403与图7B中所示的第二导电层302中位于第一行子像素和第二行子像素之间的数据线连接部244电连接，从而给该第一和第二行子像素提供数据信号；该第二数据线242通过第四绝缘层204中的过孔404与图7B中所示的第二导电层302中位于第三行子像素和第四行子像素之间的数据线连接部244电连接，从而给该第三和第四行子像素提供数据信号。
关于该第一数据线和第二数据线的具体描述，可以参考后文关于图11A-11D中的描述。为了方便对照，在图8B中示出了图11B中的剖面线II-II’和III-III’对应的位置。
例如，该第三导电层303包括沿第二方向D2延伸的电源线330、340。该电源线330用于传输第一电源电压VDD，该电源线340(本公开第二电源线的一个示例)用于传输第二电源电压VSS。如图8A所示，电源线330与电源线340在第一方向D1上一一交替排布。
参考图8B，电源线330分别通过第四绝缘层204中的过孔405、406与第二导电层302中的电源线280a、280b电连接，从而形成用于传输第一电源电压的网状的电源线结构。这种结构有助于降低电源线上的电阻，从而降低电源线上的电压降，并有助于将第一电源电压VDD均匀地输送至显示基板的各个子像素中。该电源线330还通过第四绝缘层中的过孔407与第二导电层302中的连接电极324(参考图7A)电连接，从而与衬底基板101中的第二区(N阱区)402中的接触孔区411b电连接，以对第一数据写入晶体管P1和电阻器130所在的N型衬底进行偏置。
参考图8B，该电源线340分别通过第四绝缘层204中的过孔408、409与第二导电层302中的电源线270a、270b电连接，从而形成用于传输第二电源电压的网状的电源线结构。这种结构有助于降低电源线上的电阻，从而降低电源线上的电压升，并有助于将第二电源电压VSS均匀地输送至显示基板的各个子像素中。该电源线340还通过第四绝缘层中的过孔412与第二导电层302中的连接电极325(参考图图3B和图6A)电连接，从而与衬底基板101中的接触孔区400a，以对晶体管N1-N3所在的P型衬底进行偏置。
如图8A所示，该第三导电层303还包括连接电极333，该连接电极333位于一个数据线组中的第一数据线241和第二数据线242之间。结合图7B所示，该连接电极333通过第四绝缘层中的过孔413与第二导电层中的电源线270b电连接，例如该过孔413的数目至少为两个，从而该连接电极333可以与该电源线270b充分接触以降低接触电阻。通过设置于该电源线270b并联的连接电极333，可以有助于降低电源线270b上的电阻，从而降低电源线上的电压升，并有助于将第二电源电压VSS均匀地输送至显示基板的各个子像素中。
结合图3B、图8A和图8B所示，该第三导电层303还包括连接电极334，该连接电极334通过第四绝缘层中的过孔414与第二导电层302中的连接电极323电连接，从而连接到电阻器130的第二端132。该连接电极334用于与发光元件120的第一电极121电连接。例如，该过孔414的数目为至少两个。
结合图8A和图8B所示，该第三导电层303还包括屏蔽电极341，例如，该屏蔽电极341沿第二方向D2延伸，该屏蔽电极341位于一个数据线组的第一数据线241和第二数据线242之间，例如，第一数据线241和第二数据线242对称设置于该第二数据线屏蔽电极341的两侧。该屏蔽电极341设置于两条数据线之间，起屏蔽作用，防止两条数据线中的信号彼此串扰。例如，该屏蔽电极341配置为接收恒定电压以提高屏蔽能力。在本实施例中，该屏蔽电极341用于接收第二电源电压VSS。
例如，显示基板包括多个屏蔽电极341，多个屏蔽电极341与多个数据线组一一对应设置，每个屏蔽电极位于所对应的数据线组的第一数据线和第二数据线之间。
如图8A所示，连接电极333、连接电极334、屏蔽电极341在第二方向D2上排布，并位于第一数据线241和第二数据线242之间；连接电极333、连接电极334、屏蔽电极341构成一个屏蔽墙，在第一数据线241和第二数据线242的整个延伸范围内，起到屏蔽作用，防止两条数据线中的信号彼此串扰。
例如，如图8A所示，该连接电极333和屏蔽电极341分别位于连接电极334的两侧，且与连接电极334间隔设置。该连接电极333靠近该连接电极334的一端具有突出部333a，该突出部333a为L型，其第一分支沿第一方向D1延伸，与该连接电极333的主体部连接，第二分支沿第二方向D2且靠近该连接电极334的方向延伸，该第二分支与该连接电极333和连接电极334之间的间隙在第一方向D1上重叠，从而提高了屏蔽作用，进一步避免了两条数据线之间的信号串扰。
类似地，该屏蔽电极341靠近该连接电极334的一端具有L型突出部341a，用于进一步对于该屏蔽电极341与该连接电极334之间的间隙处进行遮挡，提高屏蔽作用。
如此一来，该屏蔽墙在第二方向D2上实现了全面遮挡，该第一数据线241和第二数据线242在第一方向D1上并没有直接面对面的区域，起到了较好的信号屏蔽作用，使得显示数据具有较好的稳定性，提高了显示效果。
图9A示出了第四导电层304的示意图，图9B在第三导电层303的基础上示出了第四导电层304，图9B中还示出了第五绝缘层205中的过孔，该第五绝缘层205中的过孔用于连接第三导电层303中的图案和第四导电层304中的图案。为了清楚起见，图中仅示出了四行六列子像素，并用虚线示出了两行子像素的分界线；此外在图9B中还对应示出了图3A中剖面线I-I’所在的位置。
例如，该第四导电层304包括沿第二方向D2延伸的电源线350、360。该第电源线350用于传输第一电源电压VDD，该电源线360(本公开第三电源线的一个示例)用于传输第二电源电压VSS。如图9A所示，电源线350与电源线360在第一方向D1上一一交替排布。
例如，多条电源线350与多条电源线330一一对应设置，多条电源线360与多条电源线340一一对应设置；在垂直于衬底基板101的方向上，每条电源线350与对应的电源线330重叠并电连接(例如并联)，每条电源线360与对应的电源线340重叠并电连接(例如并联)。由此降低了电源线上的电阻，提高了显示均一性。
参考图9B，电源线350通过第五绝缘层205中的过孔251与对应的电源线330电连接，电源线360通过第五绝缘层中的过孔252与对应的电源线340电连接。例如，该过孔251、252的数目分别为至少两个。
结合图9A和图9B，该第四导电层304还包括连接电极342，该连接电极342通过第五绝缘层中的过孔253与第三导电层303中的连接电极333电连接，例如该过孔253的数目至少为两个，从而该连接电极342可以与该连接电极333充分接触以降低接触电阻。通过设置连接电极342，有助于进一步降低电源线270b上的电阻，从而降低电源线上的电压升，并有助于将第二电源电压VSS均匀地输送至显示基板的各个子像素中。
结合图3B、图9A和图9B，该第四导电层304还包括连接电极343，该连接电极343通过第五绝缘层中的过孔254与第三导电层303中的连接电极334电连接，从而连接到电阻器130的第二端132。该连接电极343用于与发光元件120的第一电极121电连接。例如，该过孔254的数目为至少两个。
结合图9A和图9B，该第四导电层304还包括连接电极344，该连接电极344通过第五绝缘层中的过孔255与第三导电层303中的屏蔽电极341电连接。如图9A所示，该第四导电层304还包括连接部345，将该连接电极344连接到与该连接电极344直接相邻的电源线360。
例如，如图9A所示，位于电源线360两侧的连接电极344关于该电源线360对称设置，该电源线360与位于其两侧的连接电极344、及该连接电极对应连接部345彼此连接为一体的结构。如此，该电源线360可以向该屏蔽电极341提供第二电源电压VSS，以提高屏蔽电极的屏蔽能力。
例如，各过孔中可以通过额外填充导电材料(如钨)进行导电。
图9B中还示出了该连接电极343的接触孔区256，该接触孔区256用于与发光元件120的第一电极121电连接。
需要说明的是，沿该剖面线I-I’，连接电极343位于该接触孔区256的部分与连接电极343对应于该过孔254的部分并不连续(如图9B中所示F区)，但此处为了便于说明，在图3B所示的剖面图中将该接触孔区256与该过孔254示在了连续的连接电极343上，也即与实际情形一致。例如，如图3B所示，该显示基板10还包括第六绝缘层206，该第六绝缘层206中对应连接电极343的接触孔区256形成有过孔257，该过孔257中填充有导电材料(如钨)，然后经过抛光工艺(如化学机械抛光)形成平整的表面，以用于形成发光元件120。
例如，该过孔257的数目为至少两个。
例如，如图3B所示，与发光元件120的第一电极121连接的连接电极314、323、334、343上用于电连接的接触孔区的数目分别为至少两个，降低了连接电极之间的接触电阻，进而降低了电阻器130与该发光元件120的第一电极121之间的连接电阻，从而降低了数据信号从电阻器130传输至该第一电极121的传输路径上的电压降，缓解了由于该电压降导致的阳极电位损失(灰阶损失)所造成的造成色偏、显示不均等问题，提高了显示效果。
例如，如图3B所示，在垂直于衬底基板101的方向上，与发光元件120的第一极121对应的过孔257、254、414彼此均不重叠。垂直基板方向上，过孔堆叠导致过孔处位置容易产生连接不良、断线或不平坦，该设置提高了发光元件120的第一电极121的电连接质量，提高了显示效果。
如图3B所示，该发光元件120包括依次设置于该第六绝缘层206上的第一电极121、发光层123和第二电极122。例如，该第一电极121和第二电极122分别为OLED的阳极和阴极。例如，多个第一电极121同层间隔设置，与多个子像素一一对应。例如，第二电极122为公共电极，整面布置于该显示基板10中。
例如，如图3B所示，该显示基板还包括位于发光元件120远离衬底基板101一侧的第一封装层124、彩膜层125以及盖板126等。
例如，该第一封装层124配置为对发光元件进行密封以防止外界的湿气和氧向该发光元件及像素电路的渗透而造成对器件的损坏。例如，封装层124包括有机薄膜或者包括有机薄膜及无机薄膜交替层叠的结构。例如，该封装层124与发光元件之间还可以设置吸水层，配置为吸收发光元件在前期制作工艺中残余的水汽或者溶胶。盖板126例如为玻璃盖板。
例如，如图3B所示，该显示基板还可以包括位于该彩膜层125与盖板126之间的第二封装层127，该第二封装层127可以对该彩膜层125形成保护。
例如，该发光元件120配置为发白光，结合彩膜层124实现全彩显示。
在另一些示例中，该发光元件120配置为发出三原色的光，此时彩膜层124不是必须的。本公开实施例对于显示基板10实现全彩显示的方式不作限制。
如下表A示例性地示出了第一绝缘层到第六绝缘层的厚度范围及示例数值，表B示例性地示出了第一导电层到第四导电层的厚度范围以及示例数值，表C示例性地示出了第二绝缘层中的过孔VIA2、第三绝缘层中的过孔VIA3、第四绝缘层中的过孔VIA4、第五绝缘层中的过孔VIA5和第六绝缘层中的过孔VIA6的尺寸以及示例数值，表D示例性地示出了各晶体管(N1-N4、P1)的沟道宽度、长度以及宽长比的示例数值；然而这并不作为对本公开的限制。
表A
表B
| 过孔 | 数值范围(um) | 示例数值(um) |
| VIA2 | 0.2-0.3 | 0.22 |
| VIA3 | 0.2-0.3 | 0.26 |
| VIA4 | 0.2-0.3 | 0.26 |
| VIA5 | 0.2-0.3 | 0.26 |
| VIA6 | 0.3-0.4 | 0.36 |
表C
| 晶体管 | W(um)/L(um) |
| P1 | 0.6/0.6 |
| N1 | 0.6/0.6 |
| N2 | 1.5/0.6 |
| N3 | 1.02/0.76 |
表D
例如，如表A所示，在第一到第六绝缘层中，第一绝缘层201的厚度最小，第二绝缘层202的厚度最大。这是由于第一绝缘层201包括各晶体管的栅极绝缘层，还包括存储电容Cst的介质层104，将该第一绝缘层201的厚度设置得较小，有助于提高晶体管的栅极控制能力，且有助于获得较大的存储电容。此外，第二绝缘层202充当场氧化层，将其设置较厚有助于各晶体管之间的电性隔离。例如，第三绝缘层203、第四绝缘层204、第五绝缘层205及第六绝缘层206的厚度相同或相近；例如，第二绝缘层202的厚度是第三绝缘层203/第四绝缘层204/第五绝缘层205/第六绝缘层206的厚度的1.5-2倍。
例如，过孔的平面形状可以矩形(例如正方形)或者圆形，表C中的尺寸表示该矩形的平均边长或者孔径。例如，如表C所示，每个绝缘层中的多个过孔的尺寸相同。例如，在第二到第六绝缘层中，第六绝缘层206中的过孔尺寸最大。这是由于第六绝缘层206最靠近发光元件，在发光元件的驱动过程中，电流由底层的晶体管向上汇聚至发光元件，因此第六绝缘层206中的过孔尺寸最大，以传输较大的汇聚电流。
例如，第一数据写入晶体管P1与第二数据写入晶体管N1之间的间距范围为0.4-0.45微米，例如为0.42微米，从而有助于提高像素密度。如图4B所示，该间距D0为该第一数据写入晶体管P1的栅极160与第二数据写入晶体管N1的栅极170彼此最靠近的边之间的距离。
例如，如图4B所示，电阻器130的等效长度为4.4微米，平均宽度为0.42微米。
例如，如图4B所示，该存储电容Cst的有效电容面积为20平方微米，也即该多晶硅层102用于形成该存储电容Cst的有效面积为20平方微米。例如，该存储电容Cst在每个子像素中所占面积比为20％-35％，例如为27％。本公开实施例提供的显示基板通过合理布局，可以有效提高存储电容的面积占比，从而提高电容值。
例如，多晶硅层102的厚度为200纳米。
本公开至少一实施例还提供一种像素结构，该像素结构包括衬底基板、位于该衬底基板上的像素行和第一扫描线、第二扫描线。该像素行包括位于该衬底基板上并沿第一方向排布的多个子像素；该第一扫描线和第二扫描线沿第一方向延伸，每个子像素包括像素电路，该像素电路包括数据写入子电路、存储子电路、驱动子电路。该数据写入子电路包括第一控制电极、第二控制电极、第一端和第二电极，该数据写入电路的第一控制电极和第二控制电极分别配置为接收第一控制信号和第二控制信号，该数据写入子电路的第一端配置为接收数据信号，该数据写入电路的第二端与该存储子电路的第一端电连接，并配置为响应于该第一控制信号和该第二控制信号将该数据信号传输至该存储子电路的第一端，该驱动子电路包括控制端、第一端和第二端，该驱动子电路的控制端与该存储子电路的第一端电连接，该驱动子电路的第一端配置为接收第一电源电压，该驱动子电路的第二端用于与发光元件连接，该驱动子电路配置为响应于该存储子电路的第一端的电压驱动该发光元件发光；该第一扫描线与该多个子像素的数据写入电路的第一控制电极电连接以提供该第一控制信号；该第二扫描线与该多个子像素的数据写入电路的第二控制电极电连接以提供该第二控制信号；该第一扫描线和该第二扫描线的电阻相同，且在该衬底基板上的正投影的面积相同。
在一些示例中，例如，该第一扫描线和第二扫描线指的是指从将相应的控制信号从扫描驱动电路传输至各子像素的走线位于显示区的部分，因此在比较阻值和面积的时候，不考虑该走线位于显示区外的部分。
在另一些示例中，例如，该第一扫描线和第二扫描线也可以表示将相应的控制信号从扫描驱动电路传输至各子像素的走线的所有部分及包括该走线位于显示区和非显示区的部分，例如图1A中示出的S部分。例如，该第一控制信号SEL和第二控制信号SEL_B可以由同一栅驱动电路单元(如GOA单元)输出。
通过这种设置，可以保证该第一扫描线和第二扫描线上的阻容(RC)负载相同。参考图1A，控制信号从扫描驱动电路14传输至各子像素的过程中，扫描线11(例如为该第一扫描线和第二扫描线)位于显示区(虚线框所示)外的部分占比较小，因此，将该扫描线11位于显示区的部分的阻容负载设置为相同可以提高该第一控制信号SEL和第二控制信号SEL_B的同步性；结合参考图2C，例如，当从数据写入1进入发光阶段2时，这种设置可以使得第一控制信号SEL的上升沿与第二控制信号SEL_B的下降沿发生在同一时刻。因此，像素电路的抗干扰性能得到了提高。
本公开还提供一种显示基板，包括多个像素结构，多个像素结构中的多个像素行第二方向排布，该第一方向与该第二方向相交，从而多个像素行的多个子像素排布为多个像素列。
需要说明的是，本公开实施例提供的像素结构可以应用于前述任一实施例提供的显示基板10。然而，本公开实施例提供的像素结构并不限于硅基显示基板，例如还可以应用于玻璃基板或者柔性基板，在这种情形，该发光元件例如还可以是底发射、双面发射的结构。
图10A示出了本公开至少一实施例提供的显示基板的示意图。为了清楚起见，图中示出了两行六列子像素，也即仅包括两个上述像素结构。相较于图3A所述显示基板，该显示基板省略了第三和第四导电层。以下结合图10A对本公开实施例提供的显示基板和像素结构中的第一扫描线和第二扫描线的设置进行示例性说明，然而本公开实施例并不限于此。
例如，如图10A所示，每个子像素行分别对应连接一条第一扫描线210与一条第二扫描线220，然而这并不作为对于本公开的限制。
例如，显示基板10还包括与第一扫描线210电连接的多个第一扫描线连接部311以及与第二扫描线220电连接的多个第二扫描线连接部312，第一扫描线210通过该多个第一扫描线连接部311与一行子像素的数据写入电路的第一控制电极(也即第一数据写入晶体管的栅极)电连接，第二扫描线220通过多个第二扫描线连接部312与该行子像素的数据写入电路的第二控制电极(也即第二数据写入晶体管的栅极)电连接。
例如，该第一扫描线210与第二扫描线220同层绝缘设置且材料相同。
例如，该多个第一扫描线连接部311和多个第二扫描线连接部312同层间隔设置且材料相同，并与该第一扫描线210和第二扫描线220位于不同的导电层中。
图10B示出了图10A中虚线框区域E区的放大示意图，为了清楚起见，图中仅示出了第一数据写入晶体管P1和第二数据写入晶体管N1的栅极、第一扫描线210、第二扫描线220以及第一扫描线连接部311、第二扫描线连接部312。为了方便对照，在图7B中也对应示出了该E区的位置。图10C示出了图10B沿剖面线V-V’的剖视图。
例如，第一扫描线210和第二扫描线220的长度和线宽分别相同。
例如，第一扫描线连接部311和第二扫描线连接部312在第一方向D1上交替排布，且延伸方向与第一方向D1不同；第一扫描线连接部311与第一扫描线210及第二扫描线220在衬底基板上的正投影均相交，第二扫描线连接部312与第一扫描线210及第二扫描线220在衬底基板上的正投影均相交。例如，第一扫描线连接部311和第二扫描线连接部312均为线状结构，沿第二方向D2延伸。
例如，多个第一扫描线连接部311在衬底基板上的正投影的总面积与多个第二扫描线连接部312在衬底基板上的正投影的总面积相同。因此，该多个第一扫描线连接部311与该多个第二扫描线连接部312上的寄生电容相同。
这种设置使得该第一控制信号和第二控制信号分别从第一扫描线和第二扫描线传输至数据写入子电路时的走线(包括相应的扫描线以及连接部)的寄生电容产生的负载相同，进一步提高了第一控制信号与第二控制信号的同步性。
例如，与该第一扫描线和第二扫描线分别电连接的第一数据写入晶体管P1和第二数据写入电路N1的尺寸也相同，因此对于各自连接的扫描线所产生的负载也相同，进一步提高了第一控制信号与第二控制信号的同步性，从而提高了电路的抗干扰性能。
例如，多个第一扫描线连接部311的每个沿第二方向D2的长度相同，多个第一扫描线连接部311的每个的线宽相同。多个第二扫描线连接部312的每个沿第二方向D2的长度相同，多个第二扫描线连接部312的每个的线宽相同。
例如，该第一扫描线210通过过孔231与第一扫描线连接部311电连接，该第二扫描线220通过过孔232与第二扫描线连接部312连接，该过孔231和过孔232均位于第三绝缘层203中。
例如，如图10B所示，在第一方向D1上相邻的两个子像素的第一控制电极构成的第一控制电极组191与相邻的两个子像素的第二控制电极组192在第一方向D1上一一交替排布。
例如，如图10B所示，第一扫描线连接部311与第一控制电极组191或第一控制电极通过过孔221电连接，第二扫描线连接部312与第二控制电极组192或第二控制电极通过过孔222电连接。例如，多个第一扫描线连接部311与多个第一控制电极组191一一对应电连接，多个第二扫描线连接部312与多个第二控制电极组192一一对应电连接。
例如，第一扫描线210313和第二扫描线220位于多个第一控制电极组191与多个第二控制电极组192的同一侧，且第一扫描线210更靠近该多个第一控制电极组191和第二控制电极组192。
例如，如图10B所示，在垂直于衬底基板的方向上，第一扫描线210与第一扫描线连接部311和第二扫描线连接部312均交叉，第二扫描线220与第一扫描线连接部311和第二扫描线连接部312均交叉。该过孔231位于第一扫描线210与第一扫描线连接部311的交叉处，该过孔232位于第二扫描线220与第二扫描线连接部312的交叉处。
例如，如图10B所示，过孔231与过孔232在第一方向D1交替且在第二方向错开排布，过孔231相较于该过孔232更靠近该多个第一控制电极组191和第二控制电极组192。
如图10B所示，该第二扫描线连接部312的一端通过过孔232与第二扫描线220电连接，另一端通过过孔222与所要连接的第二控制电极或第二控制电极组电连接。该第一扫描线210从过孔232和过孔222之间穿过。
例如，如图10B所示，第一扫描线连接部311包括主体部321和延伸部322，该延伸部322为该主体部321沿第二方远离该第一扫描线20延伸的部分。该主体部321用于连接第一扫描线连接部311和第一控制电极或第一控制电极组电连接，在第二方向D2上位于第一扫描线210与所连接的第一控制电极或第一控制电极组之间；延伸部322在第二方向D2上位于第一扫描线210远离所连接的第一控制电极或第一控制电极组的一侧。
这里延伸部322作为虚拟结构，实际上并不起到电连接的作用，设置该延伸部322是为了使得该第一扫描线连接部311与第二扫描线连接部312的长度相同，具有相同的面积，形成相同的电容负载。
例如，如图10B所示，该过孔221位于第一控制电极组191的中部，过孔222位于第二控制电极组192的中部。第一控制电极组191中的两个第一控制电极关于该第一控制电极组对应连接的第一扫描线连接部311及其延长线轴对称；第二控制电极组192中的两个第二控制电极关于该第二控制电极组对应连接的第二扫描线连接部312及其延长线轴对称。
参考图10A，相邻的两个像素行对应连接的第一扫描线210关于沿第一方向D1的对称轴对称，相邻的两个像素行对应的第二扫描线220关于沿第一方向D1的对称轴对称。
该显示基板10包括沿第二方向D2延伸的多条数据线，该数据线用于与子像素中的数据写入子电路的第一端连接以提供数据信号Vd。
图11A示出了本公开另一些实施例提供的显示基板的示意图，图中示出了本公开至少一实施例提供的显示基板的数据线的示意图，然而本公开实施例并不限于此。
结合参考图8A，该数据线分成多个数据线组，每个数据线组包括一条第一数据线241和一条第二数据线242。多个数据线组与多个像素列一一对应电连接以提供该数据信号Vd。每个子像素列分别与一条第一数据线241和一条第二数据线242电连接；也即一列子像素通过两条数据线驱动。
例如，如图11A所示，每个子像素列对应连接两条数据线，即第一数据线241和第二数据线242。对于每列子像素，位于相邻的第n个像素行和第n+1个像素行中的两个子像素构成一个像素组240，共用一条数据线；其中，n为大于0的奇数或者偶数。对于每列子像素，在第二方向D2上，第N个像素组240与第一数据线241连接，第N+1个像素组240与第二数据线242连接，其中N为自然数；也即在第二方向D2上，像素组240交替与第一数据线241和第二数据线242连接，第奇数个像素组共用一条数据线，第偶数个像素组共用另一条数据线。
通过设置两条数据线驱动一个子像素列，可以降低每条数据线上的负载，从而提高数据线的驱动能力，降低信号的延迟，提高显示效果。
由于本公开实施例提供的显示基板在结构上具有对称性，因此在信号线的布局上可以与上述数据线的驱动方式彼此配合，达到优化设计的效果。
例如，结合参考图4A，一个像素组240中的两个第一数据写入晶体管P1的第一极彼此连接为一体的结构(参看A1区)，两个第二数据写入晶体管N1第一极彼此连接为一体的结构(参看A2区)，因此配合上述数据线的驱动方式，可以在有限的接触区域内对该一体结构的第一极设置连接过孔与数据线连接，从而将该数据线与像素组240中的两个第一数据写入晶体管P1或两个第二数据写入晶体管N2进行电连接，而不用对两个晶体管分别设置连接过孔与数据线连接。这不仅节省工艺，而且在设计规则的限制下使得版图设计更为紧凑，提高了显示基板的分辨率。
图11B示出了相邻的两个像素组240中数据线的连接结构，为了清楚起见，仅选择性地示出了第一数据线和第二数据线接入各像素组中的子像素的局部图，并将两个像素组对应的局部图拼在一起，以表明信号线的连续关系；其中虚线示出了两个像素组的分界线。
如图11B所示，在垂直于衬底基板上，第一数据线241与第一数据写入晶体管P1重叠，并与一个像素行240中相邻的两个第一数据写入晶体管P1的第一极电连接；第二数据线242与第二数据写入晶体管N1重叠，并与一个像素组240中相邻的两个第二数据写入晶体管N1的第一极电连接。
例如，如图11B所示，在垂直于衬底基板的方向上，第一数据线241与第一数据写入晶体管P1的栅极160重叠，第二数据线242与第二数据写入晶体管N1的栅极170重叠；也即，第一数据线241和第二数据线242均从像素区中穿过，而并未额外占用像素空间，提高了空间利用率。
图11C和图11D分别示出了图11B沿剖面线II-II’和III-III’的剖视图，该剖面线例如沿第一方向D1。为了清楚起见，图中仅示出了与数据线有电连接关系的结构，而省略了其它结构。如图11C和11D所示，第一数据线241和第二数据线242位于第三导电层303，并分别通过第四绝缘层204中的过孔403、404与第二导电层302中的对应的第一数据线连接部244电连接。在垂直于衬底基板的方向上，该第一数据线连接部244分别于对应的第一数据线241或第二数据线242重叠。该第一数据线连接部244通过第三绝缘层203中的过孔233、234与第一导电层301中的第二数据线连接部245电连接，该第二数据线连接部245再通过第二绝缘层202中的过孔223和过孔224分别与第一数据写入晶体管P1的第一极161及第二数据写入晶体管N1的第一极171电连接，从而将数据信号传输至晶体管中。
由于一个像素行中相邻的两个第一数据写入晶体管P1的第一极、两个第二数据写入晶体管N1的第一极分别连接为一体的结构，且第二数据线连接部245将一个子像素中的第一数据写入晶体管P1的第一极及第二数据写入晶体管N1的第一极电连接，因此该第二数据线连接部245将一个子像素组中在第二方向D2上相邻的两个子像素的两个第一数据写入晶体管P1的第一极161以及两个第二数据写入晶体管N1的第一极171彼此电连接，并通过相应的第一数据线连接部244连接到相应的第一数据线241或第二数据线242。由此可见，四个晶体管的第一极在第三绝缘层和第四绝缘层中分别仅需要设置一个过孔即可实现与数据线的电连接，极大节省了版图空间，提高了空间利用率。
如图11B-11D所示，例如，第一数据线241和第二数据线242对称设置于第二数据线连接部245的两侧。
例如，如图11C和11D所示，该第三导电层中还包括屏蔽电极341，该屏蔽电极341位于第一数据线241和第二数据线242之间，例如，第一数据线241和第二数据线242对称设置于该第二数据线屏蔽电极341的两侧。该屏蔽电极341设置于两条数据线之间，起屏蔽作用，防止两条数据线中的信号彼此串扰。例如，该屏蔽电极341配置为接收恒定电压以提高屏蔽能力；例如，该屏蔽电极341配置为接收第二电源电压。
例如，如图4A所示，在第二方向D2上相邻的两个子像素100的第一数据写入晶体管P1的第一极161彼此连接为一体的结构，在第二方向D2上相邻的两个子像素100的第二数据写入晶体管N1的第一极171彼此连接为一体的结构。
例如，上述第一到第四导电层的材料为金属材料，例如为金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料。例如，第一到第四导电层的材料也可以是导电金属氧化物材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化锌铝(AZO)等。
例如，第一绝缘层到第六绝缘层的材料例如为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等硅的氧化物、硅的氮化物或硅的氮氧化物，或者氧化铝、氮化钛等包括金属氮氧化物绝缘材料。
例如，该发光元件120为顶发射结构，第一电极具121有反射性而第二电极122具有透射性或半透射性。例如，第一电极121为高功函数的材料以充当阳极，例如为ITO/Ag/ITO叠层结构；第二电极122为低功函数的材料以充当阴极，例如为半透射的金属或金属合金材料，例如为Ag/Mg合金材料。
本公开至少一实施例还提供一种显示面板，包括以上任一显示基板10。需要说明的是，本公开至少一实施例提供的上述显示基板10可以包括发光元件120，也可以不包括发光元件120，也即该发光元件120可以在显示基板10完成后在面板厂形成。在该显示基板10本身不包括发光元件120的情形下，本公开实施例提供的显示面板除了包括显示基板10之外，还进一步包括发光元件120。
本公开的至少一实施例还提供一种显示装置40，如图12所示，该显示装置40包括上述任一显示基板10或显示面板，本实施例中的显示装置可以为：显示器、OLED面板、OLED电视、电子纸、手机、平板电脑、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。
Claims (17)
1.一种显示基板，包括衬底基板以及位于所述衬底基板上的子像素，其中，所述子像素包括像素电路，所述像素电路包括数据写入子电路、存储子电路和驱动子电路，
所述数据写入子电路与所述存储子电路的第一端电连接，并配置为响应于控制信号将数据信号传输至所述存储子电路的第一端；
所述驱动子电路包括控制电极、第一电极和第二电极，所述驱动子电路的控制电极与所述存储子电路的第一端电连接，所述驱动子电路的第一电极配置为接收电源电压；所述驱动子电路配置为响应于所述存储子电路的第一端的电压控制从所述第一电极流向所述第二电极并驱动发光元件发光的驱动电流；
所述衬底基板中设置有为所述像素电路提供电源电压的接触孔区，所述显示基板还包括电源线连接电极，所述电源线连接电极与所述接触孔区电连接，所述电源线连接电极包括主体部和从所述主体部延伸出的第一延伸部和第二延伸部；
所述第一延伸部和所述第二延伸部均沿第一方向延伸，所述主体部沿第二方向延伸，所述第一方向与所述第二方向相交。
2.如权利要求1所述的显示基板，其中，所述第一延伸部和所述第二延伸部分别从所述主体部的两端沿所述第一方向并朝着相反的方向延伸出来。
3.如权利要求1所述的显示基板，其中，所述子像素的长度方向平行与所述第二方向，所述主体部的长度大于所述第一延伸部的长度，并大于所述第二延伸部的长度。
4.如权利要求1所述的显示基板，其中，所述电源线连接电极的图案为轴对称图案，对称轴与所述第二方向平行。
5.如权利要求1所述的显示基板，其中，所述接触孔区位于在所述第一方向上相邻的两个子像素之间，且为所述相邻的两个子像素共享。
6.如权利要求1所述的显示基板，其中，所述电源线连接电极位于在所述第一方向上相邻的两个子像素之间，且为所述相邻的两个子像素共享。
7.如权利要求6所述的显示基板，其中，所述第一延伸部与所述第二延伸部分别朝向所述两个相邻的子像素延伸，并分别与对应的子像素交叠。
8.如权利要求1所述的显示基板，还包括位于所述衬底基板和所述电源线连接电极之间的绝缘层，其中，
所述电源线连接电极通过所述绝缘层中的过孔与所述接触孔区电连接。
9.如权利要求1所述的显示基板，还包括沿所述第一方向延伸的第一电源线，其中，
所述第一电源线位于所述电源线连接电极远离所述衬底基板的一侧，并与所述电源线连接电极电连接。
10.如权利要求9所述的显示基板，还包括沿所述第二方向延伸的第二电源线，其中，
所述第二电源线位于所述第一电源线远离所述衬底基板的一侧，且与所述第一电源线电连接。
11.如权利要求10所述的显示基板，还包括沿所述第二方向延伸的第三电源线，其中，
所述第三电源线与所述第二电源线在垂直于所述衬底基板的方向上重叠并电连接。
12.如权利要求1所述的显示基板，其中，所述存储子电路包括存储电容，所述存储电容包括第一电容电极和第二电容电极，分别作为所述存储子电路的第一端和第二端；
所述接触孔区用于与所述存储电容的第二电容电极电连接。
13.如权利要求12所述的显示基板，其中，所述第二电容电极为所述衬底基板中的第一区。
14.如权利要求12所述的显示基板，还包括位于所述电源线连接电极靠近所述衬底基板一侧的多晶硅层，其中，
所述第一电容电极位于所述多晶硅层，且与所述第二电容电极在垂直于所述衬底基板的方向上至少部分重叠。
15.如权利要求14所述的显示基板，其中，所述接触孔区位于所述多晶硅层在所述衬底基板上的正投影之外。
16.如权利要求1-15任一所述的显示基板，其中，所述衬底基板为硅基板，所述接触孔区为所述硅基板中的重掺杂区。
17.一种显示装置，包括如权利要求1-16任一所述的显示基板和所述发光元件，其中，所述发光元件配置为与所述驱动子电路的第二电极连接。
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