CN117750755A - 半导体结构的形成方法及半导体结构、存储器的形成方法 - Google Patents

半导体结构的形成方法及半导体结构、存储器的形成方法 Download PDF

Info

Publication number
CN117750755A
CN117750755A CN202211111711.7A CN202211111711A CN117750755A CN 117750755 A CN117750755 A CN 117750755A CN 202211111711 A CN202211111711 A CN 202211111711A CN 117750755 A CN117750755 A CN 117750755A
Authority
CN
China
Prior art keywords
layer
barrier layer
substrate
forming
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211111711.7A
Other languages
English (en)
Inventor
鲍锡飞
储瑶瑶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202211111711.7A priority Critical patent/CN117750755A/zh
Priority to PCT/CN2023/089170 priority patent/WO2024055585A1/zh
Publication of CN117750755A publication Critical patent/CN117750755A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例提供一种半导体结构的形成方法及半导体结构、存储器的形成方法。其中，半导体结构的形成方法包括：提供包括衬底及位于衬底内的第一接触结构和第二接触结构的基底，衬底包括阵列区和外围区，第一接触结构位于阵列区，第二接触结构位于外围区；在衬底表面依次形成覆盖外围区的阻挡层、覆盖阻挡层和阵列区的叠层结构，叠层结构包括多个沿垂直于衬底表面的方向交替堆叠的牺牲层和支撑层；形成贯穿叠层结构并暴露第一接触结构的电容孔以及覆盖电容孔内壁的第一电极层；自叠层结构的顶层向下依次在每一支撑层形成开口，通过每一支撑层的开口去除支撑层所覆盖的牺牲层；依次形成覆盖第一电极层表面的电介质层和覆盖电介质层的第二电极层。

Description

半导体结构的形成方法及半导体结构、存储器的形成方法
技术领域
本公开涉及但不限于半导体技术领域，尤其涉及一种半导体结构的形成方法及半导体结构、存储器的形成方法。
背景技术
对于包含电容结构的半导体结构，电容结构通常聚集在半导体结构的阵列区，而在半导体结构的外围区会存在大量的逻辑电路配合电容结构进行工作。例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM)单元包括用于存储电荷的电容结构和存取电容结构中电荷的晶体管；电容结构聚集在阵列区，相应的在外围区存在大量的逻辑电路配合晶体管控制电容结构进行存取电荷。但是，相关技术中形成半导体结构的工艺中，外围区的逻辑电路中的接触结构可能会被破坏，导致逻辑电路失效。
发明内容
有鉴于此，本公开提供一种半导体结构的形成方法及半导体结构、存储器的形成方法。
本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底包括衬底、位于所述衬底内的至少一个第一接触结构和至少一个第二接触结构，所述衬底包括阵列区和外围区，所述第一接触结构位于所述阵列区，所述第二接触结构位于所述外围区；
在所述衬底表面依次形成覆盖所述外围区的阻挡层、以及覆盖所述阻挡层和所述阵列区的叠层结构，所述叠层结构包括多个沿垂直于所述衬底表面的方向交替堆叠的牺牲层和支撑层；
形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，以及覆盖所述电容孔内壁的第一电极层；
自所述叠层结构的顶层向下依次在每一支撑层形成开口，并通过每一支撑层的开口去除所述支撑层所覆盖的牺牲层；
依次形成覆盖所述第一电极层表面的电介质层和覆盖所述电介质层的第二电极层。
在一些实施例中，所述在所述衬底表面依次形成覆盖所述外围区的阻挡层、以及覆盖所述阻挡层和所述阵列区的叠层结构，包括：在所述衬底表面沉积形成预阻挡层；对覆盖所述阵列区的部分预阻挡层进行蚀刻，形成覆盖所述外围区的阻挡层；在所述阻挡层的表面和所述阵列区对应的部分衬底表面，沉积形成沿垂直于所述衬底表面的方向交替堆叠的牺牲层和支撑层。
在一些实施例中，所述支撑层采用第一材料形成，所述阻挡层采用第二材料形成，所述第一材料与所述第二材料之间的刻蚀选择比大于第一阈值。
在一些实施例中，所述阻挡层包括第一阻挡层和覆盖所述第一阻挡层的第二阻挡层。
在一些实施例中，所述形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，以及覆盖所述电容孔内壁的第一电极层，包括：在所述叠层结构上方形成第一掩膜层，图案化所述第一掩膜层，对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔；在所述电容孔内壁沉积第一导电材料，形成第一电极层。
在一些实施例中，所述衬底包括覆盖每一所述第一接触结构和每一所述第二接触结构的基础支撑层；所述对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，包括：对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述基础支撑层的通孔；对所述通孔中暴露的基础支撑层进行蚀刻，形成暴露所述第一接触结构的电容孔，并去除在形成所述通孔的过程中附着在所述通孔内壁的聚合物。
在一些实施例中，所述聚合物包括第一聚合物以及附着在所述第一聚合物表面的第二聚合物；所述去除在形成所述通孔的过程中附着在所述通孔内壁的聚合物，包括：在形成所述通孔之后，采用清洗气体对所述通孔进行清洗处理，去除所述第二聚合物；在刻蚀所述基础支撑层的过程中，利用刻蚀产生的离子，轰击去除所述第一聚合物。
在一些实施例中，所述清洗气体包括以下至少之一：氧气、氩、氯气。
在一些实施例中，所述方法还包括：依次去除位于所述外围区之上的所述第二电极层、所述电介质层、所述阻挡层，并暴露所述第二接触结构。
本公开实施例提供一种半导体结构，包括：衬底、多个第一接触结构、多个第二接触结构、阻挡层和多个存储结构；
所述衬底包括阵列区和外围区，所述第一接触结构位于所述阵列区，所述第二接触结构位于所述外围区；
所述存储结构位于所述第一接触结构的上方，且与所述第一接触结构一一对应电连接；
所述阻挡层位于所述外围区的上方。
在一些实施例中，所述阻挡层包括依次层叠的第一阻挡层和第二阻挡层，所述第一阻挡层和所述第二阻挡层的材料不同。
在一些实施例中，所述第一阻挡层的厚度与所述第二阻挡层的厚度之比大于等于2且小于等于4。
在一些实施例中，所述阻挡层和所述第二接触结构之间还设置有绝缘层，所述绝缘层与所述阻挡层的材料之间的刻蚀选择比大于第二阈值。
在一些实施例中，所述存储结构包括第一电极层、电介质层和第二电极层，所述电介质层覆盖所述阻挡层的表面。
本公开实施例提供一种存储器的形成方法，所述方法包括：
提供衬底，所述衬底包括阵列区和外围区，所述阵列区包括阵列排布的多个晶体管、多条字线、多条位线以及多个第一接触结构，所述外围区包括外围器件和多个第二接触结构；其中，每条所述字线沿第一方向延伸，且与沿所述第一方向排列的一列所述晶体管的栅极连接，每条所述位线沿第二方向延伸，且与沿所述第二方向排列的一行所述晶体管中的源极或漏极中的一者电连接，所述第一方向与所述第二方向相交，所述第一接触结构与所述晶体管的源极或漏极中的另一者电连接；
基于所述衬底，采用上述半导体结构的形成方法，在所述衬底上形成与所述第一接触结构电连接的电容结构。
在本公开实施例中，提供基底，基底包括衬底、位于衬底内的至少一个第一接触结构和至少一个第二接触结构，衬底包括阵列区和外围区，第一接触结构位于阵列区，第二接触结构位于外围区；在衬底表面依次形成覆盖外围区的阻挡层、以及覆盖阻挡层和阵列区的叠层结构，叠层结构包括多个沿垂直于衬底表面的方向交替堆叠的牺牲层和支撑层；形成贯穿叠层结构并暴露第一接触结构的电容孔，以及覆盖电容孔内壁的第一电极层；自叠层结构的顶层向下依次在每一支撑层形成开口，并通过每一支撑层的开口去除支撑层所覆盖的牺牲层；依次形成覆盖第一电极层表面的电介质层和覆盖电介质层的第二电极层。这样，由于在形成叠层结构之前，在衬底表面形成了覆盖外围区的阻挡层，该阻挡层可以在形成第一电极层、电介质层以及第二电极层的过程中对外围区对应的部分衬底进行保护，从而可以减少对位于外围区的第二接触结构的破坏，进而可以减少对外围区的逻辑电路的破坏，提高半导体产品的良率。
附图说明
图1A为本公开实施例提供的一种半导体结构的形成方法的实现流程示意图；
图1B为本公开实施例提供的一种基底的组成结构示意图；
图1C为本公开实施例提供的一种半导体结构的形成方法中形成阻挡层和层叠结构的示意图；
图1D为本公开实施例提供的一种半导体结构的形成方法中形成电容孔的示意图；
图1E为本公开实施例提供的一种半导体结构的形成方法中形成第一电极层的示意图；
图1F为本公开实施例提供的一种半导体结构的形成方法中去除牺牲层后的组成结构示意图；
图1G为本公开实施例提供的一种半导体结构的形成方法中在目标支撑层形成开口的示意图；
图1H为本公开实施例提供的一种开口版图的图案示意图；
图1I为本公开实施例提供的一种半导体结构的形成方法中形成的半导体结构的组成结构示意图；
图1J为本公开实施例提供的一种半导体结构的形成方法中形成第二掩膜层的示意图；
图1K为本公开实施例提供的一种半导体结构的形成方法中形成的半导体结构的组成结构示意图；
图2A为本公开实施例提供的一种半导体结构的形成方法中形成阻挡层的示意图；
图2B为本公开实施例提供的一种半导体结构的形成方法中形成的阻挡层的结构示意图；
图2C为本公开实施例提供的一种半导体结构的形成方法中阻挡层的组成结构示意图；
图3A为本公开实施例提供的一种第一掩膜层的图案示意图；
图3B为本公开实施例提供的一种基础支撑层的结构示意图；
图3C为本公开实施例提供的一种聚合物附着在通孔内壁的示意图；
图3D为本公开实施例提供的一种第一电极层出现孔洞的示意图；
图3E为本公开实施例提供的一种对第一牺牲层进行去除的示意图；
图3F为本公开实施例提供的一种第二牺牲层提前被去除的示意图；
图3G为本公开实施例提供的一种聚合物的剖视示意图；
图4A为本公开实施例提供的一种半导体结构的组成结构示意图；
图4B为本公开实施例提供的一种半导体结构的组成结构示意图；
图4C为本公开实施例提供的一种半导体结构的组成结构示意图；
图5为本公开实施例提供的一种存储器的形成方法的实现流程示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开实施例提供一种半导体结构的形成方法，如图1A所示，该方法包括步骤S101至步骤S105，其中：
步骤S101，提供基底，基底包括衬底、位于衬底内的至少一个第一接触结构和至少一个第二接触结构，衬底包括阵列区和外围区，第一接触结构位于阵列区，第二接触结构位于外围区。
这里，衬底可以是硅衬底、绝缘体上硅衬底等等。在一些实施方式中，衬底可以是单层衬底或多层衬底，例如单晶硅单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。在一些实施方式中，衬底也可以包括其他半导体元素或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合。
第一接触结构和第二接触结构可以包括导电接触垫，例如金属接触垫，金属接触垫的材料可以是但不限于钨。第一接触结构可以用于与阵列区待形成的电容结构接触，以在电容结构与阵列区的其他有源结构之间进行导电。第二接触结构可以用于与外围区的有源结构接触，以在外围区形成逻辑电路。在实施时，第一接触结构和第二接触结构可以被包裹在衬底内部，也可以暴露于衬底表面，这里并不限定。
图1B为本公开实施例提供的一种基底的组成结构示意图，如图1B所示，基底100包括衬底110、位于衬底内的至少一个第一接触结构120和至少一个第二接触结构130，衬底110划分为阵列区110a和外围区110b，第一接触结构120位于阵列区110a，第二接触结构130位于外围区110b。
步骤S102，在衬底表面依次形成覆盖外围区的阻挡层、以及覆盖阻挡层和阵列区的叠层结构，叠层结构包括多个沿垂直于衬底表面的方向交替堆叠的牺牲层和支撑层。
这里，阻挡层用于在后续工艺中对叠层结构进行蚀刻时对外围区进行保护。阻挡层的材料可以包括但不限于旋涂硬掩膜层(Spin on Hardmask，SOH)、氮氧化硅(SiON)等中的至少之一。
多个牺牲层和多个支撑层沿垂直于衬底表面的方向交替堆叠，牺牲层和支撑层交替堆叠的层数可以由本领域技术人员根据实际需要进行选择。在一些实施方式中，堆叠结构中支撑层的层数至少为3层，牺牲层的层数至少为2层，以便于增强阵列区电容结构的稳定性。牺牲层的材料可以包括但不限于氧化物材料，例如二氧化硅；支撑层的材料可以包括但不限于氮化物材料，例如氮化硅。在实施时，牺牲层的材料和支撑层的材料不同，这样，在后续工艺中可以去除部分牺牲层，保留支撑层；或者去除部分支撑层，保留牺牲层。
在一些实施例中，支撑层采用第一材料形成，阻挡层采用第二材料形成，第一材料与第二材料之间的刻蚀选择比大于第一阈值。这里，第一阈值可以是根据实际蚀刻工艺中的蚀刻条件确定的，本公开实施例对此并不限定。例如，第一阈值可以大于等于10，如10、20、30或100等。这样，由于第一材料与第二材料之间的刻蚀选择比大于第一阈值，可以使得后续工艺中对支撑层进行蚀刻时可以保留阻挡层，从而可以对阻挡层所覆盖的外围区进行保护。
在一些实施例中，阻挡层包括依次层叠的第一阻挡层和第二阻挡层，第一阻挡层和第二阻挡层的材料不同。例如，第一阻挡层可以采用SOH，第二阻挡层可以采用SiON。
在一些实施例中，第一阻挡层的厚度与第二阻挡层的厚度之比大于等于2且小于等于4。例如，第一阻挡层的厚度可以为30纳米(nm)，第二阻挡层的厚度可以为10nm，第一阻挡层与第二阻挡层的厚度之比可以是3:1。
图1C为本公开实施例提供的一种半导体结构的形成方法中形成阻挡层和层叠结构的示意图，如图1C所示，在衬底110表面依次形成有覆盖外围区110b的阻挡层210、以及覆盖阻挡层210和阵列区110a的叠层结构220，叠层结构220包括多个沿垂直于衬底110表面的方向交替堆叠的牺牲层221和支撑层222。
步骤S103，形成贯穿叠层结构并暴露第一接触结构的电容孔，以及覆盖电容孔内壁的第一电极层。
这里，电容孔可沿任意合适的与衬底表面相交的方向，贯穿阵列区对应的部分叠层结构中的支撑层和牺牲层，并暴露第一接触结构。在一些实施方式中，电容孔可沿垂直于衬底表面的方向贯穿叠层结构。
在一些实施方式中，在第一接触结构暴露于衬底表面的情况下，可以自叠层结构的顶层依次向下蚀刻每一支撑层和牺牲层，直至衬底表面，即可形成暴露第一接触结构的电容孔。
在一些实施方式中，在第一接触结构被包裹在衬底内部的情况下，可以自叠层结构的顶层依次向下蚀刻每一支撑层和牺牲层，并蚀刻部分衬底直至形成暴露第一接触结构的电容孔。
在形成电容孔之后，可以沉积氮化钛等材料于电容孔的内壁，形成覆盖电容孔内壁的第一电极层，并且第一电极层与每一第一接触结构均接触连接。
参见图1D和图1E，如图1D所示，可以先形成贯穿叠层结构220并暴露第一接触结构120的电容孔310，接着，如图1E所示，形成覆盖电容孔310内壁的第一电极层320。
步骤S104，自叠层结构的顶层向下依次在每一支撑层形成开口，并通过每一支撑层的开口去除支撑层所覆盖的牺牲层。
这里，可以自叠层结构的顶层向下先在第一层支撑层形成至少一个开口，并通过第一层支撑层的开口去除第一层支撑层所覆盖的第一层牺牲层，暴露第一层牺牲层覆盖的第二层支撑层；接着，在第二层支撑层形成至少一个开口，并通过第二支撑层的开口去除第二支撑层所覆盖的第二层牺牲层，这样依次在每一支撑层形成开口，并通过每一支撑层的开口去除该支撑层所覆盖的牺牲层。
在实施时，可以通过分别对每一支撑层中的部分进行蚀刻，形成每一支撑层的开口；分别对每一牺牲层进行蚀刻，以去除每一牺牲层，直至形成由部分支撑层所支撑的第一电极层。如图1F所示，将每一牺牲层去除后，第一电极层320由剩余的支撑层222所支撑。蚀刻支撑层和牺牲层的工艺可以相同也可以不相同。在实施时，本领域技术人员可以根据实际情况选择任意合适的蚀刻工艺，包括但不限于干法蚀刻工艺、湿法蚀刻工艺等中的至少一种，这里并不限定。例如，可以采用干法蚀刻工艺对每一支撑层中的部分进行蚀刻，形成每一支撑层的开口；可以采用湿法蚀刻工艺对牺牲层进行蚀刻，去除每一层牺牲层。
在一些实施例中，如图1G所示，可以针对叠层结构220中的目标支撑层222c，基于设定的开口版图，在目标支撑层222c形成开口223，并通过该开口223去除支撑层222c所覆盖的目标牺牲层221c，接着，可以通过开口223，对目标牺牲层221c进行蚀刻，去除该目标牺牲层221c。这里，开口版图可以是根据实际情况预先设定的，本公开实施例对此并不限定。例如，开口版图的图案可以如图1H所示，开口版图的图案可以定义出至少一个开口对应的区域31，每一开口对应的区域可能会与邻近的至少一个电容孔对应的区域32相交。
在一些实施方式中，可以通过支撑层的开口，对该支撑层所覆盖的牺牲层进行湿法蚀刻，去除该牺牲层。其中，湿法蚀刻的工艺可以根据实际情况选择，例如，可以采用酸洗工艺等对牺牲层进行湿法蚀刻。
步骤S105，依次形成覆盖第一电极层表面的电介质层和覆盖电介质层的第二电极层。
这里，可以沉积具有高介电常数的电介质层材料于第一电极层表面，形成电介质层；接着，沉积氮化钛等材料于电介质层表面，形成第二电极层。在实施时，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical VaporDeposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等任意合适的沉积工艺，这里并不限定。
可以理解的是，第一电极层、电介质层和第二电极层可以共同构成一个电容结构。在一些实施方式中，第一电极层可以作为该电容结构的下电极，第二电极层作为该电容结构的上电极。在一些实施方式中，第一电极层可以作为该电容结构的上电极，第二电极层可以作为该电容结构的下电极。
参见图1I，在去除每一牺牲层后，可以在第一电极层320表面沉积形成覆盖该第一电极层320表面的电介质层330，并在电介质层330表面沉积形成覆盖该电介质层330的第二电极层340。
在一些实施例中，可以在去除叠层结构中的牺牲层之后，在第一电极层表面沉积电介质材料，形成电介质层，并在叠层结构的空隙中填充第二导电材料，形成覆盖电介质层的第二电极层。这里，第二导电材料可以是任意合适的导电材料，本公开实施例对此并不限定。例如，第二导电材料可以包括但不限于氮化钛等材料。
在一些实施例中，可以在第一电极层表面以及每一支撑层的表面沉积电介质材料，形成电介质层。
在本公开实施例中，提供基底，基底包括衬底、位于衬底内的至少一个第一接触结构和至少一个第二接触结构，衬底包括阵列区和外围区，第一接触结构位于阵列区，第二接触结构位于外围区；在衬底表面依次形成覆盖外围区的阻挡层、以及覆盖阻挡层和阵列区的叠层结构，叠层结构包括多个沿垂直于衬底表面的方向交替堆叠的牺牲层和支撑层；形成贯穿叠层结构并暴露第一接触结构的电容孔，以及覆盖电容孔内壁的第一电极层；自叠层结构的顶层向下依次在每一支撑层形成开口，并通过每一支撑层的开口去除支撑层所覆盖的牺牲层；依次形成覆盖第一电极层表面的电介质层和覆盖电介质层的第二电极层。这样，由于在形成叠层结构之前，在衬底表面形成了覆盖外围区的阻挡层，该阻挡层可以在形成第一电极层、电介质层以及第二电极层的过程中对外围区对应的部分衬底进行保护，从而可以减少对位于外围区的第二接触结构的破坏，进而可以减少对外围区的逻辑电路的破坏，提高半导体产品的良率。
在一些实施例中，上述方法还可以包括：步骤S106，依次去除位于外围区之上的第二电极层、电介质层、阻挡层，并暴露第二接触结构。如图1J所示，可以在第二电极层340表面形成第二掩膜层350，覆盖阵列区对应的部分第二电极层并暴露外围区对应的部分第二电极层；图案化该第一掩膜层350，对覆盖外围区的部分第二电极层、覆盖该部分第二电极层的部分电介质层以及部分阻挡层进行蚀刻，并在蚀刻结束后对第二掩膜层350进行去除，得到如图1K所示的半导体结构，该半导体结构中暴露了位于外围区的第二接触结构130。在实际应用场景中，可以继续对该半导体结构进行后续的工艺处理，以形成最终的半导体产品。其中，第二掩膜层可以包括但不限于光刻胶层、硬掩膜层、多晶硅层等中的至少一种，这里并不限定。
在一些实施例中，上述步骤S102可以包括如下步骤S111至步骤S113：
步骤S111，在衬底表面沉积形成预阻挡层。
步骤S112，对覆盖阵列区的部分预阻挡层进行蚀刻，形成覆盖外围区的阻挡层。
步骤S113，在阻挡层的表面和阵列区对应的部分衬底表面，沉积形成沿垂直于衬底表面的方向交替堆叠的牺牲层和支撑层。
图2A为本公开实施例提供的一种半导体结构的形成方法中形成阻挡层的示意图，如图2A所示，可以在衬底110沉积形成预阻挡层211，接着，可以在预阻挡层211上方形成第三掩膜层212，并图案化该第三掩膜层212，对覆盖阵列区110a的部分预阻挡层进行蚀刻，保留覆盖外围区110b的部分预阻挡层，并在蚀刻结束后对第三掩膜层212进行去除，得到如图2B所示的阻挡层210。其中，第三掩膜层212可以包括但不限于光刻胶层、硬掩膜层、多晶硅层等中的至少一种，这里并不限定。
在实施时，可以采用任意合适的蚀刻方式对覆盖阵列区的部分阻挡层进行蚀刻，可以采用任意合适的沉积工艺沉积牺牲层和支撑层，这里并不限定。
在一些实施例中，参见图2C，阻挡层210包括第一阻挡层210a和覆盖第一阻挡层210a的第二阻挡层210b。在实施时，第一阻挡层和第二阻挡层采用的材料不同。例如，第一阻挡层可以采用SOH，第二阻挡层可以采用SiON。这里，可以通过第一阻挡层和第二阻挡层对外围区对应的部分衬底以及该部分衬底中的第二接触结构进行更好地保护。
在一些实施例中，第一阻挡层的厚度与第二阻挡层的厚度之比大于等于2且小于等于4。例如，第一阻挡层的厚度可以为30纳米(nm)，第二阻挡层的厚度可以为10nm，第一阻挡层与第二阻挡层的厚度之比可以是3:1。
在一些实施例中，上述步骤S103可以包括如下步骤S121至步骤S122：
步骤S121，在叠层结构上方形成第一掩膜层，图案化第一掩膜层，对叠层结构进行蚀刻，形成贯穿叠层结构并暴露第一接触结构的电容孔。
步骤S122，在电容孔内壁沉积第一导电材料，形成第一电极层。
这里，第一掩膜层可以包括但不限于光刻胶层、硬掩膜层、多晶硅层等中的至少一种，这里并不限定。图3A为本公开实施例提供的一种第一掩膜层的图案示意图，如图3A所示，第一掩膜层的图案中可以定义出至少一个电容孔对应的区域32。
这里，第一导电材料可以是任意合适的导电材料，本公开实施例对此并不限定。例如，第一导电材料可以包括但不限于氮化钛等材料。在实施时，第一导电材料与第二导电材料可以相同也可以不同，本公开实施例并不限定。
在一些实施例中，上述步骤S121中所述的对叠层结构进行蚀刻，形成贯穿叠层结构并暴露第一接触结构的电容孔，可以包括：沿垂直于衬底表面的方向，依次形成覆盖叠层结构的多晶掺杂层、覆盖多晶掺杂层的硬掩模层；在硬掩膜层上方形成第一掩膜层，图案化第一掩膜层，对硬掩模层进行蚀刻，将第一掩膜层对应的图案转移至硬掩模层；基于硬掩模层上对应于第一掩膜层的图案，对多晶掺杂层进行蚀刻，将该图案转移至多晶掺杂层；基于多晶掺杂层上的该图案，对叠层结构进行蚀刻，形成贯穿叠层结构并暴露第一接触结构的电容孔。
在一些实施例中，可以在形成电容孔后的叠层结构的表层沉积第一导电材料；对覆盖在叠层结构顶层的支撑层上的第一导电材料进行回蚀刻，形成如图1E所示的覆盖电容孔310内壁的第一电极层320。
在一些实施例中，如图3B所示，衬底包括覆盖每一第一接触结构120和每一第二接触结构130的基础支撑层115。上述步骤S121中所述的对叠层结构进行蚀刻，形成贯穿叠层结构并暴露第一接触结构的电容孔，可以包括如下步骤S131至步骤S132：
步骤S131，对叠层结构进行蚀刻，形成贯穿叠层结构并暴露基础支撑层的通孔。
这里，基础支撑层的材料可以包括但不限于氮化物材料，例如氮化硅。在一些实施方式中，基础支撑层可以与叠层结构中的支撑层采用相同的材料。在一些实施方式中，基础支撑层与叠层结构中的支撑层可以分别采用不同的材料。
通过对叠层结构中的每一支撑层和每一牺牲层进行蚀刻，可以形成贯穿叠层结构并暴露基础支撑层的通孔。
步骤S132，对通孔中暴露的基础支撑层进行蚀刻，形成暴露第一接触结构的电容孔，并去除在形成通孔的过程中附着在通孔内壁的聚合物。
这里，在对叠层结构进行蚀刻后，可以接着对暴露出来的基础支撑层进行蚀刻，形成暴露第一接触结构的电容孔。
参见图3C，在对叠层结构220中的支撑层222和牺牲层221进行蚀刻的过程中，会形成一些副产物，如含氟蚀刻气体CxHyFz、含硅副产物CxHySiz等中的至少一种，其中x、y、z均为正整数；在通孔311蚀刻完成后，残留的副产物可能会形成聚合物312附着在通孔311的内壁。
需要说明的是，参见图3D，若聚合物312未被去除，在后续形成第一电极层320的工艺中，聚合物312所在的区域电极层将难以沉积，从而会导致形成的第一电极层320存在孔洞。参见图3E，若第一电极层320存在孔洞321，在后续去除第一牺牲层221a的过程中，蚀刻气体或蚀刻所采用的酸洗液(如液氢氟酸(DHF)、稀释氢氟酸与氨水(NH4OH)的混合溶液、包括稀释氢氟酸(DHF)与四甲基氢氧化铵(TMAH)的混合溶液等)等会通过孔洞321与外围区对应的部分叠层结构中位于第一牺牲层221a之下的第二牺牲层221b进行反应，导致第二牺牲层221b提前被去除(如图3F所示)，从而导致在蚀刻第二牺牲层221b之上的第一支撑层222a的过程中，会对第二牺牲层221b所覆盖的阻挡层210进行部分或全部蚀刻，最终导致底部支撑层和阻挡层被破坏，从而可能会导致在对牺牲层进行去除的过程中会对阻挡层所覆盖的外围区中的第二接触结构被破坏，进而破坏外围区的逻辑电路，导致半导体产品的良率较低。
因此，本公开实施例提供的半导体结构的形成方法中，在形成第一电极层之前，去除了附着在通孔内壁的聚合物，这样，在附着在通孔内壁的聚合物被去除后，可以减少形成的第一电极层中的孔洞，从而可以增强对阻挡层的保护，进而可以增强对外围区的逻辑电路的保护，进一步提高半导体产品的良率。
在一些实施例中，如图3G所示，聚合物312包括第一聚合物312a以及附着在第一聚合物312a表面的第二聚合物312b；上述步骤S132中所述的去除在形成通孔的过程中附着在通孔内壁的聚合物，可以包括如下步骤S141至步骤S142：
步骤S141，在形成通孔之后，采用清洗气体对通孔进行清洗处理，去除第二聚合物；
步骤S142，在刻蚀基础支撑层的过程中，利用刻蚀产生的离子，轰击去除第一聚合物。
在一些实施例中，清洗气体可以包括以下至少之一：氧气、氩、氯气。
在一些实施方式中，可以采用清洗气体，对位于阵列区边缘与外围区相邻的通孔进行冲洗处理。
在上述实施例中，在形成通孔之后，首先通过采用清洗气体对通孔进行清洗处理去除附着在第一聚合物表面的第二聚合物，这样，可以将第一聚合物暴露出来；接着在刻蚀基础支撑的过程中，利用刻蚀产生的例子轰击去除第一聚合物。如此，对于第一聚合物和第二聚合物分别采用针对性的去除方式，可以更好地去除第一聚合物和第二聚合物，从而可以进一步减少形成的第一电极层中的孔洞，进而可以进一步增强对外围区的逻辑电路的保护，进一步提高半导体产品的良率。
本公开实施例提供一种半导体结构，图4A为本公开实施例提供的一种半导体结构的组成结构示意图。如图4A所示，该半导体结构包括：衬底110、多个第一接触结构120、多个第二接触结构130、阻挡层210和多个存储结构150；其中，
衬底110包括阵列区110a和外围区110b，第一接触结构120位于阵列区110a，第二接触结构130位于外围区110b；
存储结构150位于第一接触结构120的上方，且与第一接触结构120一一对应电连接；
阻挡层210位于外围区110b的上方。
在一些实施例中，如图4B所示，阻挡层210可以包括依次层叠的第一阻挡层210a和第二阻挡层210b，第一阻挡层210a和第二阻挡层210b的材料不同。
在一些实施例中，第一阻挡层的厚度与第二阻挡层的厚度之比大于等于2且小于等于4。
在一些实施例中，如图4C所示，阻挡层210和第二接触结构130之间还设置有绝缘层160，绝缘层160与阻挡层210的材料之间的刻蚀选择比大于第二阈值。这里，第二阈值可以是根据实际蚀刻工艺中的蚀刻条件确定的，本公开实施例对此并不限定。例如，第二阈值可以大于等于10，如10、20、30或100等。在一些实施方式中，绝缘层可以包括基础支撑层。
在一些实施例中，如图4A所示，存储结构150包括第一电极层320、电介质层330和第二电极层340，电介质层330覆盖阻挡层210的表面。
本公开实施例提供一种存储器的形成方法，图5为本公开实施例提供的一种存储器的形成方法的实现流程示意图。如图5所示，该方法包括如下步骤S501至步骤S502：
步骤S501，提供衬底，衬底包括阵列区和外围区，阵列区包括阵列排布的多个晶体管、多条字线、多条位线以及多个第一接触结构，外围区包括外围器件和多个第二接触结构；其中，每条字线沿第一方向延伸，且与沿第一方向排列的一列晶体管的栅极连接，每条位线沿第二方向延伸，且与沿第二方向排列的一行晶体管中的源极或漏极中的一者电连接，第一方向与第二方向相交，第一接触结构与晶体管的源极或漏极中的另一者电连接；
步骤S502，基于衬底，采用上述实施例中所述的半导体结构的形成方法，在衬底上形成与第一接触结构电连接的电容结构。
上述半导体结构实施例以及存储器的形成方法实施例，具有与半导体结构的形成方法实施例相似的有益效果。对于本公开半导体结构实施例与存储器的形成方法实施例中未披露的技术细节，请参照本公开半导体结构的形成方法实施例的描述而理解。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本公开所提供的几个方法或结构实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供基底，所述基底包括衬底、位于所述衬底内的至少一个第一接触结构和至少一个第二接触结构，所述衬底包括阵列区和外围区，所述第一接触结构位于所述阵列区，所述第二接触结构位于所述外围区；
在所述衬底表面依次形成覆盖所述外围区的阻挡层、以及覆盖所述阻挡层和所述阵列区的叠层结构，所述叠层结构包括多个沿垂直于所述衬底表面的方向交替堆叠的牺牲层和支撑层；
形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，以及覆盖所述电容孔内壁的第一电极层；
自所述叠层结构的顶层向下依次在每一支撑层形成开口，并通过每一支撑层的开口去除所述支撑层所覆盖的牺牲层；
依次形成覆盖所述第一电极层表面的电介质层和覆盖所述电介质层的第二电极层。
2.根据权利要求1所述的方法，其特征在于，所述在所述衬底表面依次形成覆盖所述外围区的阻挡层、以及覆盖所述阻挡层和所述阵列区的叠层结构，包括：
在所述衬底表面沉积形成预阻挡层；
对覆盖所述阵列区的部分预阻挡层进行蚀刻，形成覆盖所述外围区的阻挡层；
在所述阻挡层的表面和所述阵列区对应的部分衬底表面，沉积形成沿垂直于所述衬底表面的方向交替堆叠的牺牲层和支撑层。
3.根据权利要求1所述的方法，其特征在于，所述支撑层采用第一材料形成，所述阻挡层采用第二材料形成，所述第一材料与所述第二材料之间的刻蚀选择比大于第一阈值。
4.根据权利要求1所述的方法，其特征在于，所述阻挡层包括第一阻挡层和覆盖所述第一阻挡层的第二阻挡层。
5.根据权利要求1所述的方法，其特征在于，所述形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，以及覆盖所述电容孔内壁的第一电极层，包括：
在所述叠层结构上方形成第一掩膜层，图案化所述第一掩膜层，对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔；
在所述电容孔内壁沉积第一导电材料，形成第一电极层。
6.根据权利要求5所述的方法，其特征在于，所述衬底包括覆盖每一所述第一接触结构和每一所述第二接触结构的基础支撑层；
所述对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述第一接触结构的电容孔，包括：
对所述叠层结构进行蚀刻，形成贯穿所述叠层结构并暴露所述基础支撑层的通孔；
对所述通孔中暴露的基础支撑层进行蚀刻，形成暴露所述第一接触结构的电容孔，并去除在形成所述通孔的过程中附着在所述通孔内壁的聚合物。
7.根据权利要求6所述的方法，其特征在于，所述聚合物包括第一聚合物以及附着在所述第一聚合物表面的第二聚合物；所述去除在形成所述通孔的过程中附着在所述通孔内壁的聚合物，包括：
在形成所述通孔之后，采用清洗气体对所述通孔进行清洗处理，去除所述第二聚合物；
在刻蚀所述基础支撑层的过程中，利用刻蚀产生的离子，轰击去除所述第一聚合物。
8.根据权利要求7所述的方法，其特征在于，所述清洗气体包括以下至少之一：氧气、氩、氯气。
9.根据权利要求1至8中任一项所述的方法，其特征在于，所述方法还包括：依次去除位于所述外围区之上的所述第二电极层、所述电介质层、所述阻挡层，并暴露所述第二接触结构。
10.一种半导体结构，其特征在于，包括：衬底、多个第一接触结构、多个第二接触结构、阻挡层和多个存储结构；
所述衬底包括阵列区和外围区，所述第一接触结构位于所述阵列区，所述第二接触结构位于所述外围区；
所述存储结构位于所述第一接触结构的上方，且与所述第一接触结构一一对应电连接；
所述阻挡层位于所述外围区的上方。
11.根据权利要求10所述的结构，其特征在于，所述阻挡层包括依次层叠的第一阻挡层和第二阻挡层，所述第一阻挡层和所述第二阻挡层的材料不同。
12.根据权利要求11所述的结构，其特征在于，所述第一阻挡层的厚度与所述第二阻挡层的厚度之比大于等于2且小于等于4。
13.根据权利要求10或11所述的结构，其特征在于，所述阻挡层和所述第二接触结构之间还设置有绝缘层，所述绝缘层与所述阻挡层的材料之间的刻蚀选择比大于第二阈值。
14.根据权利要求10或11所述的结构，其特征在于，所述存储结构包括第一电极层、电介质层和第二电极层，所述电介质层覆盖所述阻挡层的表面。
15.一种存储器的形成方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括阵列区和外围区，所述阵列区包括阵列排布的多个晶体管、多条字线、多条位线以及多个第一接触结构，所述外围区包括外围器件和多个第二接触结构；其中，每条所述字线沿第一方向延伸，且与沿所述第一方向排列的一列所述晶体管的栅极连接，每条所述位线沿第二方向延伸，且与沿所述第二方向排列的一行所述晶体管中的源极或漏极中的一者电连接，所述第一方向与所述第二方向相交，所述第一接触结构与所述晶体管的源极或漏极中的另一者电连接；
基于所述衬底，采用如权利要求1至8任一项所述的半导体结构的形成方法，在所述衬底上形成与所述第一接触结构电连接的电容结构。
CN202211111711.7A 2022-09-13 2022-09-13 半导体结构的形成方法及半导体结构、存储器的形成方法 Pending CN117750755A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211111711.7A CN117750755A (zh) 2022-09-13 2022-09-13 半导体结构的形成方法及半导体结构、存储器的形成方法
PCT/CN2023/089170 WO2024055585A1 (zh) 2022-09-13 2023-04-19 半导体结构的形成方法及半导体结构、存储器的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211111711.7A CN117750755A (zh) 2022-09-13 2022-09-13 半导体结构的形成方法及半导体结构、存储器的形成方法

Publications (1)

Publication Number Publication Date
CN117750755A true CN117750755A (zh) 2024-03-22

Family

ID=90257803

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211111711.7A Pending CN117750755A (zh) 2022-09-13 2022-09-13 半导体结构的形成方法及半导体结构、存储器的形成方法

Country Status (2)

Country Link
CN (1) CN117750755A (zh)
WO (1) WO2024055585A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103093814B (zh) * 2012-12-31 2015-12-09 清华大学 存储器阵列结构及其操作方法
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
CN109065501B (zh) * 2018-07-19 2024-02-06 长鑫存储技术有限公司 电容阵列结构及其制备方法
CN113161356B (zh) * 2021-03-04 2022-03-22 长鑫存储技术有限公司 存储器件、半导体结构及其形成方法
CN114373764A (zh) * 2021-12-29 2022-04-19 芯盟科技有限公司 晶体管阵列及其制造方法、存储器及其制造方法

Also Published As

Publication number Publication date
WO2024055585A1 (zh) 2024-03-21

Similar Documents

Publication Publication Date Title
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
KR100476690B1 (ko) 반도체 장치 및 그 제조방법
US7476613B2 (en) Method of forming an electrical contact in a semiconductor device using an improved self-aligned contact (SAC) process
US6214688B1 (en) Methods of forming integrated circuit capacitors having U-shaped electrodes
US7396772B2 (en) Method for fabricating semiconductor device having capacitor
CN115188760B (zh) 半导体结构的形成方法
JP2006157002A (ja) キャパシタの製造方法及び半導体装置の製造方法
US7573132B2 (en) Wiring structure of a semiconductor device and method of forming the same
US6808975B2 (en) Method for forming a self-aligned contact hole in a semiconductor device
CN113013092A (zh) 半导体结构的形成方法及半导体结构
US20110115087A1 (en) Self-aligned lower bottom electrode
US6221714B1 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
TWI289903B (en) Method for fabricating capacitor of semiconductor memory device using amorphous carbon
GB2336942A (en) Method for fabricating a DRAM cell capacitor
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
US7612399B2 (en) Semiconductor integrated circuit devices
US7160816B2 (en) Method for fabricating semiconductor device
US6730563B2 (en) Method of manufacturing semiconductor device
CN117750755A (zh) 半导体结构的形成方法及半导体结构、存储器的形成方法
US8053310B2 (en) Method for defect reduction for memory cell capacitors
US20230209802A1 (en) Method of fabricating semiconductor device
US11985815B2 (en) Method for manufacturing memory and same
CN117545274B (zh) 一种半导体结构及其制造方法
US7250350B2 (en) Method and structure for integrated stacked capacitor formation
US7078290B2 (en) Method for forming a top oxide with nitride liner

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination