CN117741414A - 一种用于边界扫描测试的数据延时控制方法、系统及平台 - Google Patents

Abstract

本发明公开了一种用于边界扫描测试的数据延时控制方法、系统及平台，通过实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；以及相应的系统、平台，结合驱动电路实现提供可靠的信号驱动能力和信号质量，通过粗调节的方式克服信号延时问题，通过微调节的方式改善信号的稳定性，进而提升测试速率。

Description

一种用于边界扫描测试的数据延时控制方法、系统及平台

技术领域

本发明属于边界扫描测试处理技术领域，具体涉及一种用于边界扫描测试的数据延时控制方法、系统及平台。

背景技术

随着芯片、板卡的迭代更新，对测试速率和测试稳定性有了更高的要求，现有的硬件资源具有一定的延时，在延时的影响下，一方面测试速率到达瓶颈，另一方面，由于数据波形边缘常常会出现震荡或抖动的不稳定因素，在TCK的上升沿，若为波形边缘采集的数据，将导致测试数据不稳定。

当延时太大或测试频率太高，会出现在TCK的上升沿读取TDO的数据错位的现象，一方面，TDO的数据需要回到边界扫描控制器读取数据，推出TDO数据时，当延时较大或测试频率太高时，TCK时钟的上升沿超前于TDO太大，导致TCK的上升沿没有读取对应的TDO数据，进而发生数据错位。

当时钟上升沿工作在数据变化的临界边缘，将导致数据采集不稳定，这种临界边缘是由信号延时导致的，加上临界边缘数据稍微有些震荡或抖动，就会导致数据在边界扫描芯片内部的读取出错进而导致数据移位错误或TDO返回到边界扫描驱动电路的FPGA读取错误；当不稳定因素导致的读取的错误与待测板外部(Extest)测试结果交织在一起的时候，很难判断是读取不稳定导致的问题还是待测板测试本身的连接故障问题。

现有的方法存在离线调试过程中没有发现不稳定，而在测试现场，面对成千上万的待测板(DUT)时，信号不稳定就凸显出来的问题，这时需要在测试现场排查问题的根源，是读取不稳定还是待测板本身的连接故障的问题，当找到是因为不稳定导致的问题后，这时只能采用降低测试速率的方法达到稳定的目的，浪费了大量的人力物力，测试速率也提不上去，因此需要在离线测试的过程中，解决这些临界不稳定问题。

因此，针对以上导致测试数据不稳定及测试速率低的技术问题缺陷，急需设计和开发一种用于边界扫描测试的数据延时控制方法、系统及平台。

发明内容

为克服上述现有技术存在的不足及困难，本发明方案提供一种用于边界扫描测试的数据延时控制方法、系统及平台，结合驱动电路实现提供可靠的信号驱动能力和信号质量，通过粗调节的方式克服信号延时问题，通过微调节的方式改善信号的稳定性，进而提升测试速率。

本发明的第一目的在于提供一种用于边界扫描测试的数据延时控制方法；本发明的第二目的在于提供一种用于边界扫描测试的数据延时控制系统；本发明的第三目的在于提供一种用于边界扫描测试的数据延时控制平台。

本发明的第一目的是这样实现的：所述方法包括如下步骤：

实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；

根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

进一步地，所述根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据，还包括：

根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；

获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据。

进一步地，所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；

所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；

所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据。

进一步地，所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；

根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据。

进一步地，所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；

根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据。

进一步地，所述边界扫描延时模型中，设置有边界扫描驱动电路；所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；

所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接。

进一步地，所述根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据，还包括：

根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

本发明的第二目的是这样实现的：所述系统应用于所述的数据延时控制方法，所述系统包括：

第一数据生成单元，用于实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

第二数据生成单元，用于根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

创建生成单元，用于创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；

修正处理单元，用于根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

进一步地，所述第二数据生成单元，还包括：第一数据生成模块，用于根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；

第一判定生成模块，用于获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据；所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据；

和/或，所述创建生成单元，还包括：第二判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；第一微调处理模块，用于根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据；

和/或，所述创建生成单元，还包括：第三判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；

第二微调处理模块，用于根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据；

所述边界扫描延时模型中，设置有边界扫描驱动电路；所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接；

和/或，所述修正处理单元，还包括：第二数据生成模块，用于根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

本发明的第三目的是这样实现的：包括处理器、存储器以及用于边界扫描测试的数据延时控制平台控制程序；其中在所述的处理器执行所述的用于边界扫描测试的数据延时控制平台控制程序，所述的用于边界扫描测试的数据延时控制平台控制程序被存储在所述存储器中，所述的用于边界扫描测试的数据延时控制平台控制程序，实现所述的用于边界扫描测试的数据延时控制方法。

本发明通过方法实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态；以及与所述方法相应的系统、平台，结合驱动电路实现提供可靠的信号驱动能力和信号质量，通过粗调节的方式克服信号延时问题，通过微调节的方式改善信号的稳定性，进而提升测试速率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一种用于边界扫描测试的数据延时控制方法流程示意图；

图2为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描驱动电路简化示意图；

图3为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描延时模型示意图；

图4为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描理想波形示意图；

图5为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描一定的延时波形示意图；

图6为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描一定的延时调整到正常测试波示意图；

图7为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描因延时太大导致数据错位的波形一示意图；

图8为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描解决错位问题第1步波形一示意图；

图9为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描解决错位问题第2步的波形一示意图；

图10为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描因延时太大导致数据错位的波形二示意图；

图11为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描解决错位问题第1步波形二示意图；

图12为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描解决错位问题第2步的波形二示意图；

图13为本发明一种用于边界扫描测试的数据延时控制方法之实施例边界扫描测试通信实现方法流程示意图；

图14为本发明一种用于边界扫描测试的数据延时控制方法之实施例数据通过边界寄存器示意图；

图15为本发明一种用于边界扫描测试的数据延时控制方法之实施例发生错位数据通过边界寄存器示意图；

图16为本发明一种用于边界扫描测试的数据延时控制系统架构示意图；

图17为本发明一种用于边界扫描测试的数据延时控制平台架构示意图；

本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

为便于更好的理解本发明的目的、技术方案和优点更加清楚，下面结合附图和具体的实施方式对本发明作进一步说明，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。

本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。其次，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时，应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

优选地，本发明一种用于边界扫描测试的数据延时控制方法应用在一个或者多个终端或者服务器中。所述终端是一种能够按照事先设定或存储的指令，自动进行数值计算和/或信息处理的设备，其硬件包括但不限于微处理器、专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)、可编程门阵列(Field－Programmable GateArray，FPGA)、数字处理器(Digital Signal Processor，DSP)、嵌入式设备等。

所述终端可以是桌上型计算机、笔记本、掌上电脑及云端服务器等计算设备。所述终端可以与客户通过键盘、鼠标、遥控器、触摸板或声控设备等方式进行人机交互。

本发明为实现一种用于边界扫描测试的数据延时控制方法、系统及平台。

如图1所示，是本发明实施例提供的用于边界扫描测试的数据延时控制方法的流程图。在本实施例中，所述用于边界扫描测试的数据延时控制方法，可以应用于具备显示功能的终端或者固定终端中，所述终端并不限定于个人电脑、智能手机、平板电脑、安装有摄像头的台式机或一体机等。

所述用于边界扫描测试的数据延时控制方法也可以应用于由终端和通过网络与所述终端进行连接的服务器所构成的硬件环境中。网络包括但不限于：广域网、城域网或局域网。本发明实施例的用于边界扫描测试的数据延时控制方法可以由服务器来执行，也可以由终端来执行，还可以是由服务器和终端共同执行。

例如，对于需要进行用于边界扫描测试的数据延时控制终端，可以直接在终端上集成本发明的方法所提供的用于边界扫描测试的数据延时控制功能，或者安装用于实现本发明的方法的客户端。再如，本发明所提供的方法还可以软件开发工具包(SoftwareDevelopment Kit，SDK)的形式运行在服务器等设备上，以SDK的形式提供用于边界扫描测试的数据延时控制功能的接口，终端或其他设备通过所提供的接口即可实现用于边界扫描测试的数据延时控制功能。以下结合附图对本发明作进一步阐述。

如图1所示，本发明提供了一种用于边界扫描测试的数据延时控制方法，所述的方法包括如下步骤：

S1、实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

S2、根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

S3、创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；

S4、根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

所述根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据，还包括：S21、根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；S22、获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据。

所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据。

所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

S31、获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；

S32、根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据。

所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

S33、获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；

S34、根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据。

所述边界扫描延时模型中，设置有边界扫描驱动电路；所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接。

所述根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据，还包括：

S41、根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

具体地，在本发明实施例中，现有的测试方法没有系统性的去考虑。为了突破测试速率瓶颈并解决测试稳定性的问题，需从提升驱动能力、改善信号质量、克服延时影响三个方面入手，并对硬件、软件进行深入的研究，找到解决方法，因此本发明提出一种边界扫描驱动电路、系统及提升测试速率的方法，旨在解决以上存在的技术缺陷问题。

针对提升驱动能力、改善信号质量方面的问题，本发明通过提出的驱动电路解决。重点是克服延时的问题，考虑两点，一是驱动电路自身的延时问题，驱动电路的FPGA端接收到TDO的延时太大，可能会导致边界扫描链推出的第一个数据甚至更多的位的数据在TCK的上升沿没有捕获到；另一是边界扫描链的延时问题，在TCK上升沿完成数据读取操作，因此输入到链路芯片的TCK上升沿需要与输入到链路芯片TDI的数据在时间上保持同步稳定的采集条件。为了同时兼顾以上两点的克服延时问题，本发明提出一种边界扫描驱动电路、系统及提升测试和速率的方法解决。

如图13所示，上位机软件设定改变TCK周期数量的框，可以手动调节改变TCK周期数量，软件设定改变TCK周期数量的最小值为0，最大值为5，当改变TCK的周期数量为0时，表示不改变TCK的周期数，当改变TCK的周期数量为1时，将TCK滞后TDI和TDO的数据1个周期，并增加1个时钟周期，当改变TCK的周期数量为2时，将TCK滞后TDI和TDO的数据2个周期，并增加2个时钟周期，依此类推；上位机软件设定增加微调节TCK相位的框，若FPGA的基础频率设定为400MHz，软件设定TCK相位微调的范围为-2000ns到2000ns之间，兼容JTAG的TCK的频率1MHz至200MHz之间的微调节，调节的步进为2.5ns，其中-2000ns至-2.5ns设定为超前微调，0ns为默认状态表示不微调，2.5ns至2000ns设定为滞后微调，测试频率低于1M的情况，认为测试速率较慢，基于本发明所述的驱动电路不考虑延时调整；将需要调节的数据输入到上位机，在边界扫描测试之前通过上位机下发对应的指令到FPGA完成配置，指令分别为指令1和指令2。

具体实现步骤如下：TCK的信号和TDI的信号从发出开始，到刚进入边界扫描链的过程中，中途的延时是基本同步的，基于这一条件，在驱动电路的FPGA端就近将TCK、TDI、TDO信号以排针的形式引出，引出后作为波形的测量点，在该测量点外挂示波器就能够清晰的观察到波形的延时参数，得出波形的延时大小，再结合测试频率判断波形所处的状态，提取出改变TCK周期数量和微调节TCK相位的延时大小的值，输入到上位机对应的输入框，就能够在边界扫描测试之前完成配置。也就是说，TCK、TMS是同步的信号，因此省略TMS，延时可以认为是初始发出的TCK或TMS或TDI与TDO的延时，为了简单，本发明省去状态信号TMS，仅用时钟信号TCK作为参照，TCK自FPGA发出起，延时就开始产生了，TCK数据发出时，与TDI数据一起同步进入边界扫描链，由于TCK和TDI是同步进入边界扫描链，因此，在时钟的作用下，在同步时钟TCK的作用下，采集TDI的数据正常，但数据采集后，在时钟的下降沿移位，再回到驱动电路的TDO，此时的TDO与初始发出的TCK有一定的延时，若依然参照初始发出的TCK来读取TDO，则会因延时过大或测试频率太高导致FPGA读取不稳定或错位，本发明就是在解决TDO返回错位的读取问题和读取稳定问题，提升信号测试速率。

TDI和TDO的延时是一定的，这是驱动电路及边界扫描链固有特性，本发明TDI和TDO的相对位置不变，但TCK可以根据系统时钟按照一定的时间间隔进行滞后调整，后续超前调整是在滞后的基础上微调的过程，本发明总体是将TCK滞后，是为了找到TDO读取稳定的位置，至于错位可以通过已知的错位位数进行正确判断，提取正确的读取数据，舍弃不关心的数据以到达正确高速测试的目的。

对于边界扫描链而言，TCK的上升沿需要保持在TDI数据波形较好的位置，而不能在TDI数据波形的边缘，这样边界扫描链数据采集将不稳定；TCK的上升沿也需要保持在TDO数据波形较好的位置，而不能在TDO数据波形的边缘，这样数据FPGA读取也不稳定。

始终遵循IEEE 1149标准，在TCK时钟的上升沿采集数据，在下降沿移位，本发明只要保证上升沿采集数据稳定，下降沿就会正确移位上一笔采集进入边界寄存器的数据。

观察TCK和TDI，能够在发起端看到TCK和TDI良好的同步，这种同步也反映了进入边界扫描链的同步。

观察TCK和TDO，能够看到发出和返回信号之间的总延时，该延时可能会让FPGA读取TDO错误。

具体的，提取出改变TCK周期数量和微调节TCK相位的延时大小的值方法，步骤如下：假设测试频率为f1，则时钟周期为1/f1，若观察达到的延时为t1，t1≤1/(2*f1)(0.5个时钟周期)，则设置改变TCK周期数量为0，为了达到更加稳定的测试状态，则适当的将TCK进行相位滞后微调，相位滞后微调到如图6和图9所示的状态，即将TCK的上升沿调整在TDI数据和TDO数据区间组成区间的中间，通过推导，具体相位滞后为：t1/2。具体设施例如下，假设测试频率为25MHz，则其时钟周期为40ns，若观察到的延时小于20ns(时钟周期的一半)，则设置改变TCK周期数量为0，为了达到更加稳定的状态，则适当的将TCK进行滞后相位微调，滞后相位微调到如图6和图9所示的状态，即将TCK的上升沿调整在TDI数据和TDO数据区间组成区间的中间；具体地，若观察的延时为13ns，13ns<20ns(时钟周期的一半)，因此设置改变TCK周期数量为0，滞后相位微调量为：t1/2＝6.5ns，由于调整的步进为2.5ns，因此将相位微调量设置为2.5*3＝7.5ns，因为最接近6.5ns。

假设测试频率为f2，则时钟周期为1/f2，若观察达到的延时为t2，1/(2*f2)<t2≤3/(2*f2)，即t2大于半个时钟周期且小于1.5个时钟周期，则设置改变TCK周期数量为1，改变TCK周期数量为1后的TCK时钟与改变TCK周期数量为0的TCK时钟相比，滞后一个时钟周期，并且在原来的基础上增加一个时钟周期，此时对于边界扫描链而言，输入的第一个数据为不关心的值，通过新增的最后一个上升沿将此不关系的值移出边界寄存器，因此最终移入边界寄存器的数据是正确的；由于将TCK在原来的基础上滞后于TDI一个时钟周期，而TDI和TDO的延时是一定的，TDO的第一位数据刚好可以被第一个TCK时钟的上升沿采集到，因此FPGA采集到的数据去除最后一个不关心的值，剩下的值都是正确的；如图8和图9、图11和图12所示，通过以上的方法剔除掉X1和X2，就能得到正确的测试数据，克服了延时过大或频率太高对测试速率的影响，测试速率显著提高。以上改变TCK周期数量为1后，只是粗调结果，接下来，需要对波形进行TCK的相位超前微调或滞后微调，以提高测试稳定性。

相位超前微调的条件是1/(2*f2)<t2<1/f2，即0.5个至1个TCK时钟周期之间，超前微调量为：1/2*(t2-1/f2)，根据前面所述，相位超前微调量为负数，当f2＝1/f2时，除了改变TCK的时钟周期外，不需要进行微调，图7至图9就是展示了相位超前微调前后的波形图；相位滞后微调的条件是1/f2<t2<3/(2*f2)，即1个至1.5个TCK时钟周期之间，滞后微调量也为：1/2*(t2-1/f2)，根据前面所述，相位滞后微调量为正数，当f2＝3/(2*f2)时，除了改变TCK的时钟周期外，不需要进行微调，图10至图12就是展示了相位滞后微调前后的波形图。

此外，依然假设测试频率为25MHz，则其时钟周期为40ns，若观察到的延时大于20ns(0.5个时钟周期)且小于40ns(1个时钟周期)，假设具体的延时为35ns，首先则设置改变TCK周期数量为1，完成TCK滞后1个周期，微调满足1/(2*f2)<t2＜1/f2的条件，则需要进行超前微调，微调量通过公式1/2*(t2-1/f2)，得出为2.5ns，刚好为前面所述的一个微调步进，因此上位机设置滞后微调为2.5ns；若观察到的延时大于40ns(1个时钟周期)且小于60ns(1.5个时钟周期)，假设具体的延时为48ns，则首先设置改变TCK周期数量为1，完成TCK滞后1个周期，微调满足1/f2<t2＜3/(2*f2)的条件，则需要进行滞后微调，则微调量通过公式1/2*(t2-1/f2)，得出为-4ns，最接近前面所述的两个微调步进，即-5ns，因此上位机设置滞后微调为-5ns；改变TCK周期数量和微调TCK相位两个参数通过上位机设置好以后，将通过对应的指令下发至FPGA完成对应的TCK时钟调节配置和TCK周期数量配置；FPGA采集的TDO数据会返回到上位机，上位机根据待下发的指令，舍弃采集到不关心的值，剩下的就是正确的值。

本发明TCK的条件与状态信号TMS是同步调节的，从硬件上看，它们的延时是一致的，本发明在调节TCK时，TMS同步调节，因为JTAG状态机的变化需要TCK和TMS结合一起来完成。

结合图2所示，FPGA芯片的型号为XC7Z020-2CLG484I，芯片的PL端有JTAG控制信号，分别为时钟TCK、状态信号TMS和发送信号TDI和接收信号TDO，其中TCK、TMS、TDI信号在PL端输出为3.3V电平，GTL2014PW芯片提供升压，内置比较器的参考电压为0.8V，供电电源为4.3V,升压后的TCK_1、TMS_1以及TDI_1的信号电平与GTL2014PW的供电电源电压一致，为4.3V，经过GTL2014PW的信号质量会比较，因此引入了信号降压开关，降压开关的芯片型号为LSF0102DCUR，输出高电平大小取决于LSF0102DCUR的Vref_A的电压大小，Vref_A的电压大小可调，具体实现方式为，FPGA的PS端的I2C控制DAC芯片AD5667RBRMZ-1提供1至3.3V的电压输出，经过运放提升驱动能力后，给到Vref_A，运放型号为LMV358A，4.3V的电平信号经LSF0102DCUR降压后，得到TCK_2、TMS_2以及TDI_2信号，电平为Vref_A的电平，通过边界扫描测试口输出之后，得到TCK_3、TMS_3以及TDI_3与边界扫描链相连；边界扫描测试链输出的TDO_2与边界扫描测试口的TDO_1的相连，经过比较器电平转化以后，经过TDO回到FPGA的PL端，兼容1V至3V3的电平升压，其中，比较器的型号为LTV3603。

GTL2014PW将标准的3.3V升压到4.3V，再通过4.3V降压，可以灵活降到1V至3.3V的电平，满足待测链的1V至3.3V的任意电平需求；信号的驱动驱动电流能力主要是通过GTL2014PW芯片提供的，升压至4.3V再通过LSF0102DCUR芯片降压最低可以满足32mA驱动电流能力的需求；AD5667RBRMZ-1灵活输出1V至3.3V，可灵活设置边界扫描测试口的电平，兼容不同电平的测试链；比较器TLV3603可以将边界扫描链返回的TDO_2的1V至3.3V任意电平转化为标准的3.3V电平返回到FPGA的TDO；LSF0102DCUR降压信号芯片具有改善信号质量的能力，通过GTL2014PW与LSF0102DCUR的结合，既满足了驱动能力要求，信号质量也得到了极大的改善。

驱动电路与延时有关的芯片有，GTL2014PW、LSF0102DCUR，TLV3603，其中GTL2014PW芯片的延时为5.2ns左右，LSF0102DCUR的延时为1ns左右，TLV3603为2.5ns左右，均采用价格便宜，延时低的芯片。

结合图2和图3所示，图3是由图2的边界扫描驱动电路提取的边界扫描延时模型，延时T1.1、T2.1、T3.1分别表示TCK、TMS、TDI信号与TCK_1、TMS_1、TDI_1信号之间的延时，延时T1.2、T2.2、T3.2分别表示TCK_1、TMS_1、TDI_1信号与TCK_2、TMS_2、TDI_2信号之间的延时，延时T4.1表示TDO_1信号与TDO信号之间的延时；另外边界扫描链TCK_3、TMS_3、TDI_3以及TDO_2在接入边界扫描链之前，会经过一定长度的引线，并且可能会加入信号驱动的芯片，因此会产生一定的延时，TCK_3、TMS_3、TDI_3以及TDO_2接入到边界扫描链的延时分别为T1.3、T2.3、T3.3以及T4.2。以上的延时包括芯片的延时和线路路径的延时。

结合图3和图4所示，假设图3的所有延时为0，FPGA输出的JTAG信号的波形将是理想的波形，如图4所示，在TCK0的上升沿来临时，上升沿所处的位置在TDI和TDO数据波形的中间，此时边界扫描链的寄存器在时钟的上升沿采集到的数据是最稳定的，通过TDO返回到FPGA芯片的数据也将通过TCK0的上升沿采集，采集到的数据也是最稳定的。

结合图4和图5所示，本发明驱动电路的延时是确定的，特定的边界扫描链的延时也是确定的，因此TDI和TDO之间的延时，它是确定的，结合图4和图5所示，图5的TDO与图4的TDO相比较，产生了一定的延时，在图5TCK1的上升沿，TDI的数据与图4一样，在TDI数据波形的中间，因此边界扫描链的TDI在TCK1上升沿数据的采集是稳定的，然后TCK1的上升沿工作在TDO数据变化的临界边缘，FPGA的依然是通过TCK1的上升沿采集数据，因此从边界扫描链移出的TDO数据被FPGA接收是不稳定的。

结合图5和图6所示，为了解决图5的临界不稳定问题，需要将图5的TCK1波形稍微滞后发送一点，得到TCK2，就可以让TCK1的上升沿工作在TDO数据变化的临界边缘的情况纠正回来，保持FPGA相对稳定的TDO数据采集状态。另外纠正的幅度不宜太大，因为TDI的数据采集也需要参考TCK2，FPGA和边界扫描链采集的稳定性都要考虑，折中处理，让两者都处于比较稳定的数据采集状态，两者都能够保证距离临界边缘至少有1/4的时钟周期，进而保证测试数据采集和移位的稳定性。

结合图4至图7所示，图7因延时过大或测试频率太高，导致TDO的数据发送了一位错位，具体表现为在TCK3的上升沿，采集TDO的数据错了一位。

结合图7和图8所示，为了解决图7的错位问题，图8的波形在图7的基础上做了如下的步骤：相对于图7的TCK3，TCK4滞后一个周期发送，并且新增一个周期，边界扫描链的9位数据从TDI输入，在时钟TCK4的作用下，第一位移入的数据为X1，X1为不关心的数据，最后一位第9位数据移入以后，第一位数据为不关心的数据，第一位会被移出边界扫描寄存器，因为边界寄存器cell的长度只有8，因此数据进入边界寄存器的结果是一样的。由于TCK4滞后一个周期发送，而TDO由于延时的原因，错位了一个周期，最终TDO的数据刚好可以通过TCK4的时钟进行采集，只不过采集的最后一位数据X2为不关心的数据，FPGA会将采集到的TDO的数据发送到上位机，上位机舍弃X2的数据，就可以得到正确的测试数据，对于延时太大或频率太高的错位的问题就有了解决办法，以上是错位1位的处理情况，若错位2位依然与上面所述的方法一致，只是TDI和TDO各自不关心的数据增多了1位而已，依此类推。

结合图6、图8和图9所示，图8可以看到数据采集的位置并不是处于TCK4上升沿最好的位置，因此需要进行微调，调整的类型为TCK4相位超前微调，FPGA和边界扫描链采集的稳定性都要考虑，折中处理，让两者都处于比较稳定的数据采集状态，也就是将TCK4的上升沿调整在TDI数据和TDO数据区间组成区间的中间，得到图9的TCK5，所述区间如图9的区间1，为了保证数据采集的稳定性，本发明的所有区间都考虑不小于1/2个时钟周期的情况，因此上升沿采集的状态都处于相对稳定的状态。

结合图4至图7和图10所示，图10因延时过大或测试频率太高，导致TDO的数据发送了一位错位，具体表现为在TCK6的上升沿，采集TDO的数据错了一位，与图7的区别在于，图7的延时在0.5至1个TCK时钟周期之间，而图10的延时更加严重，在1至1.5个TCK时钟周期之间。

结合图10和图11所示，为了解决图10的错位问题，图11的波形在图10的基础上做了如下的步骤：相对于图10的TCK6，TCK7滞后一个周期发送，并且新增一个周期，边界扫描链的9位数据从TDI输入，在时钟TCK7的作用下，第一位移入的数据为X1，X1为不关心的数据，最后一位第9位数据移入以后，第一位数据为不关心的数据，第一位会被移出边界扫描寄存器，因为边界寄存器cell的长度只有8，因此数据进入边界寄存器的结果是一样的。由于TCK7滞后一个周期发送，而TDO由于延时的原因，错位了一个周期，最终TDO的数据刚好可以通过TCK7的时钟进行采集，只不过采集的最后一位数据X2为不关心的数据，FPGA会将采集到的TDO的数据发送到上位机，上位机舍弃X2的数据，就可以得到正确的测试数据，对于延时太大或频率太高的错位的问题就有了解决办法，以上是错位1位的处理情况，若错位2位依然与上面所述的方法一致，只是TDI和TDO各自不关心的数据增多了1位而已，依此类推。

结合图11和图12所示，图11可以看到数据采集的位置并不是处于TCK7上升沿最好的位置，因此需要进行微调，调整的类型为TCK7相位滞后微调，FPGA和边界扫描链采集的稳定性都要考虑，折中处理，让两者都处于比较稳定的数据采集状态，也就是将TCK7的上升沿调整在TDI数据和TDO数据区间组成区间的中间，得到图12的TCK8，所述区间如图12的区间2，为了保证数据采集的稳定性，本发明的所有区间都考虑不小于1/2个时钟周期的情况，因此上升沿采集的状态都处于相对稳定的状态。

移入的数据与本发明的波形一一对应，图14直观的看出数据的移入、移出边界寄存器的顺序。本发明实施例只列出了8位的长度，目的是清晰的展示本发明方案的整个过程，而实际的边界扫描芯片边界寄存器的长度远远不止8位。

图15展示了数据错位一位的数据通过边界寄存器的情况，其中X1先进入边界寄存器单元，后8位后进入边界寄存器单元，一笔数据发完，不关心的数据X1将被移出，因此配置的内容是一样的，保证了TDI输入边界扫描链数据的正确性；移出的数据被上位机获取后，舍弃不关心的X2的数据，剩下的就是正确的数据，保证了边界扫描链输出TDO数据采集的正确性。

为实现上述目的，本发明还提供一种用于边界扫描测试的数据延时控制系统，所述系统应用于所述的数据延时控制方法，如图16所示，所述系统包括：

第一数据生成单元，用于实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；第二数据生成单元，用于根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；创建生成单元，用于创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；修正处理单元，用于根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

所述第二数据生成单元，还包括：第一数据生成模块，用于根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；第一判定生成模块，用于获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据；

所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据；

和/或，所述创建生成单元，还包括：第二判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；第一微调处理模块，用于根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据；

和/或，所述创建生成单元，还包括：第三判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；第二微调处理模块，用于根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据；

所述边界扫描延时模型中，设置有边界扫描驱动电路；所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接；

和/或，所述修正处理单元，还包括：第二数据生成模块，用于根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

在本发明系统方案实施例中，所述的一种用于边界扫描测试的数据延时控制中涉及的方法步骤，具体细节已在上文阐述，也就是说，所述系统中的功能模块用于实现上述方法实施例中的步骤或子步骤，此处不再赘述。

为实现上述目的，本发明还提供一种用于边界扫描测试的数据延时控制平台，如图17所示，包括处理器、存储器以及用于边界扫描测试的数据延时控制平台控制程序；其中，在所述的处理器执行所述的用于边界扫描测试的数据延时控制平台控制程序，所述的用于边界扫描测试的数据延时控制平台控制程序被存储在所述存储器中，所述的用于边界扫描测试的数据延时控制平台控制程序，实现所述的用于边界扫描测试的数据延时控制方法步骤。例如：

S1、实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；S2、根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；S3、创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；S4、根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。步骤具体细节已在上文阐述，此处不再赘述。

本发明实施例中，所述的用于边界扫描测试的数据延时控制平台内置处理器，可以由集成电路组成，例如可以由单个封装的集成电路所组成，也可以是由多个相同功能或不同功能封装的集成电路所组成，包括一个或者多个中央处理器(Central Processingunit，CPU)、微处理器、数字处理芯片、图形处理器及各种控制芯片的组合等。处理器利用各种接口和线路连接取各个部件，通过运行或执行存储在存储器内的程序或者单元，以及调用存储在存储器内的数据，以执行用于边界扫描测试的数据延时控制各种功能和处理数据；

存储器用于存储程序代码和各种数据，安装在用于边界扫描测试的数据延时控制平台中，并在运行过程中实现高速、自动地完成程序或数据的存取。

所述存储器包括只读存储器(Read-Only Memory，ROM)，随机存储器(RandomAccess Memory，RAM)、可编程只读存储器(Programmable Read-Only Memory，PROM)、可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)、一次可编程只读存储器(One-time Programmable Read-Only Memory，OTPROM)、电子擦除式可复写只读存储器(Electrically-Erasable Programmable Read-Only Memory，EEPROM)、只读光盘(Compact Disc Read-Only Memory，CD-ROM)或其他光盘存储器、磁盘存储器、磁带存储器、或者能够用于携带或存储数据的计算机可读的任何其他介质。

本发明通过方法实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态；以及与所述方法相应的系统、平台，结合驱动电路实现提供可靠的信号驱动能力和信号质量，通过粗调节的方式克服信号延时问题，通过微调节的方式改善信号的稳定性，进而提升测试速率。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种用于边界扫描测试的数据延时控制方法，其特征在于，所述方法包括如下步骤：

实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；

根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

2.根据权利要求1所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据，还包括：

根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；

获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据。

3.根据权利要求1或2所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；

所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；

所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据。

4.根据权利要求1所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；

根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据。

5.根据权利要求1或4所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据，还包括：

获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；

根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据。

6.根据权利要求5所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述边界扫描延时模型中，设置有边界扫描驱动电路；

所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；

所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接。

7.根据权利要求1所述的一种用于边界扫描测试的数据延时控制方法，其特征在于，所述根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据，还包括：

根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

8.一种用于边界扫描测试的数据延时控制系统，其特征在于，所述系统应用于权利要求1-7任一项所述的数据延时控制方法，所述系统包括：

第一数据生成单元，用于实时获取与边界扫描测试作业相对应第一输入数据，并生成与所述第一输入数据相对应的第一波形数据；其中，所述第一输入数据为测试作业输入控制信号数据；所述第一波形数据为波形状态数据；

第二数据生成单元，用于根据所述第一波形数据，生成与所述第一波形数据相对应的第一延时数据；其中，所述第一延时数据为波形的实际延时数据；

创建生成单元，用于创建边界扫描延时模型，并根据所述边界扫描延时模型，结合所述第一波形数据以及所述第一延时数据，生成相对应的第一调幅数据；

修正处理单元，用于根据所述第一调幅数据，实时修正处理所述第一波形数据，并生成与所述第一波形数据相对应的第二波形数据；其中，所述第二波形数据为修正处理后的波形状态。

9.根据权利要求8所述的一种用于边界扫描测试的数据延时控制系统，其特征在于，所述第二数据生成单元，还包括：

第一数据生成模块，用于根据第一波形数据，生成与所述第一波形数据相对应的延时参数数据；

第一判定生成模块，用于获取与所述第一波形数据相对应的频率数据，判定及生成与所述频率数据相对应的波形实时状态数据；

所述测试作业输入控制信号数据为排针形式呈现的信号数据；所述信号数据包括时钟数据、状态信号数据和发送信号数据；

所述第一波形数据为进入边界扫描链前的波形状态数据；所述第二波形数据为进入边界扫描链前且经过修正处理的波形状态数据；

所述第一调幅数据包括时钟周期数量调幅数据和时钟波形相位调幅数据；

和/或，所述创建生成单元，还包括：

第二判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟周期数量数据之间的第一数值关系，并生成与所述第一数值关系相对应时钟周期数量调幅数据；

第一微调处理模块，用于根据所述时钟周期数量调幅数据，实时滞后相位微调处理所述时钟周期数量数据；

和/或，所述创建生成单元，还包括：

第三判定生成模块，用于获取第一延时数据，判定所述第一延时数据与时钟波形相位数据之间的第二数值关系，并生成与所述第二数值关系相对应时钟波形相位调幅数据；

第二微调处理模块，用于根据所述时钟波形相位调幅数据，实时相位滞后微调处理或相位超前微调处理所述时钟波形相位数据；

所述边界扫描延时模型中，设置有边界扫描驱动电路；

所述电路中包括第一控制芯片；所述第一控制芯片的PS端和第一数模转换器的输入端连接；

所述第一数模转换器的输出端和第一比较器的正输入端连接；所述第一比较器的输出端分别和所述第一比较器的负输入端、第三控制芯片的Vref_A引脚连接；

所述第一控制芯片的PL端依次和第二控制芯片的B0引脚、B1引脚、B2引脚连接；所述第二控制芯片的A0引脚、A1引脚、A2引脚依次和所述第三控制芯片的B1引脚、B2引脚、B3引脚连接；所述第三控制芯片的A1引脚、A2引脚、A3引脚依次和边界扫描测试口信号端一侧连接；所述边界扫描测试口信号端另一侧和边界扫描测试链连接；

所述边界扫描测试链的数据输出接口和所述边界扫描测试口的数据输出接口连接；所述边界扫描测试口的数据输出接口和第二比较器的正输入端连接；所述第二比较器的输出端和所述第一控制芯片中PL端的信号接收接口连接；

和/或，所述修正处理单元，还包括：

第二数据生成模块，用于根据所述第一调幅数据，分别生成第一控制信号和第二控制信号；其中，所述第一控制信号为时钟周期数量调节修正处理控制信号；所述第二控制信号为时钟周波形相位调节修正处理控制信号。

10.一种用于边界扫描测试的数据延时控制平台，其特征在于，包括处理器、存储器以及用于边界扫描测试的数据延时控制平台控制程序；其中，在所述的处理器执行所述的用于边界扫描测试的数据延时控制平台控制程序，所述的用于边界扫描测试的数据延时控制平台控制程序被存储在所述存储器中，所述的用于边界扫描测试的数据延时控制平台控制程序，实现如权利要求1至7中任一项所述的用于边界扫描测试的数据延时控制方法。