CN117727729A - 多水平交错式端子结构及使用其的半导体封装体与组体 - Google Patents

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Abstract

本发明公开一种多水平交错式端子结构及使用其的半导体封装体与组体，其中端子结构包括导电柱、导电凸缘以及应力缓冲材。导电柱具有处于第一水平的底表面及被应力缓冲材侧向覆盖的上部侧壁。应力缓冲材具有处于第二水平而于导电柱顶表面与底表面之间的底表面。导电凸缘从导电柱的上部侧壁侧向延伸至其外边缘，并具有处于第三水平而于导电柱顶表面与底表面之间的下凹表面。据此，该端子结构具有多水平交错配置而有利于达到稳健视觉检测所需的润湿高度并改善一级与二级板阶可靠度。

Description

多水平交错式端子结构及使用其的半导体封装体与组体
技术领域
本发明是关于一种端子结构，尤其是指一种互连基板的多水平交错式端子结构以及使用该端子结构的半导体封装体及半导体组体。
背景技术
最近，业界已对用于高功率电子构件的四方平面无引线(QFN)封装有显著提高的兴趣。对于现有QFN，普遍已知会在QFN封装切割过程中切割QFN引线，且未对暴露的切割表面进行处理因而导致其暴露在大气中。由于引线的暴露侧壁容易氧化，故焊料润湿仅限于平坦的铜表面与印刷电路板(PCB)接垫之间，导致焊料量有限，致使在缺少焊料填角(solder fillet)下难以经由视觉检测来确定封装体是否成功焊接至PCB上。
为了解决此问题，已提出可润湿侧翼(wettable flank，WF)技术。此技术通过促进焊料填角的形成来提高焊点的可检测性。然而，可润湿侧翼的现有阶梯切割(step-cut)及凹坑垫(dimple-pad)作法较难达到所需的润湿高度并同时保持结构可靠性。
发明内容
本发明的目的是在于提供一种具有多水平交错配置的新式端子结构及使用其的半导体封装体与半导体组体，以利于达到稳健AOI(自动光学检测)所需的润湿高度，并确保整体结构的可靠性。
依据上述及其他目的，本发明提供一种多水平交错式端子结构，其包括导电柱、导电凸缘以及应力缓冲材。又，本发明提供一种互连基板，其包括基座及复数上述端子结构。导电柱具有顶表面、处于第一水平的底表面、以及延伸于其顶表面与底表面之间并分别邻接其顶表面与底表面的上部侧壁及下部侧壁。基座与导电柱间隔开并具有用于附接半导体元件的顶侧、处于第一水平的底侧、延伸于其顶侧与底侧之间并分别邻接其顶侧与底侧的上部侧壁及下部侧壁。应力缓冲材侧向覆盖并环绕导电柱的上部侧壁以及基座(若存在的话)的上部侧壁，并具有处于第二水平而于导电柱顶表面与底表面之间的底表面。导电凸缘从导电柱的上部侧壁侧向延伸至其外边缘，导电凸缘的外边缘与应力缓冲材的外周缘呈实质上齐平，导电凸缘具有处于第三水平而于导电柱顶表面与底表面之间的下凹表面，以在其下方界定出凹形区域。进一步地，可在导电凸缘的凹入表面、导电柱的底表面及导电柱的侧表面上沉积可焊层，以形成具有可润湿凹形区域的阶梯垫。
据此，本发明可提供在其周缘配置有可润湿凹形区域的半导体封装体。在该半导体封装体中，半导体元件可设置在基座上方且电性连接至导电柱，并使用加强层来包覆半导体元件。当半导体封装体通过设置且耦接至端子结构的阶梯垫与线路板的接垫之间的复数焊料块电性耦接至线路板时，焊料块可接触可焊层并侧向覆盖且环绕导电柱的下部侧壁、填充可润湿凹形区域并侧向延伸超出半导体封装体周缘，从而形成焊料填角。
通过上述多水平交错式配置，该端子结构具有得以实现所欲润湿高度因而改善焊点可检测性的优点。此外，易于控制第一与第二水平之间以及第一与第三水平之间高度差的特性亦有利于确保第一及第二板阶可靠度。
本发明的上述及其他特征与优点将通过下述较佳实施例的详细叙述进一步描述并更加清楚明了。
附图说明
本发明较佳实施例的详细描述结合以下图式可更加清楚明了，其中：
图1及图2分别为本发明第一实施例中，导电板的剖视图及顶部立体图；图3及图4分别为本发明第一实施例中，图1及图2结构进一步提供有应力缓冲材的剖视图及顶部立体图；
图5、图6及图7分别为本发明第一实施例中，图3及图4结构进一步形成有凹形区域的剖视图、顶部立体图及底部立体图；
图8为本发明第一实施例中，图5结构进一步提供有顶部阻层、底部阻层及顶部披覆层的剖视图；
图9及图10分别为本发明第一实施例中，图8结构进一步移除顶部阻层及底部阻层并接着提供另一顶部阻层及另一底部阻层的剖视图及底部立体图；
图11为本发明第一实施例中，图9及图10结构进一步提供有底部披覆层的剖视图；
图12及图13分别为本发明第一实施例中，图11结构进一步移除顶部阻层及底部阻层并接着提供半导体元件的剖视图及顶部平面图；
图14为本发明第一实施例中，图12结构进一步提供有加强层的剖视图；
图15为本发明第一实施例中，图14结构进一步形成有基座、导电柱及导电凸缘的剖视图；
图16为本发明第一实施例中，图15结构进一步移除底部披覆层并接着提供可焊层以完成半导体封装体制作的剖视图；
图17为本发明第一实施例中，图16圈起部分的放大底部立体图；
图18为本发明第一实施例中，说明多水平交错式端子结构与焊料的焊料润湿状态的剖视图；
图19及图20分别为本发明第一实施例中，另一态样的半导体封装体的剖视图及其端子结构的放大底部立体图；
图21为本发明第一实施例中，半导体组体的剖视图；
图22及图23分别为本发明第二实施例中，执行如图1-图4所示的多个步骤并接着形成凹形区域及凹穴的剖视图及顶部立体图；
图24为本发明第二实施例中，图22结构进一步执行如图8-图16所示的多个步骤的剖视图。
具体实施方式
在下文中，将提供实施例以详细说明本发明的实施态样。本发明的优点以及功效将通过本发明的以下叙述而更为显著。在此说明所附的图式为简化过且作为例示用。图式中所示的元件数量、形状及尺寸可依据实际情况而进行修改，且元件的配置可能更为复杂。本发明中也可进行其他方面的实践或应用，且在不偏离本发明精神下，可基于各种概念及应用进行各种调整及变化。
[实施例1]
图1-图16为本发明第一实施例中，一种半导体封装体的制作方法示意图，半导体封装体包括互连基板、半导体元件及加强层。
图1及图2分别为导电板10的剖视图及顶部立体图。导电板10具有厚度H1，且通常由铜、铝、合金42、铁、镍、银、金、其组合、其合金或任何其他合适金属所制成。在本实施例中，导电板10由铜制成且形成有通过例如单侧蚀刻而从支撑载体13凸起的凸部11阵列。凸部11接触并凸自支撑载体13的顶侧且具有预定凸出高度H2。较佳为，导电板10的厚度H1范围为150微米至300微米，而凸部11的凸出高度H2最大值为H1-25微米。
图3及图4分别为提供有应力缓冲材21的剖视图及顶部立体图。应力缓冲材21可设于支撑载体13上并填充凸部11之间的空间。因此，应力缓冲材21侧向覆盖、环绕且同形被覆凸部11侧壁，并侧向延伸至导电板10的外边缘。通过平坦化，应力缓冲材21可具有与凸部11顶表面实质上共平面的显露顶表面。在本实施例中，应力缓冲材21通常由电绝缘材料制成(例如树脂材料)并较佳具有低于10GPa的弹性模数，以吸收应力并减小导电板10的弯翘。
图5、图6及图7分别为形成有邻接导电板10外边缘且对准凸部11的凹形区域10A阵列的剖视图、顶部与底部立体图。凹形区域10A可自支撑载体13底侧通过例如单侧蚀刻而形成，且其各自在相应的导电板10外边缘处具有开放侧端。在本实施例中，凹形区域10A的深度D大于支撑载体13的厚度(即应力缓冲材21底表面与支撑载体13底侧之间的距离)。因此，每一凹形区域10A由导电板10的凹入表面A0、导电板10的第一内侧表面A1与两个相对第二内侧表面A2、以及应力缓冲材21的两个相对第三内侧表面A3所定义成。该第一内侧表面A1面向凹形区域10A的开放侧端并邻接且实质上正交于凹入表面A0与两个相对第二内侧表面A2以及两个相对第三内侧表面A3。两个相对第二内侧表面A2分别与两个相对第三内侧表面A3呈实质上共平面，并通过两个相对第三内侧表面A3而与凹入表面A0间隔开。较佳为，凹形区域10A的深度D范围为50微米至125微米，以利于后续达到视觉检测的所需润湿高度(wetting height)。在本实施例中，应力缓冲材21的两个相对第三内侧表面A3可作为蚀刻停止表面并自凹形区域10A显露。
图8为提供有顶部阻层81、底部阻层82及顶部披覆层31的剖视图。顶部阻层81部分地覆盖导电板10及应力缓冲材21顶表面，并包括开口811以从上方显露导电板10及应力缓冲材21的选定部分。底部阻层82完全地覆盖导电板10底表面。设置顶部阻层81及底部阻层82之后，通过例如无电披覆后接电镀，在导电板10显露顶表面上沉积顶部披覆层31，以定义出导热垫311及接合垫313阵列。顶部披覆层31可由金、镍、钯或其组合或任何可接合(bondable)金属制成。在本实施例中，顶部披覆层31为Ni/Au层。
图9及图10分别为移除顶部阻层81及底部阻层82后设置另一顶部阻层83及另一底部阻层84的剖视图及底部立体图。顶部阻层83完全地覆盖导电板10、应力缓冲材21及顶部披覆层31顶表面，而底部阻层84从下方部分地覆盖导电板10，且包括开口841以从下方显露支撑载体13的选定部分及凹形区域10A。
图11为提供有底部披覆层33的剖视图。底部披覆层33通过例如无电披覆后接电镀而沉积于支撑载体13的显露部分上以及凹入表面A0、第一内侧表面A1及第二内侧表面A2上。在本实施例中，底部披覆层33可为银层且可作为后续图案化制程的蚀刻屏蔽。
图12及图13分别为移除顶部阻层83及底部顶层84后进形元件接置的剖视图及顶部平面图。半导体元件41(示为芯片)利用导热黏剂411而接置且重叠于导热垫311上方，并利用接合线51电性耦接至接合垫313。
图14为提供有加强层61的剖视图。加强层61包覆半导体元件41及接合线51并覆盖导电板10与应力缓冲材21顶表面以及接合垫313，且侧向延伸至导电板10外边缘。加强层61的弹性模数通常高于应力缓冲材21的弹性模数以提供足够强度并控制此结构的整体平整度。
图15为形成有基座12、与基座12间隔开的导电柱14及邻接导电柱14的导电凸缘16的剖视图。通过移除未被底部披覆层33覆盖的显露区域，对支撑载体13图案化，以定义出基座12、导电柱14以及具有凹入表面A0(介于导电柱14顶表面与底表面之间)的导电凸缘16。视情况地，在图案化之后，可移除作为蚀刻屏蔽的底部披覆层33。
基座12具有供半导体元件41附接于上的顶侧、处于第一水平L1的底侧、以及延伸于顶侧与底侧之间并分别邻接顶侧与底侧的上部侧壁W1与下部侧壁W2。在本实施例中，基座12具有未被应力缓冲材21覆盖且进一步延伸于应力缓冲材21下方的下部。此外，由于图案化通过从支撑载体13底侧进行单侧蚀刻来执行，故基座12的下部侧壁W2可为未被应力缓冲材21覆盖并从应力缓冲材21延伸至第一水平L1的朝内渐缩(inwardly tapered)侧壁。
导电柱14通过应力缓冲材21相互隔开且与基座12隔开，并各自具有与基座12顶侧实质上共平面的顶表面、处于第一水平L1的底表面、以及延伸于顶表面与底表面之间并分别邻接顶表面与底表面的上部侧壁W3与下部侧壁W4。在本实施例中，每一导电柱14具有未被应力缓冲材21覆盖且进一步延伸于应力缓冲材21下方的下部。此外，由于图案化通过从支撑载体13底侧进行单侧蚀刻来执行，故导电柱14的下部侧壁W4可为未被应力缓冲材21覆盖并从应力缓冲材21延伸至第一水平L1的朝内渐缩侧壁。
应力缓冲材21侧向覆盖且环绕基座12的上部侧壁W1与导电柱14的上部侧壁W3以及每一导电凸缘16的两个相对侧边，并具有与导电柱14顶表面呈实质上共平面的顶表面、以及处于第二水平L2且介于导电柱14顶表面与底表面之间及基座12顶侧与底侧之间的显露底表面。在本实施例中，第二水平L2与导电柱14顶表面之间的高度差可为25微米或更多。
每一导电凸缘16与其相应导电柱14一体成型并从相应导电柱14上部侧壁W3侧向延伸至加强层61周缘，且具有与导电柱14顶表面呈实质上共平面的顶表面、以及处于第三水平L3并介于导电柱14顶表面与底表面之间的凹入表面A0。在本实施例中，第二水平L2处于第一水平L1与第三水平L3之间，且第一水平L1与第三水平L3之间的高度差较佳为50微米或更多。
图16为移除底部披覆层33后沉积可焊层35的剖视图。可焊层35同形被覆导电柱14底表面、导电凸缘16凹入表面A0及导电柱14侧表面(等同于先前讨论的导电板10的第一内侧表面A1)，因而形成各自具有可润湿凹形区域10A’的阶梯垫17。又，可焊层35亦同形被覆基座12底侧。由于图15所示的底部披覆层33可由可焊材料制成，故可省略用可焊层35替换底部披覆层33的此步骤，并将底部披覆层33用作可焊层。
在此阶段，完成半导体封装体100，其包括互连基板101、经由接合线51电性连接至互连基板101的半导体元件41、以及包覆半导体元件41的加强层61。在本实施例中，互连基板101包括基座12、导电柱14、导电凸缘16、应力缓冲材21、导热垫311、接合垫313及可焊垫35。
图17为图16中圈起部分的放大底部立体图，以详细说明包含于半导体封装体100的互连基板101中的端子结构。端子结构主要包括导电柱14、导电凸缘16及应力缓冲材21。在本实施例中，导电凸缘16具有被应力缓冲材21完全覆盖的两个相对侧边E1以及与应力缓冲材21外周缘E3呈实质上齐平的外边缘E2。此外，该端子结构通常进一步包括可焊层35，其同形被覆导电柱14的底表面与侧表面以及导电凸缘16的凹入表面A0。据此，该端子结构配置成具有阶梯垫17，其在半导体封装体100周缘处定义出可润湿凹形区域10A’，利于焊料填角(solder fillet)的形成以改善焊接点的可检测性(inspectability)。在本实施例中，由于第二水平L2处于第一水平L1与第三水平L3之间，故应力缓冲材21的第三内侧表面A3从可润湿凹形区域10A’显露。
图18为说明多水平交错式端子结构与焊料18的焊料润湿情形的剖视图。如图所示，焊料18接触阶梯垫17处的可焊层35、侧向覆盖且环绕导电柱14下部侧壁、填满可润湿凹形区域10A’并侧向延伸超过导电凸缘16的外侧，因而形成焊料填角。由于可润湿凹形区域10A’具有足够深度，故可达到所需的润湿高度，以利于在接置边缘形成焊料填角，实现视觉检测及测试以验证连接于电路板120上的完整性。
图19及图20分别为本发明第一实施例中另一半导体封装体态样的剖视图及其端子结构的放大底部立体图。该半导体封装体200类似于图16所示，差异仅在于第三水平L3处于第一水平L1与第二水平L2之间。据此，如图20所示，导电凸缘16具有在朝向可焊层35的方向上延伸超过应力缓冲材21并因而具有未被应力缓冲材21覆盖的选定部分的两个相对侧边E1。
图21为图16半导体封装体100重叠于线路板600上方且与其焊接的半导体组体的剖视图。半导体封装体100的阶梯垫17利用第一焊料块71而电性连接至线路板600的第一接垫607，且基座12利用第二焊料块73而热性导通至线路板600的第二接垫608。
第一焊料块71接触线路板600的第一接垫607及半导体封装体100的阶梯垫17处的可焊层35，并侧向覆盖且环绕导电柱14下部侧壁、填满可润湿凹形区域10A’并侧向延伸超过半导体封装体100周缘以提供半导体封装体100与线路板600之间的电性连接。类似地，第二焊料块73接触线路板600的第二接垫608及半导体封装体100的基座12处的可焊层35，并侧向覆盖且环绕基座12下部侧壁以提供半导体封装体100与线路板600之间的热性导通。
[实施例2]
图22-图24为本发明第二实施例中半导体封装体制作方法的示意图。为了简要说明的目的，上述实施例1中任何可作相同应用的叙述皆并于此，且无须再重复相同叙述。
图22及图23分别为如图1-图4所示进行凸部形成接着提供应力缓冲材后形成凹形区域10A与凹穴10B的剖视图及顶部立体图。为了形成凹形区域10A与凹穴10B，分别从下方及上方移除导电板10的选定部分，以形成邻接导电板10边缘的凹形区域10A及用于放置元件的凹穴10B。在本图示中，凹穴10B的深度小于应力缓冲材21的厚度。因此，应力缓冲材21具有从凹穴10B显露的内环绕侧壁W5。
图24为执行如图8-图16所示的多个步骤后的剖视图。据此，完成半导体封装体300，其类似于图16所示，差异仅在于，半导体元件41置于应力缓冲材21的内环绕侧壁W5所定义的凹穴10B中且于基座12顶侧上，并附接于导热垫311上，而加强层61进一步填满凹穴10B内剩余的空间。
上述端子结构、互连基板、半导体封装体及组体仅为范例，本发明尚可通过其他多种实施例实现。此外，上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用。该半导体元件可与其他半导体元件共用或不共用基座。例如，基座可接置单个半导体元件，而互连基板可包括排列成阵列以用于多个芯片的多个基座。或者，可将多个半导体元件接置于单个基座上方。又，线路板可包括额外接垫以接收互连基板的额外基座。
如上述实施例所示，本发明建构出一种互连基板的独特多水平交错式端子结构以利于实现稳健视觉检测所需的润湿高度并确保一级与二级板阶(board level)可靠度。多水平交错式端子结构主要包括导电柱、导电凸缘及应力缓冲材，其中(i)导电柱具有处于第一水平的底表面，(ii)应力缓冲材具有处于第二水平的底表面，且(iii)导电凸缘具有处于第三水平的凹入表面。第一、第二与第三水平为相互平行的水平参考线，且第三水平可比第二水平距离第一水平更远，或者比第二水平更接近第一水平。据此，端子结构可通过将第一水平与第二水平之间的高度差控制于所欲范围内来增强第一级板阶可靠度，且亦可通过将第一水平与第二水平之间的高度差控制于所欲范围内来增强第二级板阶可靠度。在一较佳实施例中，第一水平与第二水平之间的高度差为25微米或更大，而第一水平与第三水平之间的高度差为50微米或更大。此外，第二水平与导电柱顶表面之间的高度差可为25微米或更大。
互连基板除了复数上述端子结构之外可进一步包括基座。因此，在一较佳实施例中，具有端子结构的互连基板包括一基座、复数导电柱、复数导电凸缘及一应力缓冲材。端子结构及互连基板通常进一步包括一可焊层，且互连基板可视情况地进一步包括位于导电柱顶表面上的接合垫及位于基座顶侧上的导热垫。本发明亦提供一种半导体封装体，其中半导体元件电性耦接至上述互连基板并被加强层包覆。此外，半导体封装体可进一步电性耦接至线路板以完成半导体组体。
导电柱及基座可通过从相反方向进行的两个步骤的单侧蚀刻来形成。因此，导电柱与基座的每一者可具有一上部及一下部，该上部具有从第二水平延伸至其顶表面呈朝内渐缩且被应力缓冲材覆盖的侧壁，而该下部具有从第二水平延伸至第一水平呈朝内渐缩的侧壁。基座的顶侧及底侧可分别与导电柱顶表面及底表面呈实质上共平面。或者，在形成凹穴对准于基座的示例中，基座顶侧低于导电柱顶表面，较佳为，基座顶侧位于应力缓冲材的顶表面与底表面之间，而凹穴由应力缓冲材的内环绕侧壁与基座的顶侧定义出。此外，未被应力缓冲材覆盖的导电柱与基座的下部较佳进一步侧向延伸于应力缓冲材的底表面下方。
应力缓冲材侧向覆盖、环绕并同形被覆导电柱的上部侧壁与导电凸缘的侧边以及基座(若存在的话)的上部侧壁，且具有可与导电凸缘外边缘齐平的外周缘。较佳为，应力缓冲材的弹性模数低于10GPa，以吸收应力并减小结构弯翘。因此，应力缓冲材的弹性模数通常低于加强层的弹性模数。在第二水平处于第一水平与第三水平之间的示例中，应力缓冲材具有从第三水平延伸至第二水平且邻接导电凸缘的凹入表面并与其正交或呈角度相交(通常呈实质上正交)的内侧表面(例如两个相对内侧表面)，其定义出凹入表面下方的凹形区域的侧边界。通过平坦化，应力缓冲材的顶表面可与导电凸缘及导电柱的顶表面呈实质上共平面。又，应力缓冲材的顶表面可与基座的顶侧呈实质上共平面，或者应力缓冲材可能延伸超出基座顶侧，并因此具有定义出基座顶侧上方的凹穴边界的内环绕侧壁。
导电凸缘从导电柱的上部侧壁侧向延伸至互连基板的周缘，并定义出在互连基板周缘处具有开放侧端的凹形区域。如此，导电柱具有未被应力缓冲材覆盖并与凹形区域的开放侧端相对的侧表面，其邻接导电凸缘的凹入表面并与其正交或呈角度相交(通常实质上正交)，且从凹入表面延伸至导电柱底表面。又，在第二水平处于第一水平与第三水平之间的示例中，导电柱侧表面可邻接应力缓冲材的内侧表面并与其正交或呈角度相交。在一较佳实施例中，导电凸缘的凹形区域是通过单侧蚀刻形成，因此导电柱面向凹形区域的侧表面可从处于第三水平的凹入表面延伸至处于第一水平的其底表面呈朝内渐缩表面。导电凸缘的凹入表面位于导电柱顶表面与底表面之间，且未被应力缓冲材或任何电绝缘材料覆盖。在第二水平处于第一水平与第三水平之间的示例中，凹形区域由导电凸缘的凹入表面、导电柱的侧表面及应力缓冲材的内侧表面(例如两个相对内侧表面)所定义出，且导电凸缘的侧边完全被应力缓冲材覆盖。此外，由于导电凸缘的侧面轮廓可与导电柱及基座(若存在的话)的上部的侧面轮廓同时定义出，故完全被应力缓冲材覆盖的导电凸缘的侧边可为从第三水平延伸至导电凸缘顶表面呈朝内渐缩的边缘，并具有与导电柱及基座(若存在的话)的上部倾斜度相同的倾斜度。对于第三水平处于第一水平与第二水平之间的另一示例，导电凸缘的侧边从导电凸缘顶表面延伸超出应力缓冲材底表面，因此导电凸缘具有在侧向方向上完全被应力缓冲材覆盖的上部与未被应力缓冲材覆盖的下部。由于导电凸缘下部的侧面轮廓可与导电柱及基座(若存在的话)的下部的侧面轮廓同时定义出，故导电凸缘下部可随其从第二水平延伸至第三水平而朝内渐缩，并此渐缩的倾斜度可与导电柱及基座(若存在的话)的下部所呈现的倾斜度相同。
可焊层可同形覆盖导电凸缘的凹入表面、导电柱的底表面与导电柱的侧表面，以在互连基板周缘形成具有可润湿凹形区域的阶梯垫，进而形成可润湿侧翼特征(wettable-flank feature)。可焊层的材料可为用于促进焊料润湿以实现可靠连接并形成填角(fillet)的任何材料，该填角(fillet)可在SMT PCB处理后使用自动光学检测(AOI)设备进行检测。
加强层通常具有比应力缓冲材更高的弹性模数，以提供足够的强度并控制此结构的整体平整度。在较佳实施例中，加强层包覆半导体元件并覆盖导电柱、导电凸缘及应力缓冲材的顶表面，且侧向延伸至半导体封装体周缘。
半导体元件可为封装或未封装芯片(例如，封装或未封装的功率芯片)并电性耦接至导电柱。在较佳实施例中，半导体元件重叠并接置于基座上方并打线接合至导电柱。在具体实施方式中，半导体元件利用导热黏剂附接至基座顶侧上的导热垫，并利用与半导体元件及导电柱顶表面上的接合垫接触的接合线电性连接至导电柱。对于在基座顶侧处存在凹穴的示例，半导体元件位于凹穴内并被应力缓冲材的内环绕侧壁侧向包围。
包括复数上述端子结构的半导体封装体可重叠于线路板上方，并通过设置并耦接于半导体封装体端子结构的阶梯垫与线路板的接垫之间的复数焊料块而电性连接至线路板。焊料块接触可焊层并侧向覆盖且环绕导电柱下部侧壁、填充可润湿凹形区域并侧向延伸超出半导体封装体周围。在较佳实施例中，线路板包括复数第一接垫及第二接垫，且半导体封装体通过设置并耦接至互连基板的阶梯垫与线路板的第一接垫之间的复数第一焊料块及设置并耦接至互连基板的基座与线路板的第二接垫之间的复数第二焊料块而焊接至线路板。第一焊料块接触阶梯垫处的可焊层，并侧向覆盖且环绕导电柱下部侧壁，以提供互连基板与线路板之间的电性连接，且填充可润湿凹形区域并侧向延伸超出半导体封装体周缘，以利于实现焊点的可检测性。第二焊料块接触基座处的可焊接层，并侧向覆盖且环绕基座下部侧壁，以提供互连基板与线路板之间的热传导。
该封装体可为第一级或第二级单晶或多晶装置。例如，该封装体可为包含单一芯片或多枚芯片的第一级封装体。或者，该封装体可为包含单一封装组件或多个封装组件的第二级模块，其中每一封装组件可包含单一或多枚芯片。该芯片可为封装芯片或未封装芯片。此外，该芯片可为裸芯片，或是晶圆级封装晶粒等。
“覆盖”一词意指于垂直及/或侧面方向上不完全以及完全覆盖。例如，于一较佳实施例中，应力缓冲材在侧面方向上部分地覆盖导电凸缘的侧边，使导电凸缘侧边的选定部分未被露出。
“环绕”一词意指元件间的相对位置，无论元件为相互隔开或邻接。例如，于一较佳实施例中，应力缓冲材的内环绕侧壁侧向环绕半导体元件，并以加强层与半导体元件相隔开。
“接置…上/接置…上方”以及“附接至/附接于…上”语意包含与单一或多个元件间的接触与非接触。例如，于一较佳实施例中，半导体元件可附接于基座上，并以导热垫及导热黏剂与基座相隔。
“电性连接”、“电性耦接”之词意指直接或间接电性连接。例如，于一较佳实施例中，半导体元件通过接合线电连接至导电柱，但不与导电柱接触。
“实质上正交”之词意指偏离正交于平面不超过20度。在一态样中，实质上正交可意指约70°至约110°的相对角度，较佳约80°至约100°，最佳为85°至约95°。
本发明的制作方法具有高度适用性，且以独特、进步的方式结合运用各种成熟的电性及机械性连接技术。此外，本发明的制作方法不需昂贵工具即可实施。因此，相较于传统技术，此制作方法可大幅提升产量、良率、效能与成本效益。
在此所述的实施例仅为例示之用，其中该些实施例可能会简化或省略本技术领域已熟知的元件或步骤，以免模糊本发明的特点。同样地，为使图式清晰，图式亦可能省略重复或非必要的元件及元件符号。

Claims (20)

1.一种互连基板的端子结构，其特征在于，该端子结构包括一导电柱、一导电凸缘及一应力缓冲材，其中：
该导电柱具有一顶表面、处于一第一水平的一底表面以及延伸于其该顶表面与该底表面之间并分别邻接其该顶表面与该底表面的一上部侧壁及一下部侧壁；
该应力缓冲材侧向覆盖且环绕该导电柱的该上部侧壁并具有处于一第二水平而于该导电柱的该顶表面与该底表面之间的一底表面；以及
该导电凸缘自该导电柱的该上部侧壁侧向延伸至其外边缘，该导电凸缘的该外边缘与该应力缓冲材的一外周缘呈实质上齐平，且该导电凸缘具有处于一第三水平而于该导电柱的该顶表面与该底表面之间的一凹入表面以于其下方定义出一凹形区域。
2.如权利要求1所述的端子结构，其特征在于，该应力缓冲材具有低于10GPa的弹性模数。
3.如权利要求1所述的端子结构，其特征在于，该第二水平处于该第一水平与该第三水平之间，或该第三水平处于该第一水平与该第二水平之间。
4.如权利要求1所述的端子结构，其特征在于，该应力缓冲材具有邻接该凹入表面以定义该凹形区域的侧边界的内侧表面。
5.如权利要求1所述的端子结构，其特征在于，该导电柱的该下部侧壁为自该第二水平延伸至该第一水平呈朝内渐缩的侧壁。
6.如权利要求1所述的端子结构，其特征在于，进一步包括一可焊层，其覆盖该导电凸缘的该凹入表面、该导电柱的该底表面及该导电柱的一侧表面以形成在该互连基板的周缘处具有一可润湿凹形区域的一阶梯垫。
7.如权利要求1所述的端子结构，其特征在于，该第一水平与该第三水平之间的高度差为50微米或更多。
8.一种半导体封装体，其特征在于，包括:
一互连基板，包括一基座、复数导电柱、复数导电凸缘及一应力缓冲材；
一半导体元件，设于该基座上方并电性连接至该复数导电柱；以及
一加强层，包覆该半导体元件；
其中该基座具有供该半导体元件接置其上的一顶侧、处于一第一水平的一底侧以及延伸于其该顶侧与该底侧之间并分别邻接其该顶侧与该底侧的一上部侧壁及一下部侧壁；
其中该导电柱相互隔开并与该基座隔开，且各自具有被该加强层覆盖的一顶表面、处于该第一水平的一底表面以及延伸于其该顶表面与该底表面之间并分别邻接其该顶表面与该底表面的一上部侧壁及一下部侧壁；
其中该应力缓冲材侧向覆盖且环绕该复数导电柱的该上部侧壁及该基座的该上部侧壁，并具有被该加强层覆盖的一顶表面及处于一第二水平而于该复数导电柱的该顶表面与该底表面之间的一底表面；以及
其中该复数导电凸缘各自从该复数导电柱的相应者的该上部侧壁侧向延伸至其外边缘，该复数导电凸缘的该外边缘与该应力缓冲材的一外周缘呈实质上齐平，且该复数导电凸缘各自具有被该加强层覆盖的一顶表面及处于一第三水平而于该复数导电柱的该顶表面与该底表面之间的一凹入表面以于其下方定义出一凹形区域。
9.如权利要求8所述的半导体封装体，其特征在于，该应力缓冲材的弹性模数低于该加强层的弹性模数。
10.如权利要求8所述的半导体封装体，其特征在于，该应力缓冲材具有低于10GPa的弹性模数。
11.如权利要求8所述的半导体封装体，其特征在于，该第二水平处于该第一水平与该第三水平之间，或该第三水平处于该第一水平与该第二水平之间。
12.如权利要求8所述的半导体封装体，其特征在于，该应力缓冲材具有邻接该凹入表面以定义该凹形区域的侧边界的内侧表面。
13.如权利要求8所述的半导体封装体，其特征在于，该复数导电柱的该下部侧壁为自该第二水平延伸至该第一水平呈朝内渐缩的侧壁。
14.如权利要求8所述的半导体封装体，其特征在于，该互连基板具有一凹穴，其由该应力缓冲材的一内环绕侧壁及该基座的该顶侧定义出。
15.如权利要求8所述的半导体封装体，其特征在于，该互连基板进一步包括一可焊层，其覆盖该复数导电凸缘的该凹入表面、该复数导电柱的该底表面及该复数导电柱的一侧表面以形成阶梯垫，其各自具有一可润湿凹形区域在该互连基板的周缘处。
16.一种半导体组体，其特征在于，包括:
一半导体封装体，包括如权利要求6所述的复数端子结构；
一线路板，包括复数接垫；以及
复数焊料块，设置并耦接于该复数端子结构的该阶梯垫与该线路板的该复数接垫之间；
其中该复数焊料块接触该可焊层并侧向覆盖且环绕该复数导电柱的该下部侧壁、填充该复数可润湿凹形区域并侧向延伸超过该半导体封装体的周缘。
17.如权利要求16所述的半导体组体，其特征在于，该应力缓冲材具有低于10GPa的弹性模数。
18.如权利要求16所述的半导体组体，其特征在于，该第二水平处于该第一水平与该第三水平之间，或该第三水平处于该第一水平与该第二水平之间。
19.如权利要求16所述的半导体组体，其特征在于，该复数导电柱的该下部侧壁为自该第二水平延伸至该第一水平呈朝内渐缩的侧壁。
20.如权利要求16所述的半导体组体，其特征在于，该第一水平与该第三水平之间的高度差为50微米或更多。
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