CN117713835A - 两步式列级低噪声cis的模数转换器及cis芯片 - Google Patents
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Abstract
本发明属于集成电路领域，具体涉及一种两步式列级低噪声CIS的模数转换器及CIS芯片。该电路中包括：SAR‑ADC单元、SS‑ADC单元、自适应采样控制单元和数据处理单元。其中，SAR‑ADC单元用于粗量化出Vin的高N位。SS‑ADC单元采用相关多重采样技术细量化出Vin的低M位。自适应采样控制单元包括一个选通电路和一个锁存器。锁存器锁存粗量化结果的最高位，将其作为环境光检测结果，并控制选通电路选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS‑ADC单元的重复采样次数。本发明克服了现有DCMS‑ADC电路需要多个斜坡发生器以及与环境光检测相关的逻辑电路，进而导致电路的集成度降低、功耗增加的问题。
Description
技术领域
本发明属于集成电路领域，具体涉及一种两步式列级低噪声CIS的模数转换器，以及采用该模数转换器的CIS芯片。
背景技术
CMOS图像传感器（CMOS imagesensor，CIS）由于其体积小、易于集成的特点，被广泛应用于智能手机、安防监控以及医疗成像等领域。近年来，随着CMOS集成电路工艺的不断进步，一些高级应用场景对CIS的性能要求也越来越高，特别是在暗光环境下，需要其具有极高的抑制噪声能力来保证成像质量。
在小尺寸像素电路中，影响高质量成像的主要因素来自于像素器件和模拟读出电路中的随机噪声，应用于列并行模数转换器(AnalogtoDigitalConverter,ADC）的数字相关多重采样技术(Digital CorrelatedMultipleSampling,DCMS)被证明是一种有效的降噪技术。但在传统相关多重采样技术中，ADC转换效率大大降低。在此基础上，条件相关多重采样技术被提出，即在暗光环境下实行多次采样量化，然后取其平均值，强光照下由于散粒噪声占主导因素，多次采样效果不明显，因而减少采样次数，与传统相关多重采样技术相比，在达到相同噪声抑制效果下，缩短了ADC转换时间。尽管如此，现有的采用条件相关多重采样技术的ADC电路通常需要利用多个斜坡发生器实现，各个斜坡发生器之间的斜坡匹配度难以保证，且ADC转换速度仍有提升空间。
发明内容
为了解决现有采用条件相关多重采样技术的ADC电路需要多个斜坡发生器以及与环境光检测相关的逻辑电路，进而导致电路的集成度降低、功耗增加的问题，本发明提供一种两步式列级低噪声CIS的模数转换器及CIS芯片。
本发明采用以下技术方案实现：
一种两步式列级低噪声CIS的模数转换器，其用于将CIS像素单元的像素信号Vin量化为对应的多位数字信号D；其包括：SAR-ADC（Successive approximation RegisterADC，逐次逼近比较型ADC）单元、SS-ADC（Single Slope ADC，单斜ADC）单元、自适应采样控制单元和数据处理单元。
其中，SAR-ADC单元用于量化出Vin的高N位。SAR-ADC单元由一个电容阵列、开关阵列、比较器CMP，以及一个2N位输出的SAR逻辑电路构成。SS-ADC单元用于执行相关多重采样过程量化出Vin的低M位。SS-ADC单元由斜坡发生器、双向计数器以及与SAR-ADC单元共享的CMP构成。
自适应采样控制单元包括一个选通电路和一个锁存电路LATCH_MSB。锁存电路用于锁存SAR-ADC单元量化结果的最高位并生成对应的控制信号CTL。CTL一方面发送到选通电路，实现根据SAR-ADC单元量化结果的最高位选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS-ADC单元的重复采样次数；另一方面发送到双向计数器，控制双向计数器的计数过程。
数据处理单元包括平均电路和减法电路；平均电路用于计算并输出低M位的量化结果；减法电路用于计算并输出高N位的量化结果。
作为本发明进一步的改进，选通电路由选择器MUX、反相器INV、PMOS管M0、NMOS管M1构成；电路连接关系如下：
MUX的两个输入端分别接控制信号RS1和RS2；MUX的S端接LATCH_MSB输出的控制信号CTL，MUX的输出端与M1的栅极相连；M1的栅极通过INV连接至M0的栅极；斜坡发生器的输出与M0和M1的源极相连；M0和M1的漏极作为选通电路的输出。
作为本发明进一步的改进，SAR-ADC单元中的电容阵列由至少N+1个电容构成。电容C0和C1为单位电容，从C2开始，各个电容的电容值依次等于前一个电容的两倍。电容C0~Cn的上极板均连接CMP的反相输入端。开关阵列包括至少3N+2个开关。共模信号VCM通过一个开关Sa与CMP的反相输入端连接。像素信号Vin通过N+1个开关分别与电容C0~Cn的下极板相连，分别记为S0、S13~Sn3。高参考电平VH和低参考电平VL通过2N个开关分别与电容C1~Cn的下极板相连，分别记为S11~Sn1和S12~Sn2。共模信号VCM还直接连接CMP的同相输入端；CMP的输出端分两路分别连接SAR逻辑电路和双向计数器。SAR逻辑电路的2N位输出分别用于控制VH和VL与C1~Cn之间连接的2N个开关。
作为本发明进一步的改进，在SS-ADC单元中，斜坡发生器的输出通过选通电路与C0的下极板相连。双向计数器由M+3个计数单元级联而成，其中的M个计数单元用于对像素信号Vin的量化结果的低M位进行向上或向下计数，多余2个作为重复采样得到的累加结果的溢出位，最后一个计数单元用于统计符号位。双向计数器将M+2位的计数结果发送到平均电路，符号位则发送至减法电路。
作为本发明进一步的改进，在数据处理单元中，平均电路用于计算双向计数器多次向上计数和向下计数结果的均值，将其作为像素信号低M位部分在曝光阶段和复位阶段的差值，并输出对应的量化结果。减法电路用于计算像素信号的高N位在曝光阶段和复位阶段的差值，并生成对应的量化结果。
作为本发明进一步的改进，斜坡发生器采用电流舵型斜坡发生器，其中包括至少一个由四个PMOS管构成的镜像电流源I-cell，以及由电阻R、冗余电阻Rdummy、运算放大器OP1、OP2，NMOS管Mn0，电容C构成的输出部分；输出部分的电路连接关系如下：
I-cell的两个输出端分别连接电阻R和冗余电阻Rdummy的上端。电阻R和冗余电阻Rdummy的下端与OP1的正相输入端、电容C的上极板、以及Mn0的漏极相连。OP1的反相输入端接低参考电平VL；OP1的输出端接电容C的下极板以及Mn0的栅极。Mn0的源极接地。OP2的正相输入端接在电阻R的上端，反相输入端和输出端相连，并作为输出端口VRAMP。
作为本发明进一步的改进，双向计数器中的每个计数器单元由一个D触发器、两个选择器MUX1、MUX2、一个锁存器LATCH、两个或非门NOR1、NOR2，以及两个与门AND1、AND2构成。
其中，D触发器、MUX1、MUX2和LATCH构成常规计数器电路；MUX1、MUX2的S端口分别接控制信号HOLD和UD；AND1的其中一个输入端接使能信号EN，AND1的另一个输入端口接锁存器LATCH的Q端口，AND1的输出端接NOR1的其中一个输入端，NOR1的另一个输入端接清零信号RB，NOR1的输出端接D触发器的RDN引脚；AND2的其中一个输入端接使能信号EN，AND2的另一个输入端口接锁存器LATCH的QB端口，AND2的输出端接NOR2的其中一个输入端，NOR2的另一个输入端接置位信号SET，NOR2的输出端接D触发器的SDN引脚。
作为本发明进一步的改进，双向计数器的功能如下：
RB和SET信号为D触发器清0和置1的控制信号，HOLD和UD为计数器向上和向下计数的控制信号，LAT_EN为计数单元中锁存器LATCH的使能信号，CTL信号为LATCH_MSB的输出信号；
（1）当UD信号为低电平时，计数器向下计数；
（2）当UD信号为高电平时，计数器向上计数；
（2）当CTL信号为高电平时，计数器实现复位功能，即复位回向下计数两次的结果；
（4）当CTL信号为低电平时，则不进行复位。
作为本发明进一步的改进，两步式列级低噪声CIS的模数转换器在量化过程的操作逻辑如下：
S1：复位信号粗量化：
开关Sa、S0、以及S13~Sn3闭合，对复位信号进行采样，随后通过SAR逻辑控制开关S11~Sn1和S12~Sn2切换，C0下极板连接的斜坡发生器的斜坡初始电位为VL，进行复位信号的高N位粗量化，并将高N位数字结果连接至减法电路。
S2：复位信号细量化：
双向计数器向下计数四次，并将前面两次向下计数的结果通过LAT_EN信号控制锁存住。
S3：像素信号粗量化：
先通过SAR-ADC单元对像素信号进行粗量化，产生高N位结果，并输入到减法电路与先前复位信号粗量化结果进行作差，最终输出结果即为像素信号的高N位结果。
S4：光照强弱判断：
锁存电路LATCH_MSB将粗量化出的像素信号的最高位锁存，若最高位为0，则判定为弱光条件；最高位为1，则判定为强光条件。
（1）若为弱光条件，CTL信号为低电平并控制选择器MUX选择输入RS2信号，选通器控制通过的斜坡信号数量为四个。
（2）若为强光条件，CTL信号为高电平并控制选择器MUX选择输入RS1信号，选通器控制通过的斜坡信号数量为两个。
S5：像素信号细量化
双向计数器根据斜坡信号数量调整向上计数的次数，自动实现低M位数据作差，并通过平均电路产生像素信号的低M位数据输出。
本发明还包括一种CIS芯片，其中集成有像素阵列以及如前述的两步式列级低噪声CIS的模数转换器。
本发明提供的技术方案，具有如下有益效果：
本发明结合SAR-ADC和SS-ADC工作方式，设计了一种采用DCMS技术的基于两步式的列级低噪声CMOS图像传感器模数转换器。该电路中利用锁存电路锁存像素信号在粗量化阶段的最高位的值，进而作为判断环境光强弱的依据；并结合判定结果选通器调整通过的斜坡信号的数量，进而对像素信号在细量化计算的重复采样次数进行调整。
本发明通过DCMS技术实现了信号降噪，并利用新设计的电路结构有效提升了基于DCMS技术下的CIS中ADC转换速度。相比传统电路中的多斜坡发生器方案，本发明还避免了斜坡匹配问题。此外，本发明电路中的光照强弱直接可由SAR-ADC粗量化结果直接判定，无需额外引入判定模块，减小了电路复杂度以及功耗。
附图说明
图1为本发明实施例1中提供的两步式列级低噪声CIS的模数转换器的电路原理图。
图2本发明实施例1中提供的两步式列级低噪声CIS的模数转换器中采用的斜坡发生器的电路图。
图3本发明实施例1中提供的两步式列级低噪声CIS的模数转换器中采用的双向计数器的电路图。
图4为本发明仿真实验中采用的10位数字输出以及最高采样次数为4次的模数转换器的电路图。
图5为图4的电路在一个完整的信号量化过程中的信号时序图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
实施例1
本实施例提供了一种两步式列级低噪声CIS的模数转换器，其用于将CIS像素单元的像素信号Vin量化为对应的多位数字信号D；如图1所示，该型模数转换器包括：SAR-ADC单元、SS-ADC单元、自适应采样控制单元和数据处理单元。本实施例提供的模数转换器重新调整CIS像素单元在量化阶段的工作模式，并得到了一种新的电路设计。其中SRA-ADC单元主要用于实现对像素信号Vin进行粗量化，进而量化出Vin的高N位。而SS-ADC单元用于实现对像素信号Vin进行细量化，在细量化阶段，本实施例提供的电路特别采用了相关多重采样技术量化出Vin的低M位。其中粗量化阶段和细量化阶段的量化位数可以根据实际的需要进行灵活配置，并在电路设计中对相应的电路模块进行适应性调整即可。
特别的，本实施例提供的两步式列级低噪声CIS的模数转换器在SAR-ADC单元和SS-ADC单元之间增加了一个自适应采样控制单元，自适应采样控制单元中包括一个选通电路和一个锁存电路LATCH_MSB。锁存电路可以对粗量化阶段由SAR逻辑电路输出的高N位量化结果中的最高位进行锁存，锁存结果作为环境光强弱的检测信号，并用于调整后续的细量化阶段采用的DCMS技术中的重复次数。
在本实施例提供的两步式列级低噪声CIS的模数转换器中，细量化阶段的重复采样次数由光照强弱决定。不同于其他方案中需要配置多个斜坡发生器，避免斜坡信号匹配问题。本发明的SS-ADC单元中只采用一个斜坡发生器，并通过选通电路对斜坡发生器输出到电路中斜坡数量进行管理。选通电路的选通逻辑则由前述的锁存电路LATCH_MSB根据最高位锁存结果生成的控制信号CTL进行自适应调整。如果环境光属于强光，则可以减少细量化阶段的重复次数，如果环境光属于弱光，则可以增加细量化阶段的重复次数。
本实施例中的SAR-ADC单元由一个电容阵列、开关阵列、比较器CMP，以及一个2N位输出的SAR逻辑电路构成。SAR-ADC单元中的电容阵列由至少N+1个电容构成。电容C0和C1为单位电容，从C2开始，各个电容的电容值依次等于前一个电容的两倍。电容C0~Cn的上极板均连接CMP的反相输入端。开关阵列包括至少3N+2个开关。共模信号VCM通过一个开关Sa与CMP的反相输入端连接。像素信号Vin通过N+1个开关分别与电容C0~Cn的下极板相连，分别记为S0、S13~Sn3。高参考电平VH和低参考电平VL通过2N个开关分别与电容C1~Cn的下极板相连，分别记为S11~Sn1和S12~Sn2。共模信号VCM还直接连接CMP的同相输入端；CMP的输出端分两路分别连接SAR逻辑电路和双向计数器。SAR逻辑电路的2N位输出用于控制VH和VL与C1~Cn之间连接的2N个开关。即：图1中的SAR逻辑电路恰好用于控制虚线框中的各个开关的开关状态。
在SAR-ADC单元，如果需要对粗量化阶段的量化位数N进行调整，只需要改变CMP的反相输入端上挂载的电容阵列和开关阵列的数量，以及调整对应的SAR逻辑电路的输出位数即可。例如，在2位的粗量化电路中，电容阵列中只需要3个电容，而开关阵列中只需要8个开关，而SAR逻辑电路的输出为4位。如果粗量化电路的量化位数调整为3位，相应地，电容阵列则需要4个电容，而开关阵列中需要11个开关，而SAR逻辑电路的输出升级为6位。
本实施例中的SS-ADC单元由斜坡发生器、双向计数器以及与SAR-ADC单元共享的CMP构成。SAR ADC粗量化结束，斜坡发生器产生的8位精度斜坡信号经过选通电路选通后，连接到电容C0下极板，随着斜坡信号的上升，比较器负输入端电位将在SAR粗量化结束时得到的DAC上极板电位基础上也逐步上升，在电容分压的作用下产生一个12位精度的斜坡，并与正输入端电平进行比较，比较结果控制双向计数器的计数过程，当比较器翻转为低电平后，计数器停止计数。双向计数器根据重复采样次数对像素信号的低M位进行多次向下计数和向上计数，然后对计数结果求取均值以确定最终低M位的量化结果。
SS-ADC单元中的斜坡发生器的输出通过选通电路与C0的下极板相连。双向计数器由M+3个计数单元级联而成，其中的M个计数单元用于对像素信号Vin的量化结果的低M位进行向上或向下计数，多余2个作为重复采样得到的累加结果的溢出位，最后一个计数单元用于统计符号位。双向计数器将M+2位的计数结果发送到平均电路，符号位则发送至减法电路。
在SS-ADC单元，如果需要对细量化阶段的量化位数M进行调整，只需要调整双向计数器中计数器单元的数量即可。如果需要调整细量化阶段的重复采样次数，则需要调整斜坡发生器产生的斜坡信号的数量并调整选通电路选通的斜坡信号的数量。例如，在8位的细量化电路中，在重复采样次数为4次的情况下，双向计数器中的计数器单元的数量为11位，而在9位的细量化电路中，双向计数器中的计数器单元数量则调整为12位。
自适应采样控制单元包括一个选通电路和一个锁存电路LATCH_MSB。锁存电路用于锁存SAR-ADC单元量化结果的最高位并生成对应的控制信号CTL。CTL一方面发送到选通电路，实现根据SAR-ADC单元量化结果的最高位选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS-ADC单元的重复采样次数；另一方面发送到双向计数器，控制双向计数器的计数过程。选通电路由选择器MUX、反相器INV、PMOS管M0、NMOS管M1构成；电路连接关系如下：
MUX的两个输入端分别接控制信号RS1和RS2；MUX的S端接LATCH_MSB输出的控制信号CTL，MUX的输出端与M1的栅极相连；M1的栅极通过INV连接至M0的栅极；斜坡发生器的输出与M0和M1的源极相连；M0和M1的漏极作为选通电路的输出。
数据处理单元包括平均电路和减法电路；平均电路用于计算并输出低M位的量化结果；平均电路用于计算并输出高N位的量化结果。具体地，在本实施例的数据处理单元中，平均电路用于计算双向计数器多次向下计数和向下上计数结果的均值，将其作为像素信号低M位部分在曝光阶段和复位阶段的差值，并输出对应的量化结果。减法电路用于计算像素信号的高N位在曝光阶段和复位阶段的差值，并生成对应的量化结果。
在一个典型的CIS的ADC中，量化过程包括量化复位信号和曝光后的像素信号这两个阶段。ADC量化的最终结果表示复位信号与曝光后像素信号的差值。
而在本实施例提供的两步式列级低噪声CIS的模数转换器中，由于引入了多重采样技术，以及根据光强对重复采样次数进行自适应调整的技术，则量化过程进一步包括复位信号和像素信号的粗量化以及细量化过程，并且还包括结合像素信号粗量化结果判定环境光强弱信号，进而调整像素信号细量化过程的量化次数。具体地，本实施例提供的两步式列级低噪声CIS的模数转换器在进行采样量化时的操作逻辑如下：
S1：复位信号粗量化：
开关Sa、S0、以及S13~Sn3闭合，对复位信号进行采样，随后通过SAR逻辑电路控制开关S11~Sn1和S12~Sn2切换，C0下极板连接的斜坡发生器的斜坡初始电位为VL，进行复位信号的高N位粗量化，并将高N位数字结果连接至减法电路。
S2：复位信号细量化：
双向计数器向下计数四次，并将前面两次向下计数的结果通过LAT_EN信号控制锁存住。
S3：像素信号粗量化：
先通过SAR-ADC单元对像素信号进行粗量化，产生高N位结果，并输入到减法电路与先前复位信号粗量化结果进行作差，最终输出结果即为像素信号的高N位结果。
S4：光照强弱判断：
锁存电路LATCH_MSB将粗量化出的像素信号的最高位锁存，若最高位为0，则判定为弱光条件；最高位为1，则判定为强光条件。
（1）若为弱光条件，CTL信号为低电平并控制选择器MUX选择输入RS2信号，选通器控制通过的斜坡信号数量为四个。
（2）若为强光条件，CTL信号为高电平并控制选择器MUX选择输入RS1信号，选通器控制通过的斜坡信号数量为两个。
S5：像素信号细量化
双向计数器根据斜坡信号数量调制向上计数的次数，自动实现低M位数据作差，并通过平均电路产生最终低M位数据输出。
本实施例的SS-ADC单元中的斜坡发生器采用电流舵型斜坡发生器。如图2所示，电流舵型斜坡发生器包括至少一个由四个NMOS管构成的镜像电流源I-cell，以及由电阻R、冗余电阻Rdummy、运算放大器OP1、OP2，NMOS管Mn0，电容C构成的输出部分。输出部分的电路连接关系如下：I-cell的两个输出端分别连接电阻R和冗余电阻Rdummy的上端。电阻R和冗余电阻Rdummy的下端与OP1的正相输入端、电容C的上极板、以及Mn0的漏极相连。OP1的反相输入端接低参考电平VL；OP1的正向输入端连接至Mn0漏端构成反馈结构，保证斜坡初始电压为VL。OP1的输出端接电容C的下极板以及Mn0的栅极。Mn0的源极接地。OP2的正相输入端接在电阻R的上端，反相输入端和输出端相连，并作为输出端口VRAMP。
本实施例中采用的双向计数器的电路图如图3所示，双向计数器是由多个计数器单元级联而成的。其中的每个计数器单元由一个D触发器、两个选择器MUX1、 MUX2、一个锁存器LATCH、两个或非门NOR1、NOR2，以及两个与门AND1、AND2构成。其中，D触发器、MUX1、MUX2和LATCH构成常规计数器电路；MUX1、MUX2的S端口分别接控制信号HOLD和UD；AND1的其中一个输入端接使能信号EN，AND1的另一个输入端口接锁存器LATCH的Q端口，AND1的输出端接NOR1的其中一个输入端，NOR1的另一个输入端接清零信号RB，NOR1的输出端接D触发器的RDN引脚；AND2的其中一个输入端接使能信号EN，AND2的另一个输入端口接锁存器LATCH的QB端口，AND2的输出端接NOR2的其中一个输入端，NOR2的另一个输入端接置位信号SET，NOR2的输出端接D触发器的SDN引脚。
其中，本实施例的双向计数器中各信号的功能如下：RB和SET信号为D触发器清0和置1的控制信号，HOLD和UD为计数器向上和向下计数的控制信号，LAT_EN为计数单元中锁存器LATCH的使能信号，CTL信号为LATCH_MSB的输出信号。
（1）当UD信号为低电平时，计数器向下计数；
（2）当UD信号为高电平时，计数器向上计数；
（2）当CTL信号为高电平时，计数器实现复位功能，即复位回向下计数两次的结果；
（4）当CTL信号为低电平时，则不进行复位。
实施例2
在实施例1方案的基础上，本实施例进一步提供一种CIS芯片，该CIS芯片中集成了CMOS中的像素阵列。特别的，该型CIS芯片中还集成有实施例1中两步式列级低噪声CIS的模数转换器。两步式列级低噪声CIS的模数转换器可以对像素阵列中的各个像素单元的模拟检测信号进行模数转换，进而实现图像信号的量化和输出。
本实施例的CIS芯片中集成了实施例1中的两步式列级低噪声CIS的模数转换器之后，通过在ADC细量化阶段执行数字相关多重采样技术降低读出电路噪声，在弱光下获得更清晰的影像数据并在一定程度上提升帧率。同时，由于本实施例的新型电路结果无需要采用多个斜坡发生器以及其他与环境光检测相关的电路模块，降低了电路复杂度，电路性能更加优越。
仿真测试
为了验证提供的两步式列级低噪声CIS的模数转换器的原理和性能，技术人员制定仿真实验，实验中结合一个10位数字输出以及最高采样次数为4次的案例，对本发明量化逻辑进行仿真并结合仿真过程对本发明的原理进行进一步阐述。
一、电路设计
图4为该案例的电路图，在图4中，整体ADC分为SAR-ADC单元和SS-ADC单元两部分，其中SAR-ADC单元负责粗量化高两位，SS-ADC单元负责细量化低八位，为避免计数溢出问题及减法器数据作差正确，SS-ADC单元额外引入两位溢出位和一位符号位。
ADC输入信号通过采样开关S0、S13、S23连接在SAR 电容DAC下极板，并闭合开关Sa，电容DAC上极板连接VCM。电容C0和C1均为单位电容C，电容C2的容值为单位电容的两倍。VH和VL分别为高参考电平和低参考电平，二者通过切换开关S11、S12、S21、S22分别连接到电容C1和C2下极板。斜坡发生器通过M0和M1构成的选通器连接至C0下极板，选通器控制信号由锁存电路LATCH_MSB产生的CTL信号控制选择器MUX生成。RS1和RS2为外部输入控制信号，STB信号为选择器MUX输出信号，该信号同时也起到控制比较器关断的作用。比较器正输入端连接共模信号VCM，负输入端通过开关S0连接VCM，比较器输出信号VCOM连接到SAR逻辑电路，控制SAR逻辑电路工作，同时连接到双向计数器模块控制计数，SAR逻辑电路在量化像素信号阶段产生的最高位MSB由锁存单元LATCH_MSB锁存，产生CTL信号连接至双向计数器及选择器MUX。
双向计数器经过向下计数和向上计数自动完成数据作差后，产生的符号位Q<10>连接至减法电路模块，其余位输入到平均电路模块进行数据平均处理产生低八位输出数字码D<7:0>。SAR逻辑电路在复位信号阶段和像素信号阶段分别产生的高两位输入到减法电路进行数据作差，产生最终高两位数字输出D<9:8>。
二、量化逻辑与信号分析
图4电路的基本工作原理及时序图如图5所示，基本的量化过程分为量化复位信号、光照强弱判定以及量化像素信号三个大步骤，并可进一步细化为复位信号粗量化（阶段1），复位信号细量化（阶段2）、像素信号粗量化（阶段3），光照强度判断（阶段4），以及像素信号细量化（阶段5）等五个阶段。
在图5量化复位信号时，将开关Sa、S0、S1、S2闭合，对复位信号进行采样，随后通过SAR逻辑电路控制开关S11、S12、S21、S22进行切换，C0下极板连接的斜坡发生器的斜坡初始电位为VL，进行高两位粗量化（对应图中1阶段），并将高两位数字结果连接至减法电路。接着SAR-ADC单元进行多次采样细量化阶段（对应图中2阶段），同时双向计数器向下计数四次，并将前面两次向下计数的结果通过LAT_EN信号控制锁存住。
在量化像素信号的粗量化阶段（对应图中3阶段）中，先通过SAR-ADC单元进行粗量化，产生高两位结果，并输入到减法电路与先前复位信号粗量化结果进行作差，最终输出结果即为像素信号的高两位结果。
锁存电路LATCH_MSB将粗量化像素信号最高位锁存，进入到光照强弱判定阶段（对应图中4阶段），若最高位为0，则判定为弱光条件；最高位为1，则判定为强光条件。
若为弱光条件，CTL信号为低电平并控制选择器MUX选择输入RS2信号，选通器控制通过的斜坡数量为四个，进行后续多次采样细量化阶段（对应图中5阶段），双向计数器转为向上计数四次，自动实现低八位数据作差，并通过平均电路产生最终低八位数据输出。
若为强光条件，CTL信号为高电平并控制选择器MUX选择输入RS1信号，选通器控制通过的斜坡数量为两个，以减少SS ADC细量化像素信号阶段采样量化次数。同时CTL信号控制双向计数器复位回先前向下计数两次所锁存的数据结果，在此基础上双向计数器再转为向上计数两次，自动实现低八位数据作差，并通过平均电路产生最终低八位数据输出。同时，为减小功耗，在完成低位数据量化后，剩余周期时间内选择器MUX输出的STB信号控制比较器关断以降低功耗。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种两步式列级低噪声CIS的模数转换器，其特征在于：其用于将CIS像素单元的像素信号Vin量化为对应的多位数字信号D；其包括：
SAR-ADC单元，其用于量化出Vin的高N位；所述SAR-ADC单元由一个电容阵列、开关阵列、比较器CMP，以及一个2N位输出的SAR逻辑电路构成；
SS-ADC单元，其用于采用相关多重采样技术量化出Vin的低M位；所述SS-ADC单元由斜坡发生器、双向计数器以及与SAR-ADC单元共享的CMP构成；
自适应采样控制单元，其包括一个选通电路和一个锁存电路LATCH_MSB；所述锁存电路用于锁存所述SAR-ADC单元量化结果的最高位并生成对应的控制信号CTL；CTL一方面发送到选通电路，实现根据所述SAR-ADC单元量化结果的最高位选通斜坡发生器传输到电路中的斜坡信号数量，进而调整所述SS-ADC单元的重复采样次数；另一方面发送到双向计数器，控制双向计数器的计数过程；以及
数据处理单元，其包括平均电路和减法电路；所述平均电路用于计算并输出低M位的量化结果；所述减法电路用于计算并输出高N位的量化结果。
2.如权利要求1所述的两步式列级低噪声CIS的模数转换器，其特征在于：所述选通电路由选择器MUX、反相器INV、PMOS管M0、NMOS管M1构成；电路连接关系如下：
MUX的两个输入端分别接控制信号RS1和RS2；MUX的S端接LATCH_MSB输出的控制信号CTL，MUX的输出端与M1的栅极相连；M1的栅极通过INV连接至M0的栅极；斜坡发生器的输出与M0和M1的源极相连；M0和M1的漏极作为选通电路的输出。
3.如权利要求1所述的两步式列级低噪声CIS的模数转换器，其特征在于：所述SAR-ADC单元中的电容阵列由至少N+1个电容构成，电容C0和C1为单位电容，从C2开始，各个电容的电容值依次等于前一个电容的两倍；电容C0~Cn的上极板均连接CMP的反相输入端；开关阵列包括至少3N+2个开关；共模信号VCM通过一个开关Sa与CMP的反相输入端连接，像素信号Vin通过N+1个开关分别与电容C0~Cn的下极板相连，分别记为S0、S13~Sn3；高参考电平VH和低参考电平VL通过2N个开关分别与电容C1~Cn的下极板相连，分别记为S11~Sn1和S12~Sn2；共模信号VCM还直接连接CMP的同相输入端；CMP的输出端分两路分别连接SAR逻辑电路和双向计数器；SAR逻辑电路的2N位输出用于控制VH和VL与C1~Cn之间连接的2N个开关，并将其中N位正相输出送入到减法电路。
4.如权利要求3所述的两步式列级低噪声CIS的模数转换器，其特征在于：在所述SS-ADC单元中，所述斜坡发生器的输出通过选通电路与C0的下极板相连；所述双向计数器由M+3个计数单元级联而成，其中的M个计数单元用于对像素信号Vin的量化结果的低M位进行向上或向下计数，多余3个作为2位的溢出位和1位的符号位；所述双向计数器将M+2位的计数结果发送到平均电路，符号位则发送至减法电路。
5.如权利要求1所述的两步式列级低噪声CIS的模数转换器，其特征在于：在所述数据处理单元中，所述平均电路用于计算双向计数器多次向上计数和向下计数结果的均值，将其作为像素信号低M位部分在曝光阶段和复位阶段的差值，并输出对应的量化结果；所述减法电路用于计算像素信号的高N位在曝光阶段和复位阶段的差值，并生成对应的量化结果。
6.如权利要求1所述的两步式列级低噪声CIS的模数转换器，其特征在于：所述斜坡发生器采用电流舵型斜坡发生器，其中包括至少一个由四个PMOS管构成的镜像电流源I-cell，以及由电阻R、冗余电阻Rdummy、运算放大器OP1、OP2，NMOS管Mn0，电容C构成的输出部分；输出部分的电路连接关系如下：
I-cell的两个输出端分别连接电阻R和冗余电阻Rdummy的上端；电阻R和冗余电阻Rdummy的下端与OP1的正相输入端、电容C的上极板、以及Mn0的漏极相连；OP1的反相输入端接低参考电平VL；OP1的输出端接电容C的下极板以及Mn0的栅极；Mn0的源极接地；OP2的正相输入端接在电阻R的上端，反相输入端和输出端相连，并作为输出端口VRAMP。
7.如权利要求1所述的两步式列级低噪声CIS的模数转换器，其特征在于：所述双向计数器中的每个计数器单元由一个D触发器、两个选择器MUX1、 MUX2、一个锁存器LATCH、两个或非门NOR1、NOR2，以及两个与门AND1、AND2构成；
其中，D触发器、MUX1、 MUX2和LATCH构成常规计数器电路；MUX1、 MUX2的S端口分别接控制信号HOLD和UD；AND1的其中一个输入端接使能信号EN，AND1的另一个输入端口接锁存器LATCH的Q端口，AND1的输出端接NOR1的其中一个输入端，NOR1的另一个输入端接清零信号RB，NOR1的输出端接D触发器的RDN引脚；AND2的其中一个输入端接使能信号EN，AND2的另一个输入端口接锁存器LATCH的QB端口，AND2的输出端接NOR2的其中一个输入端，NOR2的另一个输入端接置位信号SET，NOR2的输出端接D触发器的SDN引脚。
8.如权利要求6所述的两步式列级低噪声CIS的模数转换器，其特征在于：所述双向计数器的功能如下：
RB和SET信号为D触发器清0和置1的控制信号，HOLD和UD为计数器向上和向下计数的控制信号，LAT_EN为计数单元中锁存器LATCH的使能信号，CTL信号为LATCH_MSB的输出信号；
（1）当UD信号为低电平时，计数器向下计数；
（2）当UD信号为高电平时，计数器向上计数；
（2）当CTL信号为高电平时，计数器实现复位功能，即复位回向下计数两次的结果；
（4）当CTL信号为低电平时，则不进行复位。
9.如权利要求1-8中任意一项所述的两步式列级低噪声CIS的模数转换器，其特征在于：其量化过程的操作逻辑如下：
S1：复位信号粗量化：
开关Sa、S0、以及S13~Sn3闭合，对复位信号进行采样，随后通过SAR逻辑电路控制开关S11~Sn1和S12~Sn2切换，C0下极板连接的斜坡发生器的斜坡初始电位为VL，进行复位信号的高N位粗量化，并将高N位数字结果连接至减法电路；
S2：复位信号细量化：
双向计数器向下计数四次，并将前面两次向下计数的结果通过LAT_EN信号控制锁存住；
S3：像素信号粗量化：
先通过SAR-ADC单元对像素信号进行粗量化，产生高N位结果，并输入到减法电路与先前复位信号粗量化结果进行作差，最终输出结果即为像素信号的高N位结果；
S4：光照强弱判断：
锁存电路LATCH_MSB将粗量化出的像素信号的最高位锁存，若最高位为0，则判定为弱光条件；最高位为1，则判定为强光条件；
（1）若为弱光条件，CTL信号为低电平并控制选择器MUX选择输入RS2信号，选通器控制通过的斜坡信号数量为四个；
（2）若为强光条件，CTL信号为高电平并控制选择器MUX选择输入RS1信号，选通器控制通过的斜坡信号数量为两个；
S5：像素信号细量化
双向计数器根据斜坡信号数量调整向上计数的次数，自动实现低M位数据作差，并通过平均电路产生像素信号的低M位数据输出。
10.一种CIS芯片，其特征在于：其中集成有像素阵列以及如权利要求1-8中任意一项所述的两步式列级低噪声CIS的模数转换器。
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