CN117712162A - N型金属氧化物半导体晶体管及其制作方法 - Google Patents

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Abstract

本发明公开一种N型金属氧化物半导体晶体管及其制作方法。NMOS晶体管包含一栅极结构、两个源极/漏极区域、两个非晶部以及一金属硅化物。栅极结构设置于基底上。两个源极/漏极区域设置于基底中且分别位于栅极结构的两侧，其中至少一源极/漏极区域内形成有一差排。两个非晶部分别设置于两个源极/漏极区域内。金属硅化物设置于两个源极/漏极区域上，其中金属硅化物的至少一部分与两个非晶部重叠。

Description

N型金属氧化物半导体晶体管及其制作方法
技术领域
本发明涉及半导体装置的领域，特别涉及一种N型金属氧化物半导体(n-typemetal oxide semiconductor,NMOS)晶体管及其制作方法。
背景技术
现有的金属氧化物半导体(Metal Oxide Semiconductor,MOS)晶体管通常形成于一基底上且包含两个源极/漏极区域、一沟道区域位于两个源极/漏极区域之间、一栅极结构位于沟道区域的上方以及一间隙壁环绕栅极结构的侧壁，栅极结构可包含一栅极介电层位于沟道区域的上方以及一栅极材料层位于栅极介电层的上方。
由于沟道区域的晶格排列会影响在其间流通的载流子的速率，为了提升载流子迁移率，对于NMOS晶体管，现有的作法之一是采用应力记忆技术(stress memorizationtechnique,SMT)制作工艺，其可于基底上形成一应力层覆盖NMOS晶体管，再进行一热处理制作工艺，例如快速退火制作工艺(rapid thermal process,RTP)，由此，可通过应力层施加应力改变沟道区域的晶格排列，而形成具有拉伸应力的应变沟道区域。然而，在改变晶格排列的过程中，会在源极/漏极区域中产生差排。当进行后续的自对准金属硅化物制作工艺(self-aligned silicide process)时，金属硅化物容易沿着差排流动，而使金属硅化物形成预定的位置之外，进而使NMOS晶体管的性质无法满足需求，例如阻值(RS)偏高，良率降低等。
因此，针对现有的NMOS晶体管的结构及其制作方法，仍需加以改良，以提升NMOS晶体管的性质及良率。
发明内容
本发明的一目的在于提供一种NMOS晶体管及其制作方法，以解决上述问题。
依据本发明一实施方式是提供一种NMOS晶体管，包含一栅极结构、两个源极/漏极区域、两个非晶部以及一金属硅化物。栅极结构设置于基底上。两个源极/漏极区域设置于基底中且分别位于栅极结构的两侧，其中至少一源极/漏极区域内形成有一差排。两个非晶部分别设置于两个源极/漏极区域内。金属硅化物设置于两个源极/漏极区域上，其中金属硅化物的至少一部分与两个非晶部重叠。
依据本发明另一实施方式是提供一种制作NMOS晶体管的方法，包含以下步骤。形成一栅极结构于一基底上。形成两个源极/漏极区域于基底中且分别位于栅极结构的两侧。进行一第一预非晶化注入(pre-amorphous implantation,PAI)制作工艺，以注入一第一非晶化物质至两个源极/漏极区域内。进行一SMT制作工艺，以形成一应变沟道，其中应变沟道位于基底内以及栅极结构的下方，至少一源极/漏极区域内形成有一差排。进行一第二PAI制作工艺，以注入一第二非晶化物质至两个源极/漏极区域内，以于两个源极/漏极区域内分别形成一非晶部。进行一自对准金属硅化物制作工艺，以形成一金属硅化物于两个源极/漏极区域上。
相较于现有技术，本发明的制作NMOS晶体管的方法通过同时包含第一PAI制作工艺、SMT制作工艺、第二PAI制作工艺以及自对准金属硅化物制作工艺，有利于减少金属硅化物沿着差排流动的机率，而可提升NMOS晶体管的性质以及良率。
附图说明
图1是本发明一实施方式的制作NMOS晶体管的方法的步骤流程图；
图2、图3、图4、图5、图6、图7、图8是本发明一实施方式的制作NMOS晶体管的步骤示意图；
图9是本发明一实施方式的NMOS晶体管的示意图；
图10是NMOS晶体管的阻值与第三热处理制作工艺的温度的关系图。
主要元件符号说明
500:方法
510,520,530,540,541,542,543,550,560,561,562,563,564:步骤
100:基底
102:第一区域
104:第二区域
106:绝缘结构
108:栅极结构
108a:栅极介电层
108b:栅极材料层
108c:硬掩模
110:NMOS晶体管
112:PMOS晶体管
124:间隙壁
130,132:源极/漏极区域
134:第一非晶部
136:应变沟道
138:差排
140:第二非晶部
142:第三非晶部
144:金属层
146:硅化物前驱物
148:金属硅化物
150:介电层
152:接触插塞
154:接触洞
156:凹槽
210:第一PAI制作工艺
212:第一掩模
214:应力材料层
216:第一热处理制作工艺
218:第二PAI制作工艺
220:第二热处理制作工艺
222:第三热处理制作工艺
A1,A2:倾斜角度
D1:厚度
D2,D3,D4,D5,D6:深度
N:法线方向
S1,S2:顶表面
具体实施方式
有关本发明的前述及其它技术内容、特点与功效，在以下配合参考附图的优选实施方式的详细说明中，将可清楚地呈现。以下实施方式所提到的方向用语，例如：上、下、左、右、前、后、底、顶等，仅是参考附加的附图的方向。因此，使用的方向用语是用以说明，而非对本发明加以限制。此外，在下列各实施方式中，相同或相似的元件将采用相同或相似的标号。
下文中针对「第一特征形成在第二特征上或上方」的叙述，其可以是指「第一特征与第二特征直接接触」，也可以是指「第一特征与第二特征间另存在有其他特征」，致使第一特征与第二特征并不直接接触。
本发明使用第一、第二等用词以叙述元件、区域、层、及/或区块(section)，但应了解此等用词仅是用以区分某一元件、区域、层、及/或区块与另一个元件、区域、层、及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施方式的范畴下，下列所讨论的第一元件、区域、层及/或区块也可以第二元件、区域、层、及/或区块的用语称之。权利要求书中的此等用语可不与说明书相同，而可依照权利要求书中元件宣告的顺序以第一、第二、第三…取代。
请参照图1，其是依据本发明一实施方式的制作NMOS晶体管的方法500的步骤流程图。制作NMOS晶体管的方法500包含步骤510至步骤560。步骤510是形成一栅极结构于一基底上。步骤520是形成两个源极/漏极区域于基底中且分别位于栅极结构的两侧。步骤530是进行一第一PAI制作工艺，以注入一第一非晶化物质至两个源极/漏极区域内。
步骤540是进行一SMT制作工艺，以形成一应变沟道，其中应变沟道位于基底内以及栅极结构的下方，至少一源极/漏极区域内形成有一差排。SMT制作工艺可包含步骤541至步骤543。步骤541是形成一应力材料层于栅极结构及两个源极/漏极区域上。步骤542是进行一第一热处理制作工艺以形成应变沟道。步骤543是移除应力材料层。
步骤550是进行一第二PAI制作工艺，以注入一第二非晶化物质至两个源极/漏极区域内，以于两个源极/漏极区域内分别形成一非晶部。步骤560是进行一自对准金属硅化物制作工艺，以形成一金属硅化物于两个源极/漏极区域上。自对准金属硅化物制作工艺可包含步骤561至步骤564。步骤561是形成一金属层于两个源极/漏极区域上。步骤562是进行一第二热处理制作工艺，其中金属层的一部分与两个源极/漏极区域内的硅反应以形成一硅化物前驱物。步骤563是移除金属层的其他部分。步骤564是进行一第三热处理制作工艺，其中硅化物前驱物转变为金属硅化物。
请同时参照图2至图8，其是依据本发明一实施方式的制作NMOS晶体管110的步骤示意图，其是用以辅助说明图1的方法500，且以基底100同时设置有NMOS晶体管110及PMOS晶体管112为例示。然而，本发明不以此为限，在其他实施方式中，基底100可仅设置有NMOS晶体管110。此外，基底100上及基底100中可选择地包含其他元件(图未绘示)。
如图1及图2所示，首先进行步骤510，形成一栅极结构108于基底100上。在本实施方式中，基底100包含第一区域102及第二区域104，在后续制作工艺中，是于第一区域102形成NMOS晶体管110、于第二区域104形成PMOS晶体管112。基底100可为硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon on insulator,SOI)基底等半导体基底。
基底100中形成有绝缘结构106，例如浅沟隔离结构(shallow trench isolation,STI)用以提供电性隔离功能。绝缘结构106的材料可为介电材料，例如二氧化硅。
两个栅极结构108分别形成于第一区域102及第二区域104，栅极结构108由下而上则依序包含一栅极介电层108a、一栅极材料层108b以及硬掩模108c。栅极介电层108a可包含二氧化硅、氮化硅或高介电常数(high dielectric constant,high-k)材料。栅极材料层108b可包含多晶硅、金属材料或金属硅化物(silicide)等导电材料。制作栅极结构108的方式可于基底100上形成一栅极堆叠，栅极堆叠由下往上依序包含栅极介电层、栅极材料层以及硬掩模，再对栅极堆叠进行图案化，即可得到栅极结构108。在本实施方式中，第一区域102及第二区域104的栅极结构108相同，然而，本发明不以此为限，第一区域102及第二区域104的栅极结构108可依实际需求配置为不同。
接着，可形成间隙壁124围绕栅极结构108的侧壁(未另标号)。间隙壁124的材料可包含氧化物及/或氮化物，例如二氧化硅、氮化硅、氮氧化硅或氮碳化硅。此外，可更形成轻掺杂漏极(light doped drain，LDD)(图未绘示)于基底100中，LDD位于栅极结构108的两侧，且位于间隙壁124的下方。
进行步骤520，如图1及图2所示，是于第一区域102形成两个源极/漏极区域130于基底100中且分别位于栅极结构108的两侧，以于第一区域102形成NMOS晶体管110，并于第二区域104形成两个源极/漏极区域132于基底100中且分别位于栅极结构108的两侧，而于第二区域104形成PMOS晶体管112。
详细来说，可于第一区域102中栅极结构108两侧的基底100中注入N型杂质，例如砷、磷等，以形成源极/漏极区域130。可于第二区域104中栅极结构108两侧的基底100进行各向同性蚀刻或各向异性蚀刻形成凹槽(图未绘示)，再于凹槽中进行选择性外延成长(Selective Epitaxial Growth,SEG)以形成一可提供应力的外延层，例如硅锗外延层，再进行一离子注入制作工艺，以于外延层中注入P型杂质，例如硼、铟等，以形成源极/漏极区域132。利用硅锗的晶格常数(lattice constant)比硅大的特性，可形成应变硅结构，有利于提升载流子迁移率而提升PMOS晶体管112的运作速度。
进行步骤530，如图1及图3所示，是进行一第一PAI制作工艺210，以注入一第一非晶化物质至源极/漏极区域130内。详细来说，可先形成一第一掩模212于第二区域104，以阻隔第一PAI制作工艺210对PMOS晶体管112的影响，例如防止第一非晶化物质进入源极/漏极区域132内。第一掩模212可为但不限于光致抗蚀剂。接着进行第一PAI制作工艺210，以注入第一非晶化物质至NMOS晶体管110的两个源极/漏极区域130内，以形成第一非晶部134。第一非晶化物质可包含碳、硅、锗、氖、氩、氪、氙、氡或其组合。注入第一非晶化物质至两个源极/漏极区域130内的能量可为5keV至25keV、剂量可为1E14 atoms/cm2至1E15 atoms/cm2。第一非晶化物质可以一倾斜角度A1注入至两个源极/漏极区域130内，倾斜角度A1可为0度至10度。详细来说，基底100定义一法线方向N，前述倾斜角度A1是指第一非晶化物质注入至基底100的方向与法线方向N之间的夹角。之后，除去第一掩模212。
进行步骤540，如图1及图4所示，是进行一SMT制作工艺，以于NMOS晶体管110内形成一应变沟道136，应变沟道136于基底100内以及栅极结构108的下方，且至少一源极/漏极区域130内形成有一差排138。详细来说，可先形成应力材料层214覆盖第一区域102及第二区域104，之后，移除掉第二区域104上的应力材料层214，如图4所示，仅第一区域102保留有应力材料层214，之后进行第一热处理制作工艺216，例如快速退火制作工艺，由此，可在不影响PMOS晶体管112的情况下，利用应力材料层214提供应力至NMOS晶体管110的栅极结构108下方的基底100中来改变晶格排列，而形成应变沟道136，与此同时，由于晶格排列改变，会使两个源极/漏极区域130中的其中至少一者形成差排138，在此以两个源极/漏极区域130都形成有差排138为例示。之后，可移除掉应力材料层214，例如可以蚀刻液蚀刻而除去应力材料层214。应力材料层214可包含氮化物，例如氮化硅(silicon nitride)，蚀刻液可包含磷酸。应力材料层214可采用CVD例如等离子体增强化学气相沉积法(plasma-enhancedCVD，PECVD)形成。应力材料层214的厚度D1可为150埃至250埃。第一热处理制作工艺216可以700℃至1100℃进行100毫秒。本发明通过进行SMT制作工艺之前，先进行第一PAI制作工艺210，可改良差排138的结构及/或形态，而有利于降低后续自对准金属硅化物制作工艺中，金属硅化物148(参见图7)沿着差排138流动至不欲形成金属硅化物148的部位。
进行步骤550，如图1及图5所示，是进行一第二PAI制作工艺218，以注入一第二非晶化物质至源极/漏极区域130、132内，以于源极/漏极区域130内形成一第二非晶部140、并于源极/漏极区域132内形成一第三非晶部142。第二非晶化物质可包含碳、硅、锗、氖、氩、氪、氙、氡或其组合。注入第二非晶化物质至源极/漏极区域130、132内的能量可为1KeV至20KeV、剂量可为1E14 atoms/cm2至1E15 atoms/cm2。第二非晶化物质可以一倾斜角度A2注入至源极/漏极区域130、132内，倾斜角度A2可为0度至10度。关于倾斜角度A2的定义请参照倾斜角度A1的定义，在此不另赘述。
进行步骤560，如图1、图6至图7所示，是进行一自对准金属硅化物制作工艺。首先，如图6所示，形成金属层144覆盖第一区域102及第二区域104，包括金属层144形成于源极/漏极区域130、132上。金属层144可包含镍(Ni)、钛(Ti)、钴(Co)、钨(W)、钼(Mo)、铂(Pt)、钯(Pd)或其组合。接着，进行一第二热处理制作工艺220，其中金属层144的一部分与源极/漏极区域130、132内的硅反应以形成硅化物前驱物146，在此，硅化物前驱物146于源极/漏极130中的深度比第二非晶部140的深度深，亦即于源极/漏极130中，硅化物前驱物146形成的空间涵盖第二非晶部140形成的空间，硅化物前驱物146的一部分与第二非晶部140重叠。如图7所示，移除掉金属层144的其他部分，亦即，未与硅反应的部分，再进行一第三热处理制作工艺222，使硅化物前驱物146转变为金属硅化物148。第三热处理制作工艺222可为一毫秒退火制作工艺。第三热处理制作工艺222可以810℃至880℃进行100毫秒。举例来说，当金属层144包含镍时，硅化物前驱物146可为包含硅化二镍(Ni2Si)，金属硅化物148可包含硅化镍(NiSi)，亦即通过第三热处理制作工艺222，可将较不稳定、阻值较高的Ni2Si转变为较稳定、阻值较低的NiSi。另外，当需要配合不同电路设计的需求，避免于第一区域102及第二区域104的局部区域于自对准金属硅化物制作工艺形成金属硅化物148时，可于不欲形成金属硅化物148的区域形成金属硅化物阻挡(salicide blocking，SAB)层(图未绘示)，关于如何形成SAB层为本领域技艺者所熟知，在此不予赘述。本发明通过于自对准金属硅化物制作工艺之前，先进行第二PAI制作工艺218，有利于控制金属硅化物148的分布位置，可避免金属硅化物148形成于不欲形成金属硅化物148的区域。进一步地，本发明通过第二PAI制作工艺218的制作工艺参数落于前述范围，有利于形成深度较深(厚度较大)的硅化物前驱物146/金属硅化物148，而可降低金属硅化物148沿着差排138流动至不欲形成金属硅化物148的部位的机率。更进一步地，本发明通过第三热处理制作工艺222的制作工艺参数落于前述范围，有利于将较不稳定、阻值较大的硅化物前驱物146转变为较稳定、阻值较小的金属硅化物148。
之后，如图8所示，可进行制作接触插塞152的制作工艺。首先，形成一接触洞蚀刻停止层(图未绘示)覆盖第一区域102及第二区域104，接触洞蚀刻停止层的材料可包含氮化硅。接着，形成一介电层150覆盖接触洞蚀刻停止层，介电层150的材料可包含四乙氧基硅烷(tetraethoxysilane，TEOS)。再形成至少一接触插塞152于介电层150中，其中至少一接触插塞152连接金属硅化物148。详细来说，可先于介电层150中形成至少一接触洞(contacthole)154贯穿介电层150及接触洞蚀刻停止层，并于接触洞154中依序沉积一阻隔层(图未绘示)与一金属层(图未绘示)，阻隔层可包含氮化钛、氮化钽、氮化钨或其组合，金属层可包含铝、钛、钽、钨、铌、钼、铜或其组合。并通过一平坦化制作工艺，如化学机械抛光制作工艺，使阻隔层及金属层的顶表面与介电层150的顶表面齐平，以形成接触插塞152，而完成NMOS晶体管110及PMOS晶体管112的制作。在形成接触插塞152后，金属硅化物148的顶表面S1可往下凹陷而形成一凹槽156。
请参照图9，其是依据本发明一实施方式的NMOS晶体管110的示意图，NMOS晶体管110包含一栅极结构108、两个源极/漏极区域130、两个非晶部(在此为第二非晶部140)以及一金属硅化物148。栅极结构108设置于基底100上。两个源极/漏极区域130设置于基底100中且分别位于栅极结构108的两侧，其中至少一源极/漏极区域130内形成有一差排138，在此以各源极/漏极区域130内都形成有一差排138为例示。两个第二非晶部140分别设置于两个源极/漏极区域130内。金属硅化物148设置于两个源极/漏极区域130上，其中金属硅化物148的至少一部分与两个第二非晶部140重叠。在此，金属硅化物148的顶表面S1与基底100的顶表面S2切齐，然而，本发明不以此为限，在其他实施方式中，金属硅化物148的顶表面S1可略高于或略低于基底100的顶表面S2。金属硅化物148的顶表面S1可形成有一凹槽156，凹槽156具有一深度D2，凹槽156的深度D2可为50埃至100埃。第二非晶部140具有一深度D3，第二非晶部140的深度D3可为50埃至100埃。金属硅化物148具有一深度D4，金属硅化物148的深度D4可为120埃至200埃。差排138具有一深度D5，差排138的深度D5可为150埃至250埃。源极/漏极区域130具有一深度D6，源极/漏极区域130的深度D6可为400埃至600埃。第二非晶部140注入有第二非晶化物质，第二非晶化物质可包含碳、硅、锗、氖、氩、氪、氙、氡或其组合。金属硅化物148可包含镍、钛、钴、钨、钼、铂、钯的硅化物或其组合。NMOS晶体管110可以前述方法500的制作而成，通过方法500同时包含第一PAI制作工艺、SMT制作工艺、第二PAI制作工艺以及自对准金属硅化物制作工艺，有利于减少金属硅化物沿着差排流动的机率，进一步地，通过前述制作工艺彼此间参数的配合，有利于使NMOS晶体管110中各部件的尺寸，如深度D2至D6满足特定的范围，而使NMOS晶体管110具有提升的性质及良率。关于NMOS晶体管110的其他细节可参照上文，在此不予重复。
请参照图10，其是NMOS晶体管的阻值(RS)与第三热处理制作工艺的温度的关系图。如图10所示，在807℃至916℃的温度区间，当第三热处理制作工艺的时间相同，在此为100毫秒，提高第三热处理制作工艺的温度，有利于降低NMOS晶体管的阻值，当第三热处理制作工艺的温度高到一定程度，例如898℃至916℃，则阻值的降低程度趋缓。因此，本发明的第三热处理制作工艺可优选地于810℃至880℃进行100毫秒，一方面有利于降低阻值，另一方面可避免使用过高的温度而造成不必要的能源浪费。
相较于现有技术，本发明的制作NMOS晶体管的方法通过同时包含第一PAI制作工艺、SMT制作工艺、第二PAI制作工艺以及自对准金属硅化物制作工艺，有利于减少金属硅化物沿着差排流动的机率，而可提升NMOS晶体管的性质以及良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种N型金属氧化物半导体(n-type metaloxide semiconductor,NMOS)晶体管，包含：
栅极结构，设置于基底上；
两个源极/漏极区域，设置于该基底中且分别位于该栅极结构的两侧，其中至少一该源极/漏极区域内形成有差排；
两个非晶部，分别设置于该两个源极/漏极区域内；以及
金属硅化物，设置于该两个源极/漏极区域上，其中该金属硅化物的至少一部分与该两个非晶部重叠。
2.如权利要求1所述的N型金属氧化物半导体晶体管，其中该差排的深度为150埃至250埃。
3.如权利要求1所述的N型金属氧化物半导体晶体管，其中该金属硅化物的深度为120埃至200埃。
4.如权利要求1所述的N型金属氧化物半导体晶体管，其中该金属硅化物的顶表面形成有凹槽，该凹槽的深度为50埃至100埃。
5.如权利要求1所述的N型金属氧化物半导体晶体管，其中各该非晶部的深度为50埃至100埃。
6.如权利要求1所述的N型金属氧化物半导体晶体管，其中各该源极/漏极区域的深度为400埃至600埃。
7.如权利要求1所述的N型金属氧化物半导体晶体管，其中该两个非晶部注入有非晶化物质，该非晶化物质包含碳、硅、锗、氖、氩、氪、氙、氡或其组合。
8.如权利要求1所述的N型金属氧化物半导体晶体管，其中该金属硅化物包含镍、钛、钴、钨、钼、铂、钯的硅化物或其组合。
9.一种制作N型金属氧化物半导体晶体管的方法，包含：
形成栅极结构于基底上；
形成两个源极/漏极区域于该基底中且分别位于该栅极结构的两侧；
进行第一预非晶化注入制作工艺，以注入第一非晶化物质至该两个源极/漏极区域内；
进行应力记忆技术制作工艺，以形成应变沟道，其中该应变沟道位于该基底内以及该栅极结构的下方，至少一该源极/漏极区域内形成有差排；
进行第二预非晶化注入制作工艺，以注入第二非晶化物质至该两个源极/漏极区域内，以于该两个源极/漏极区域内分别形成非晶部；以及
进行自对准金属硅化物制作工艺，以形成金属硅化物于该两个源极/漏极区域上。
10.如权利要求9所述的方法，其中注入该第一非晶化物质至该两个源极/漏极区域内的能量为5keV至25keV、剂量为1E14atoms/cm2至1E15atoms/cm2。
11.如权利要求9所述的方法，其中该应力记忆技术制作工艺包含：
形成应力材料层于该栅极结构及该两个源极/漏极区域上；
进行第一热处理制作工艺以形成该应变沟道；以及
移除该应力材料层。
12.如权利要求11所述的方法，其中该第一热处理制作工艺是以700℃至1100℃进行100毫秒。
13.如权利要求11所述的方法，其中该应力材料层的厚度为150埃至250埃。
14.如权利要求9所述的方法，其中注入该第二非晶化物质至该两个源极/漏极区域内的能量为1KeV至20KeV、剂量为1E14atoms/cm2至1E15atoms/cm2。
15.如权利要求9所述的方法，其中该第一非晶化物质及该第二非晶化物质各自独立以倾斜角度注入至该两个源极/漏极区域内，该倾斜角度为0度至10度。
16.如权利要求9所述的方法，其中该自对准金属硅化物制作工艺包含：
形成金属层于该两个源极/漏极区域上；
进行第二热处理制作工艺，其中该金属层的一部分与该两个源极/漏极区域内的硅反应以形成硅化物前驱物；
移除该金属层的其他部分；以及
进行第三热处理制作工艺，其中该硅化物前驱物转变为该金属硅化物。
17.如权利要求16所述的方法，其中该第三热处理制作工艺为毫秒退火制作工艺。
18.如权利要求17所述的方法，其中该第三热处理制作工艺是以810℃至880℃进行100毫秒。
19.如权利要求16所述的方法，其中该金属层包含镍、钛、钴、钨、钼、铂、钯或其组合。
20.如权利要求9所述的方法，其中该第一非晶化物质及该第二非晶化物质各自独立包含碳、硅、锗、氖、氩、氪、氙、氡或其组合。
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