CN117686984A - 基于fpga的大带宽复杂扫频干扰信号生成方法及装置 - Google Patents

Abstract

本发明公开了一种基于FPGA的大带宽复杂扫频干扰信号生成方法及装置。所述方法包括：基于扫频调制参数，通过一级DDS生成扫频调制信号；根据扫频调制信号，生成多个并行的相位控制字；基于并行的相位控制字，在多个并行通道中，通过多个二级DDS生成多个并行的基带信号；根据多个并行的基带信号，生成扫频干扰信号。相较于只通过一级DDS进行映射的传统方法，本发明提供的方法通过两级DDS的映射最终得到扫频干扰信号的基带信号，能够提高扫频干扰信号的调制方式的复杂度。

Description

基于FPGA的大带宽复杂扫频干扰信号生成方法及装置

技术领域

本发明属于信号生成技术领域，具体涉及一种基于FPGA的大带宽复杂扫频干扰信号生成方法及装置。

背景技术

当前的扫频干扰信号的生成方案原理均是利用上位机下发频率控制字，经过直接数字频率合成器(Direct Digital Frequency Synthesis，DDS）生成对应频率的数字信号。

方案一是通过上位机更新下发的频率控制字参数，生成多频段的信号，完成扫频工作；该方案是基于DDS可快速生成数字信号，完成干扰信号之间的频率跳转。但这种方案在实际工程中，极其消耗资源的调度。

方案二是对传统方法的一种改进，是基于DDS的双向线性扫频方法。但是这种方法生成的实际扫频信号的调制形式只有三角波调制。虽然这种方法能够实现扫频信号的相位连续，并且该调制方式相较于传统的线性调制方式较为复杂，但并不能实现更加复杂调制方式，如：正弦波调制、余弦波调制等。这导致扫频干扰信号频率变化单一，扫频干扰信号极其容易被检测出来。

因此，当前的扫频干扰信号的产生方法产生的信号复杂度较低，导致信号容易被识别。

发明内容

本发明实施例提供了一种基于FPGA的大带宽复杂扫频干扰信号生成方法及装置，可以解决当前扫频干扰信号的产生方法产生的信号复杂度较低，导致信号容易被识别的问题。

第一方面，本发明实施例提供的一种基于FPGA的大带宽复杂扫频干扰信号生成方法，所述方法包括：

基于扫频调制参数，通过一级DDS生成扫频调制信号；

根据扫频调制信号，生成多个并行的相位控制字；

基于并行的相位控制字，在多个并行通道中，通过多个二级DDS生成多个并行的基带信号；

根据多个并行的基带信号，生成扫频干扰信号。

在第一方面的一种可能的实现方式中，扫频调制参数可以包括扫频调制函数的频率，可以将扫频调制函数的频率作为扫频调制信号的频率控制字输入至一级DDS，得到扫频调制信号。

在第一方面的一种可能的实现方式中，可以根据扫频调制信号，确定频率控制字和初始相位控制字；根据初始相位控制字和频率控制字，确定多个并行的相位控制字。

在第一方面的一种可能的实现方式中，可以根据频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第/>个并行通道的相位控制字。根据频率控制字和第/>时刻第/>个并行通道的相位控制字，确定第/>时刻第1个并行通道的相位控制字。

示例性的，，/>为并行通道的总数。

示例性的，，第/>时刻为扫频驻留时间内的最后一刻。

示例性的，第1时刻第1个并行通道的相位控制字为初始相位控制字。

在第一方面的一种可能的实现方式中，可以将频率控制字与第时刻第/>个并行通道的相位控制字之和，确定为第/>时刻第/>个并行通道的相位控制字。

在第一方面的一种可能的实现方式中，可以将频率控制字与第时刻第/>个并行通道的相位控制字之和，确定为第/>时刻第1个并行通道的相位控制字。

在第一方面的一种可能的实现方式中，可以将频率控制字和第个并行通道第/>时刻的相位控制字输入至第/>个并行通道中的二级DDS，得到第/>个基带信号第/>时刻的数据；

在第一方面的一种可能的实现方式中，扫频驻留时间可以满足下述公式：

,

其中，为扫频驻留时间，/>为扫频周期，/>为并行通道的总数。

在第一方面的一种可能的实现方式中，可以分别对基带信号进行上变频处理，得到中频信号。通过与基带信号的瞬时带宽匹配的射频噪声干扰信号对中频信号进行混频处理，得到多个射频干扰信号；对多个射频干扰信号进行并串转换处理，生成扫频干扰信号。

第二方面，本发明实施例提供了一种基于FPGA的大带宽复杂扫频干扰信号生成装置，所述装置包括处理单元、一级DDS及二级DDS；

一级DDS用于基于扫频调制参数，生成扫频调制信号；

处理单元用于根据扫频调制信号，生成多个并行的相位控制字；

在装置中的多个并行通道中的二级DDS用于基于并行的相位控制字，生成并行的基带信号；

处理单元还用于根据多个并行的基带信号，生成扫频干扰信号。

本发明实施例与现有技术相比存在的有益效果是：相较于只通过一级DDS进行映射的传统方法，本发明提供的方法通过两级DDS的映射最终得到扫频干扰信号的基带信号，能够提高扫频干扰信号的调制方式的复杂度。进一步的，通过在装置中根据串行的扫频调制参数和扫频调制信号得到并行的相位控制字，并根据并行的相位控制字生成大带宽的扫频干扰信号，无需模拟器件的参与，能够简化FPGA系统的结构，降低系统复杂度。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1为本发明实施例提供的一种基于FPGA的大带宽复杂扫频干扰信号生成方法的流程示意图；

图2为本发明实施例提供的一种DDS的运作原理的示意图；

图3为本发明实施例提供的一种相位控制字的示意图；

图4为本发明实施例提供的一种基于FPGA的大带宽复杂扫频干扰信号生成装置的结构示意图；

图5为本发明实施例提供的一种正弦波扫频干扰信号的实际测试图；

图6为本发明实施例提供的一种扫频调制信号的示意图；

图7为本发明实施例提供的一种三角波扫频干扰信号的实际测试图；

图8为本发明实施例提供的一种扫频干扰信号的时域图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

本发明实施例提供的基于FPGA的大带宽复杂扫频干扰信号生成方法可以应用于设置了FPGA系统的雷达等信号发生装置上，本发明实施例对信号发生装置的具体类型不作任何限制。

图1示出的为本发明实施例提供的一种基于FPGA的大带宽复杂扫频干扰信号生成的示意性流程图。作为示例而非限定，方法100可以包括步骤S101-S104。下面对各步骤做以说明。

S101，基于扫频调制参数，通过一级DDS生成扫频调制信号。

示例性的，扫频调制参数可以为由上位机下发的参数。

示例性的，扫频调制参数可以包括：扫频周期、扫频带宽及扫频调制函数的频率。

在一个示例中，可以将扫频调制参数中的扫频调制函数的频率作为扫频调制信号的频率控制字输入至一级DDS，得到扫频调制信号。

示例性的，参见图2示出的DDS的工作原理，DDS可以包括工作时钟201、相位全加器202、相位寄存器203及正弦查找表204。相位全加器202可以对输入的频率控制字进行累加运算，得到一个实时相位并将其存储至相位寄存器203中，然后根据初始相位和实时相位得到一个相位值。相位全加器202对相位值和频率控制字进行累加得到相位控制字，将累加后的相位控制字输入至FPGA上ROM资源中的正弦查找表204，正弦查找表204可以根据相位控制字对应的查找表中的地址，在波形函数表中进行匹配，输出数字信号基带信号。

示例性的，扫频调制信号的频率可以满足下述公式：

,

其中，为扫频调制信号的频率，/>为扫频调制函数的频率，/>为FPGA工作时钟的输出数值，/>为一级DDS中的相位累加器的位宽。

S102，根据扫频调制信号，生成多个并行的相位控制字。

示例性的，可以将扫频调制函数的频率作为扫频调制信号的频率控制字输入一级DDS，根据一级DDS的输出数据，进行换算可以生成所有并行通道的频率控制字(即每一个并行通道的频率控制字相同)和每一个并行通道的相位控制字，单个并行通道的频率控制字和相位控制字用于确定单个并行通道的二级DDS产生的基带信号。

示例性的，并行通道为基于FPGA的大带宽复杂扫频干扰信号生成装置中的并行通道，一个并行通道可以根据一对频率控制字和相位控制字生成一个基带信号。因此，第个基带信号的相关数据也可以称之为第/>个并行通道的相关数据。基带信号的个数等于并行通道的个数。

可选地，最终产生的扫频干扰信号的带宽和并行通道的个数成正比，并行通道的个数越多，通过与大带宽射频噪声混频处理产生的扫频干扰信号的带宽越大。由于传统的方案完全依赖于模拟器件是否选通工作频段，来获得大带宽的雷达干扰信号，因此通过压控振荡器来控制不同频段之间的信号是否产生的传统的扫频信号产生方法，对雷达有着更高的配置要求，需要在雷达上设置模拟器件，从而增加雷达系统的复杂度。而本发明可以在原有的FPGA装置中增加并行通道个数，通过与大带宽噪声射频信号进行混频，即可产生带宽较大的扫频干扰信号，这样能够降低系统复杂度。

在一个示例中，单次扫频带宽可以满足下述公式：

,

其中，为单次扫频带宽，/>为扫频带宽，/>为扫频次数。

示例性的，扫频次数可以为FPGA系统装置中的一个固定参数，也可以为扫频调制参数中包括的一个参数，由上位机下发。

在一个示例中，单通道扫频瞬时带宽可以满足下述公式：

,

其中，为单通道扫频瞬时带宽，/>为单次扫频带宽，为并行通道个数。

在一些可能的实现方式中，可以根据扫频调制信号在从当前时刻开始的一个扫频驻留时间段内的任意一个时刻的频率值和相位值，确定所有并行通道的频率控制字和初始相位控制字；然后根据频率控制字和第1时刻第一个并行通道的相位控制字(即初始相位控制字)，逐一递推，确定第1时刻每一个并行通道的相位控制字。再根据第1时刻最后一个并行通道的相位控制字，依次递推出第2时刻第一个并行通道的相位控制字，……，直至生成一个扫频驻留时间内，每一个基带信号所有时刻的相位控制字。

示例性的，一个扫频驻留时间内，所有通道每一时刻的频率控制字都相同。

示例性的，频率控制字可以满足下述公式：

,

,

其中，为当前时刻的频率控制字，/>为调频指数，/>为当前时刻一级DDS输出的扫频调制信号的函数值。

示例性的，当前时刻即为本次扫频驻留时间内的起始时刻(即第1时刻)。

举例来说，当前时刻为10:00:00，扫频驻留时间为10s，则本次扫频驻留时间的第1时刻即为10:00:00。

可选地，在根据本次下发的扫频调制参数生成了从当前时刻开始的一个扫频驻留时间段内的扫频干扰信号之后，可以根据下一次上位机更新的扫频调制参数，生成下一个扫频驻留时间段内的扫频干扰信号；也可以通过自动更新调频指数，经过二级DDS生成下一个扫频驻留时间的扫频基带信号。

示例性的，，第/>时刻为扫频驻留时间内的最后一刻。

举例来说，参照上述示例，第时刻可以为10:00:10。

示例性的，，/>为并行通道的总数。

示例性的，扫频驻留时间可以满足公式：

，

其中，为扫频驻留时间，/>为扫频周期，/>为并行通道个数。

在一个示例中，可以根据频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第1个并行通道的相位控制字。

具体地，可以将频率控制字与第时刻第/>个并行通道的相位控制字之和，确定为第/>时刻第1个并行通道的相位控制字。

示例性的，第时刻第1个并行通道的相位控制字可以满足下述公式：

,

其中，为第/>时刻第1个并行通道的相位控制字，/>为第/>时刻第个并行通道的相位控制字，/>为本次扫频驻留时间内的频率控制字。

在一个示例中，可以根据频率控制字和第时刻/>个并行通道的相位控制字，确定第/>时刻第/>个并行通道的相位控制字。

具体地，可以将频率控制字与第时刻第/>个并行通道的相位控制字之和，确定为第/>时刻第/>个并行通道的相位控制字。

示例性的，第时刻第/>个并行通道的相位控制字可以满足下述公式：

,

其中，为第/>时刻第/>个并行通道的相位控制字，/>为第/>时刻第/>个并行通道的相位控制字。

可选地，第时刻，第2个并行通道至第/>个并行通道的相位控制字依次可以满足下述公式：

,

可选地，第1个并行通道的下一个时刻(即第时刻)的相位控制字可以满足下述公式：

,

依次类推，第2个并行通道至第N个并行通道的下一个时刻(第时刻)的相位控制字依次可以满足下述公式：

,

上述公式表示，可以通过对上一时刻的相位控制字进行累加得到当前时刻的相位控制字。

举例来说，参见图3中，初始相位控制字、频率控制字为1时各通道的相位控制字。可以看出，所有通道的相位控制字都是在第1时刻第1个并行通道的相位控制字的基础上累加得到的。

S103，基于并行的相位控制字，在多个并行通道中，通过多个二级DDS生成多个并行的基带信号。

在一个示例中，一个并行通道中可以设置一个二级DDS。可以在第个并行通道的二级DDS中，输入频率控制字和第/>个通道第/>时刻的相位控制字，得到第/>个并行的基带信号第/>时刻的数据。

S104，根据多个并行的基带信号，生成扫频干扰信号。

示例性的，在得到了第个基带信号在一个扫频驻留时间内的所有数据之后，可以分别对基带信号进行上变频处理，得到中频信号。然后通过配置多个与并行通道的瞬时带宽(/>)相同的射频噪声干扰信号，对中频信号进行混频，可以得到多个射频干扰信号。对这多个射频干扰信号进行并串转换后，可以得到一个大带宽的扫频干扰信号。

相较于只通过一级DDS进行映射的传统方法，本发明提供的方法通过两级DDS的映射最终得到扫频干扰信号的基带信号，能够提高扫频干扰信号的调制方式的复杂度。进一步的，通过在装置中根据串行的扫频调制参数和扫频调制信号得到并行的相位控制字，并根据并行的相位控制字生成大带宽的扫频干扰信号，无需模拟器件的参与，能够简化FPGA系统的结构，降低系统复杂度。

图4示出的为本发明实施例提供的一种基于FPGA的大带宽复杂扫频干扰信号生成装置的结构示意图。作为示例而非限定，装置400可以包括一级DDS 410、处理单元420及二级DDS 430。

一级DDS 410用于基于扫频调制参数，生成扫频调制信号；

处理单元420用于根据扫频调制信号，生成多个并行的相位控制字；

在装置中的多个并行通道中的二级DDS 430用于基于并行的相位控制字，生成并行的基带信号；

处理单元420还用于根据多个并行的基带信号，生成扫频干扰信号。

示例性的，装置400可以包括多个并行通道，每个并行通道中设置有一个二级DDS(图4中仅示出一个)。

可选地，装置400还可以包括获取单元，获取单元可以用于获取扫频调制参数。

示例性的，扫频调制参数可以包括扫频周期、扫频带宽及扫频调制函数频率控制字。

在一种可能的实现方式中，一级DDS具体可以用于根据扫频调制信号的频率控制字，生成扫频调制信号。

示例性的，扫频调制信号的频率控制字可以为扫频调制函数的频率。

在一种可能的实现方式中，处理单元420具体可以用于根据频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第/>个并行通道的相位控制字；根据频率控制字和第/>时刻第/>个并行通道的相位控制字，确定第/>时刻第1个并行通道的相位控制字。

示例性的，，/>为并行通道的总数。

示例性的，，第/>时刻为扫频驻留时间内的最后一刻。

示例性的，第1时刻第1个并行通道的相位控制字为初始相位控制字。

在一种可能的实现方式中，处理单元420具体可以用于将频率控制字与第时刻第个并行通道的相位控制字之和，确定为第/>时刻第/>个并行通道的相位控制字。

在一种可能的实现方式中，处理单元420具体可以用于将频率控制字与第时刻第个并行通道的相位控制字之和，确定为第/>时刻第1个并行通道的相位控制字。

在一种可能的实现方式中，二级DDS 430具体可以用于根据频率控制字和第个并行通道第/>时刻的相位控制字，生成第/>个基带信号第/>时刻的数据。

在一种可能的实现方式中，扫频驻留时间可以满足下述公式：

,

其中，为扫频驻留时间，/>为扫频周期，/>为并行通道的总数。

在一种可能的实现方式中，处理单元420具体可以用于分别对基带信号进行上变频处理，得到中频信号。通过与基带信号的瞬时带宽匹配的射频噪声干扰信号对中频信号进行混频处理，得到多个射频干扰信号；对多个射频干扰信号进行并串转换处理，生成扫频干扰信号。

为了能够更好的说明本发明的有益效果进行了如下仿真实验：

图5示出的为本发明实施例提供的一种正弦波扫频干扰信号的实际测试图。

参见图5，图5中的(a)为正弦波扫频干扰信号的频域图，图5中的(b)为单通道瞬时带宽为100MHz时正弦波扫频干扰信号。

由图5可以看出，频谱仪扫频宽度为2GHz，屏幕横轴一共10个格子，而该扫频干扰信号带宽占据5个格子，因此该扫频干扰信号的带宽为1 GHz。因此根据本发明提供的方法，能够生成带宽为1GHz的较大带宽的扫频干扰信号。

图6示出的为本发明实施例提供的一种扫频调制信号的示意图。

参见图6，图6中的(a)的扫频调制信号用于生成如图5中的正弦波扫频干扰信号；图6中的(b)的扫频调制信号用于生成如图7中的三角波扫频干扰信号。

由图6中的(a)和图5可以看出，生成正弦波扫频干扰信号的扫频调制信号，呈现正弦波周期变换，使得扫频干扰信号的频率按照正弦波线性变换。

图7示出的为本发明实施例提供的一种三角波扫频干扰信号的实际测试图。

参见图7，图7中的(a)为三角波扫频干扰信号的频域示意图，图7中的(b)为单通道瞬时带宽为50MHz时三角波扫频干扰信号的频域图。

由图6中的(b)和图7可以看出，根据本发明提供的方法，能够生成带宽为500MHz的扫频干扰信号。生成三角波扫频干扰信号的扫频调制信号，呈现三角波周期变换，使得扫频干扰信号的频率按照三角波线性变换。

图8示出的为本发明实施例提供的一种扫频干扰信号的时域图。

参见图8，图8为该扫频干扰信号的时域图，其周期为10us，占空比为80%。

由图8可以看出，根据本发明提供的方法，能够生成带宽为50MHz的扫频干扰信号，这同时也能证明根据本发明提供的方法也能生成较小带宽的扫频干扰信号。

相较于只通过一级DDS进行映射的传统方法，本发明提供的方法通过两级DDS的映射最终得到扫频干扰信号的基带信号，能够提高扫频干扰信号的调制方式的复杂度。进一步的，通过在装置中根据串行的扫频调制参数和扫频调制信号得到并行的相位控制字，并根据并行的相位控制字生成大带宽的扫频干扰信号，无需模拟器件的参与，能够简化FPGA系统的结构，降低系统复杂度。

上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

Claims (10)

1.一种基于FPGA的大带宽复杂扫频干扰信号生成方法，其特征在于，包括：

基于扫频调制参数，通过一级DDS生成扫频调制信号；

根据所述扫频调制信号，生成多个并行的相位控制字；

基于所述并行的相位控制字，在多个并行通道中，通过多个二级DDS生成多个并行的基带信号；

根据多个并行的所述基带信号，生成扫频干扰信号。

2.根据权利要求1所述的方法，其特征在于，所述扫频调制参数包括扫频调制函数的频率；

其中，所述基于扫频调制参数，通过一级DDS生成扫频调制信号，包括：

将所述扫频调制函数的频率作为所述扫频调制信号的频率控制字输入至所述一级DDS，得到所述扫频调制信号。

3.根据权利要求2所述的方法，其特征在于，所述根据所述扫频调制信号，生成多个并行的相位控制字，包括：

根据所述扫频调制信号，确定频率控制字和初始相位控制字；

根据所述初始相位控制字和所述频率控制字，确定多个并行的所述相位控制字。

4.根据权利要求3所述的方法，其特征在于，所述根据所述初始相位控制字和所述频率控制字，确定多个并行的所述相位控制字，包括：

根据所述频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第/>个并行通道的相位控制字，其中，/>，/>为所述并行通道的总数，第1时刻第1个并行通道的相位控制字为所述初始相位控制字，/>，第/>时刻为扫频驻留时间内的最后一刻；

根据所述频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第1个并行通道的相位控制字。

5.根据权利要求4所述的方法，其特征在于，所述根据所述频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第/>个并行通道的相位控制字，包括：

将所述频率控制字与所述第时刻第/>个并行通道的相位控制字之和，确定为所述第/>时刻第/>个并行通道的相位控制字。

6.根据权利要求4所述的方法，其特征在于，所述根据所述频率控制字和第时刻第/>个并行通道的相位控制字，确定第/>时刻第1个并行通道的相位控制字，包括：

将所述频率控制字与所述第时刻第/>个并行通道的相位控制字之和，确定为所述第时刻第1个并行通道的相位控制字。

7.根据权利要求4所述的方法，其特征在于，所述基于所述并行的相位控制字，在多个并行通道中，通过多个二级DDS生成多个并行的基带信号，包括：

将所述频率控制字和所述第时刻第/>个并行通道的相位控制字输入至第/>个并行通道中的所述二级DDS中，得到第/>时刻第/>个基带信号的数据。

8.根据权利要求4所述的方法，其特征在于，所述扫频驻留时间满足下述公式：

,

其中，为所述扫频驻留时间，/>为扫频周期，/>为所述并行通道的总数。

9.根据权利要求1所述的方法，其特征在于，所述根据多个并行的所述基带信号，生成扫频干扰信号，包括：

分别对所述基带信号进行上变频处理，得到中频信号；

通过与所述基带信号的瞬时带宽匹配的射频噪声干扰信号对所述中频信号进行混频处理，得到多个射频干扰信号；

对所述多个射频干扰信号进行并串转换处理，生成所述扫频干扰信号。

10.一种基于FPGA的大带宽复杂扫频干扰信号生成装置，其特征在于，所述装置包括处理单元、一级DDS及多个二级DDS；

所述一级DDS用于基于扫频调制参数，生成扫频调制信号；

所述处理单元用于根据所述扫频调制信号，生成多个并行的相位控制字；

所述二级DDS位于所述装置中的多个并行通道中，用于基于所述并行的相位控制字，生成并行的基带信号；

所述处理单元还用于根据多个并行的所述基带信号，生成扫频干扰信号。