CN117672821A - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明提供了一种半导体结构及其制作方法，半导体结构包括：基底、第一掩膜层、第一外延层以及第二外延层；第一掩膜层位于基底上，第一掩膜层具有暴露基底的第一窗口，第一窗口包括远离基底的开口端与靠近基底的底壁端，开口端在基底所在平面上的正投影落在底壁端内。根据本发明实施例提供的半导体结构可以用于外延制作GaN基半导体器件，利用内收的第一窗口终止GaN基材料的位错，从而继续外延生长的GaN基材料的位错密度得以降低。此外，底壁端尺寸大，GaN基材料成核面积大，生长容易。

Description

一种半导体结构及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。
背景技术
氮化镓(GaN)是继Si、GaAs等第一、第二代半导体材料之后的第三代新型半导体材料，其作为宽禁带半导体材料有许多优点，诸如饱和漂移速度高、击穿电压大、载流子输运性能优异以及能够形成AlGaN、InGaN三元合金和AlInGaN四元合金等，容易制作GaN基的PN结。鉴于此，近几年来GaN基材料和半导体器件得到了广泛和深入的研究，MOCVD(Metal-Organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)技术生长GaN基材料日趋成熟；在半导体器件研究方面，GaN基LED、LDs等光电子器件以及GaN基HEMT等微电子器件方面的研究都取得了显著的成绩和长足的发展。
随着GaN基材料在功率器件/显示器件上的应用的逐步深入，终端产品对GaN基材料的位错密度的需求进一步提高，而按照传统模式使用主流MOCVD外延设备在主流的外延基板三氧化二铝(Al2O3)衬底外延生长的GaN基材料的位错面密度约为1～3E8/cm^3。为了制造耐更高压的GaN基功率器件和更长波段的GaN基LED，必须进一步降低GaN基材料的位错密度。
有鉴于此，实有必要提供一种新的半导体结构及其制作方法，以满足上述需求。
发明内容
本发明的发明目的是提供一种半导体结构及其制作方法，降低GaN基材料的位错密度。
为实现上述目的，本发明的第一方面提供一种半导体结构，包括：基底；第一掩膜层，位于基底上；第一掩膜层具有暴露基底的第一窗口，第一窗口包括远离基底的开口端与靠近基底的底壁端，开口端在基底所在平面上的正投影落在底壁端内。
可选地，自基底至开口端方向上，第一窗口的横截面积逐渐减小。
可选地，第一窗口沿垂直基底所在平面的截面由第一边、第二边、第三边、第四边依次连接构成，第一边位于开口端，第三边位于底壁端，第二边和第四边为第一掩膜层构成第一窗口的侧壁，第二边由直线或曲线构成，第四边由直线或曲线构成。
可选地，第一掩膜层至少包括靠近基底的第一子掩膜层与远离基底的第二子掩膜层，第一子掩膜层具有第一子窗口，第二子掩膜层具有第二子窗口，第二子窗口与第一子窗口贯通且构成至少部分第一窗口；第二子窗口在基底所在平面上的正投影的面积小于第一子窗口在基底所在平面上的正投影的面积。
可选地，半导体结构还包括：第二掩膜层，第二掩膜层至少包括第一区域，第一区域位于底壁端的部分区域上。
可选地，第一区域在基底所在平面上的正投影与开口端在基底所在平面上的正投影至少部分重叠。
可选地，第二掩膜层还包括第二区域，第二区域位于第一掩膜层上。
可选地，还包括：第一外延层，填满第一窗口；第二外延层，位于第一外延层与第一掩膜层上。
可选地，第一外延层包括第一子外延层与第二子外延层，第一子外延层位于底壁端上且填充第一窗口的部分深度；半导体结构还包括：第三掩膜层，第三掩膜层至少包括第三区域；第三区域位于第一子外延层的部分区域上；第二子外延层位于第一子外延层与第三区域上。
可选地，第三区域在基底所在平面上的正投影与开口端在基底所在平面上的正投影至少部分重叠。
可选地，第三掩膜层还包括第四区域；第四区域位于第一掩膜层上；第二外延层位于第一外延层与第三掩膜层的第四区域上。
可选地，还包括：第一外延层，填满第一窗口，第二外延层，位于第一外延层与第一掩膜层上；第二外延层包括第三子外延层与第四子外延层；第三子外延层位于第一外延层与第一掩膜层上；半导体结构还包括：第四掩膜层，位于第三子外延层上；第一窗口的开口端在基底所在平面上的正投影落在第四掩膜层在基底所在平面上的正投影内；第四子外延层位于第三子外延层与第四掩膜层上。
可选地，第一窗口具有多个，各个第一窗口对应的第二外延层愈合成平面。
本发明的第二方面提供一种半导体结构的制作方法，包括：提供基底，在基底上形成第一掩膜层，第一掩膜层具有暴露基底的第一窗口，第一窗口包括远离基底的开口端与靠近基底的底壁端，开口端在基底所在平面上的正投影落在底壁端内。
可选地，在基底上形成第一掩膜层步骤包括：在基底上形成第一占位材料层；采用刻蚀工艺对第一占位材料层图形化以形成第一占位层，在基底至第一占位层方向上，第一占位层的横截面积逐渐减小；在第一占位层与基底上形成第一掩膜材料层；抛光第一掩膜材料层直至露出第一占位层，第一掩膜材料层形成第一掩膜层；去除第一占位层，以在第一掩膜层内形成第一窗口；或包括：
在基底上至少依次形成第一子掩膜材料层与第二子掩膜材料层；刻蚀第二子掩膜材料层形成第二子窗口，第二子掩膜材料层的刻蚀速率低于第一子掩膜材料层的刻蚀速率；经第二子窗口侧向腐蚀第一子掩膜材料层形成第一子窗口，第二子窗口与第一子窗口构成至少部分第一窗口。
可选地，还包括：在形成第一掩膜层前，沉积第二掩膜层，第二掩膜层至少包括第一区域，第一区域位于底壁端的部分区域上。
可选地，还包括外延生长工艺：以第一掩膜层为掩膜，对基底进行外延生长工艺，依次形成第一外延层与第二外延层，第一外延层自底壁端外延生长至填满所述第一窗口，第二外延层外延生长于第一外延层与第一掩膜层上。
与现有技术相比，本发明的有益效果在于：
半导体结构可以用于外延制作GaN基半导体器件，使用具有第一掩膜层的基底作为外延生长GaN基材料的基底，第一掩膜层中第一窗口的开口端在基底所在平面上的正投影落在底壁端内，利用内收的第一窗口终止GaN基材料的位错，从而继续外延生长的GaN基材料的位错密度得以降低。此外，底壁端尺寸大，GaN基材料成核面积大，生长容易。
附图说明
图1是本发明第一实施例的半导体结构的截面结构示意图；
图2是第一实施例中另一种半导体结构的截面结构示意图；
图3是图1中的半导体结构的制作方法的流程图；
图4至图7是图3中的流程对应的中间结构示意图；
图8是图1中的基底与第一掩膜层的俯视结构示意图；
图9是本发明第二实施例的半导体结构的截面结构示意图；
图10是图9中的基底与第一掩膜层的截面结构示意图；
图11是本发明第三实施例的半导体结构的截面结构示意图；
图12是图11中的基底与第一掩膜层的截面结构示意图；
图13是本发明第三实施例的半导体结构的制作方法对应的中间结构示意图；
图14是本发明第四实施例的半导体结构的截面结构示意图；
图15是图14中的基底与第一掩膜层的截面结构示意图；
图16是本发明第五实施例的半导体结构的截面结构示意图；
图17是图16中的基底与第一掩膜层的截面结构示意图；
图18是本发明第六实施例的半导体结构的截面结构示意图；
图19是图18中的基底与第一掩膜层的截面结构示意图；
图20是本发明第七实施例的半导体结构的截面结构示意图；
图21是本发明第八实施例的半导体结构的截面结构示意图；
图22是本发明第九实施例的半导体结构的截面结构示意图；
图23是本发明第九实施例的半导体结构的制作方法对应的中间结构示意图；
图24是本发明第十实施例的半导体结构的截面结构示意图；
图25是图24中的基底与第一掩膜层的截面结构示意图；
图26是图24中的基底与第一掩膜层的俯视结构示意图；
图27是本发明第十一实施例的半导体结构的截面结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
半导体结构1、2、3、4、5、6、7、8、9、20、21 基底10
半导体衬底100 过渡层101
第一掩膜层11 第一窗口110
开口端110a 底壁端110b
第二边110c 第四边110d
第一角度α 第二角度β
第一外延层12 第一子外延层121
第二子外延层122 第二外延层13
第三子外延层131 第四子外延层132
第一掩膜材料层11' 第一子掩膜层111
第一子掩膜材料层111' 第一子窗口1101
第二子掩膜层112 第二子掩膜材料层112'
第二子窗口1102 第三子掩膜层113
第三子窗口1103 第二掩膜层14
第一区域141 第二区域142
第三掩膜层15 第三区域151
第四区域152 第四掩膜层16
第一占位层31 第一占位材料层31'
第五边31a 第六边31b
第七边31c 第八边31d
第四掩膜材料层16'
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的半导体结构的截面结构示意图；图2是第一实施例中另一种半导体结构的截面结构示意图。
参照图1与图2所示，本申请一实施例提供的半导体结构1包括：基底10；第一掩膜层11，位于基底10上；第一掩膜层11具有暴露基底10的第一窗口110，第一窗口110包括远离基底10的开口端110a与靠近基底10的底壁端110b，开口端110a在基底10所在平面上的正投影落在底壁端110b内。
本实施例中，基底10为多层结构，基底10例如包括半导体衬底100以及位于半导体衬底100上的成核层(未图示)。半导体衬底100的材料可以为蓝宝石、碳化硅和单晶硅中的至少一种，成核层的材料可以为AlN。
其它实施例中，基底10可以为单层结构，例如基底10为半导体衬底100。半导体衬底100的材料可以为碳化硅或氮化镓等。
第一掩膜层11的材料可以为二氧化硅与氮化硅中的至少一种。本实施例中，第一掩膜层11为单层结构。其它实施例中，第一掩膜层11也可以为多层结构，至少包括两种不同材料层。
本实施例中，第一窗口110具有一个，第一窗口110的竖截面为正梯形，这里的竖截面是指沿垂直基底10所在平面的截面。具体地，正梯形由第一边、第二边110c、第三边、第四边110d依次连接构成，第一边位于开口端110a，第三边位于底壁端110b，第二边110c和第四边110d为第一掩膜层11构成第一窗口110的侧壁，第二边110c与第四边110d由直线构成。
第一窗口110的横截面为矩形、三角形、六边形或圆形等其它形状，这里的横截面是指沿平行基底10所在平面的截面。
可选地，如图2所示，半导体结构1还包括：第一外延层12，填满第一窗口110；第二外延层13，位于第一外延层12与第一掩膜层11上。半导体结构可以用于外延制作半导体器件，半导体器件可以包括GaN基材料。
第二边110c与第一窗口110暴露的基底10之间成第一角度α，第一角度α为锐角；第四边110d与第一窗口110暴露的基底10之间成第二角度β，第二角度β为锐角；第一角度α与第二角度β可以相等也可以不等。好处在于：当在第一窗口110内外延生长的第一外延层12的位错沿第一掩膜层11的厚度方向或与厚度方向具有夹角时，第一角度α与第二角度β越小，能终止位错延伸的侧壁的面积越大，因而终止效果越好。例如第一外延层12的材料为GaN时，GaN的位错主要为[0001]晶向的线位错，即沿第一掩膜层11的厚度方向延伸的线位错，此时，第一角度α与第二角度β越小，能终止位错延伸的侧壁面积越大，因而终止效果越好。降低第一外延层12的位错密度可以降低第二外延层13的位错密度。
第一外延层12与第二外延层13的材料相同，都可以为GaN基材料，例如GaN、AlGaN、InGaN和AlInGaN中的至少一种，本实施例对此不加以限制。
本发明第一实施例还提供了图1中的半导体结构的一种制作方法，图3是制作方法的流程图；图4至图7是图3中的流程对应的中间结构示意图。
首先，参照图3中的步骤S1以及图1所示，提供基底10，在基底10上形成第一掩膜层11，第一掩膜层11具有暴露基底10的第一窗口110，第一窗口110包括远离基底10的开口端110a与靠近基底10的底壁端110b，开口端110a在基底10所在平面上的正投影落在底壁端110b内。
本实施例中，步骤S1可以包括步骤S11至步骤S13。步骤S11：参照图4所示，在基底10上形成第一占位材料层31'；参照图5所示，采用刻蚀工艺对第一占位材料层31'图形化以形成第一占位层31，在基底10至第一占位层31方向上，第一占位层31的横截面积逐渐减小。
可选地，第一占位层31沿垂直基底10所在平面的截面为由第五边31a、第六边31b、第七边31c、第八边31d依次连接构成，第五边31a远离基底10，第七边31c位于基底10上，第六边31b与第八边31d由直线构成。第一占位材料层31'的材料可以为二氧化硅，采用物理气相沉积法或化学气相沉积法形成。第一占位材料层31'的图形化可以采用干法刻蚀，也可以采用湿法刻蚀。
步骤S12：参照图6所示，在第一占位层31与基底10上形成第一掩膜材料层11'；参照图7所示，抛光第一掩膜材料层11'直至露出第一占位层31，第一掩膜材料层11'形成第一掩膜层11。
本实施例中，第一掩膜材料层11'为单层结构。单层结构可以采用一个工序形成，也可以采用多个工序形成。其它实施例中，第一掩膜材料层11'也可以为多层结构，至少包括两种不同材料层，对应采用多个工序形成。
第一掩膜材料层11'的材料可以为氮化硅，采用物理气相沉积法或化学气相沉积法形成。对第一掩膜材料层11'的抛光可采用化学机械研磨法(CMP)实现。
步骤S13：参照图7与图1所示，去除第一占位层31，以在第一掩膜层11内形成第一窗口110。
第一占位层31可以采用湿法腐蚀去除，例如采用氢氟酸去除。需要说明的是，在去除第一占位层31时，第一占位层31与第一掩膜层11的材料不同，湿法腐蚀使用的蚀刻液对第一占位层31的腐蚀速率高于对第一掩膜层11的腐蚀速率，使得第一占位层31优先被去除、保留第一掩膜层11。
可选地，在基底10上形成第一掩膜层11步骤包括：在基底10上形成第一掩膜材料层11'，自基底10至第一掩膜材料层11'方向上，第一掩膜材料层11'的铝元素含量逐渐增大；刻蚀第一掩膜材料层11'以形成第一窗口110，第一掩膜材料层11'转化成第一掩膜层11。如图1所示，第一掩膜材料层11'的材料可以是氧化硅，铝元素含量自下而上地逐渐增大，刻蚀速度与铝元素含量呈负相关，所以在第一掩膜材料层11'靠近基底10的区域刻蚀速度较快，形成的第一窗口110的底壁端110b面积大于开口端110a。可选地，铝元素含量逐渐增大可以是线性增大、阶梯形增大等，本申请对此不作限定。
可选地，在基底10上形成第一掩膜层11步骤包括：在基底10上形成第一掩膜材料层11'，采用干法刻蚀第一掩膜材料层11'，控制刻蚀方向以形成第一窗口110，所述第一掩膜材料层11'转化成第一掩膜层11，刻蚀方向与自基底10至第一掩膜材料层11'的方向之间的夹角为锐角。具体地，图8是图1中的基底与第一掩膜层的俯视结构示意图，如图8所示，如第一窗口110在基底10的投影为条形，条形中相对平行的两条侧边对应第二边110c和第四边110d所在侧壁在基底10的投影，并且第一窗口110在垂直基底10所在平面的截面为正梯形，通过干法刻蚀，两次控制刻蚀方向制作：如图1所示，控制第一次刻蚀方向与基底10所在平面夹角为α，得到包括第二边110c、夹角为α的平行四边形截面的窗口，再在窗口上方控制第二次刻蚀方向与基底10所在平面夹角为β，最终得到第二边110c与基底10夹角为α、第四边110d与基底10夹角为β的正梯形截面的第一窗口110。需要说明的是，图8中的第一窗口110位置处暴露了基底10。
接着，参照图3中的步骤S2以及图2所示，以第一掩膜层11为掩膜，对基底10进行外延生长工艺，依次形成第一外延层12与第二外延层13，第一外延层12自底壁端110b外延生长至填满第一窗口110，第二外延层13外延生长于第一外延层12与第一掩膜层11上。
第一外延层12与第二外延层13的形成工艺可以包括：原子层沉积法(ALD，Atomiclayer deposition)、或化学气相沉积法(CVD，Chemical Vapor Deposition)、或分子束外延生长法(MBE，Molecular Beam Epitaxy)、或等离子体增强化学气相沉积法(PECVD，Plasma Enhanced Chemical Vapor Deposition)、或低压化学蒸发沉积法(LPCVD，LowPressure Chemical Vapor Deposition)，或金属有机化合物化学气相沉积法(MOCVD，Metal-Organic Chemical Vapor Deposition)、或其组合方式。
第一外延层12与第二外延层13的材料相同，可以为GaN基材料，例如都可以为GaN、AlGaN、InGaN和AlInGaN中的至少一种。GaN基材料中的位错沿第一掩膜层11的厚度方向或与厚度方向具有夹角。第一窗口110的开口端110a在基底10所在平面上的正投影落在底壁端110b内意味着：在自底壁端110b朝向开口端110a方向上，第一窗口110具有内收的侧壁。第一窗口110的内收侧壁，可终止第一外延层12内的至少部分位错，使其无法在第二外延层13内继续延伸。因而，具有上述第一掩膜层11的基底10可以降低第一外延层12与第二外延层13的位错密度。需要说明的是，内收是指在垂直于基底10所在平面、自基底10指向第一外延层12的方向，第一窗口110的侧壁在基底10的正投影面积或尺寸减小。此外，底壁端110b尺寸大，GaN基材料成核面积大，生长容易。可选地，参照图1所示，自基底10至开口端110a方向上，第一窗口110的横截面积逐渐减小，第一窗口110具有内收的侧壁，可以降低位错密度。
图9是本发明第二实施例的半导体结构的截面结构示意图；图10是图9中的基底与第一掩膜层的截面结构示意图。参照图9与图10所示，本实施例二的半导体结构2与实施例一的半导体结构1的区别在于：第一窗口110的第二边110c与第四边110d由曲线构成，且为上凸的曲线。其它实施例中，第二边110c与第四边110d还可以为下凹凸曲线，或波浪型曲线等。
可选地，第二边110c与第四边110d不同时为曲线或直线。
可选地，当第二边110c与第四边110d同时为直线，第一窗口110的三维结构可以是棱台、圆台；当第二边110c与第四边110d同时为曲线，第一窗口110的三维结构可以是球台；第二边110c与第四边110d不同时为曲线或直线，第一窗口110的三维结构可以是由球台及棱台或圆台构成的任意台体组合。
除了上述区别，本实施例二的半导体结构2的其它结构可以参照实施例一的半导体结构1的对应结构。
相应地，对于制作方法，本实施例二的半导体结构2的制作方法与实施例一的半导体结构1的制作方法的区别在于：步骤S11中，采用刻蚀工艺形成的第一占位层31的第六边31b与第八边31d由曲线构成。
上述形状的第一占位层31可以通过控制干法刻蚀时的刻蚀气体种类、流速或控制等离子方向实现。
除了上述区别，本实施例二的半导体结构2的制作方法可以参照实施例一的半导体结构1的对应工艺步骤。
图11是本发明第三实施例的半导体结构的截面结构示意图；图12是图11中的基底与第一掩膜层的截面结构示意图。参照图11与图12所示，本实施例三的半导体结构3与实施例一、二的半导体结构1、2的区别在于：第一掩膜层11包括靠近基底10的第一子掩膜层111与远离基底10的第二子掩膜层112，第一子掩膜层111具有第一子窗口1101，第二子掩膜层112具有第二子窗口1102，第二子窗口1102与第一子窗口1101贯通且构成至少部分第一窗口110；第二子窗口1102在基底10所在平面上的正投影的面积小于第一子窗口1101在基底10所在平面上的正投影的面积。
第二子掩膜层112可终止第一子窗口1101内外延生长的GaN基材料内的至少部分位错，使其无法在第二外延层13内继续延伸。因而，具有上述第一掩膜层11的基底10可以降低第一外延层12与第二外延层13的位错密度。
可选地，第一子掩膜层111和第二子掩膜层112的材料不同。
除了上述区别，本实施例三的半导体结构3的其它结构可以参照实施例一、二的半导体结构1、2的对应结构。
图13是本发明第三实施例的半导体结构的制作方法对应的中间结构示意图。
相应地，本实施例三的半导体结构3的制作方法与实施例一、二的半导体结构1、2的制作方法的区别在于：步骤S1包括步骤S11'至步骤S13'。
步骤S11'：参照图13所示，在基底10上依次形成第一子掩膜材料层111'与第二子掩膜材料层112'，第一子掩膜材料层111'与第二子掩膜材料层112'的材料不同。可选地，第一子掩膜材料层111'的材料可以为二氧化硅，第二子掩膜材料层112'的材料可以为氮化硅，对应采用物理气相沉积法或化学气相沉积法形成。可选地，第一子掩膜材料层111'的铝元素含量低于第二子掩膜材料层112'的铝元素含量。
步骤S12'：继续参照图13所示，刻蚀第二子掩膜材料层112'形成第二子窗口1102。第二子掩膜材料层112'的刻蚀可以为干法刻蚀。
步骤S13'：参照图13与图12所示，经第二子窗口1102侧向腐蚀第一子掩膜材料层111'形成第一子窗口1101，第二子窗口1102与第一子窗口1101构成至少部分第一窗口110。第一子掩膜材料层111'的侧向腐蚀可以采用湿法腐蚀。需要说明的是，第一子掩膜材料层111'的湿法腐蚀速度大于第二子掩膜材料层112'的湿法腐蚀速度。可选地，第一子窗口1101和/或第二子窗口1102也可以采用去除占位层实现。
除了上述区别，本实施例三的半导体结构3的制作方法的其它步骤可以参照实施例一、二的半导体结构1、2的制作方法的对应步骤。
图14是本发明第四实施例的半导体结构的截面结构示意图；图15是图14中的基底与第一掩膜层的截面结构示意图。参照图14与图15所示，本实施例四的半导体结构4与实施例三的半导体结构3的区别在于：第一掩膜层11还包括位于第一子掩膜层111与第二子掩膜层112之间的第三子掩膜层113，第三子掩膜层113具有第二子窗口1102；第一子窗口1101、第二子窗口1102与第三子窗口1103相互贯通，共同构成第一窗口110；第二子窗口1102在基底10所在平面上的正投影的面积小于第三子窗口1103在基底10所在平面上的正投影的面积，第三子窗口1103在基底10所在平面上的正投影的面积小于第一子窗口1101在基底10所在平面上的正投影的面积。
第三子掩膜层113可终止第一子窗口1101内外延生长的GaN基材料内的至少部分位错，第二子掩膜层112可进一步终止第三子窗口1103内外延生长的GaN基材料内的至少部分位错，使其无法在第二外延层13内继续延伸。
其它实施例中，第一掩膜层11还可以包括四个子掩膜层以上，朝远离基底10的方向，上层子掩膜层中的窗口在基底10所在平面上的正投影的面积小于下层子掩膜层中的窗口在基底10所在平面上的正投影的面积，以使得上层子掩膜层可终止下层子掩膜层的窗口内的GaN基材料中的至少部分位错。从而，降低第二外延层13的位错密度。
除了上述区别，本实施例四的半导体结构4的其它结构可以参照实施例三的半导体结构3的对应结构。
相应地，本实施例四的半导体结构4的制作方法与实施例三的半导体结构3的制作方法的区别在于：步骤S11'中，在基底10上依次形成第一子掩膜材料层111'、第三子掩膜材料层与第二子掩膜材料层112'，第一子掩膜材料层111'、第三子掩膜材料层与第二子掩膜材料层112'的材料各不相同；步骤S13'中，经第二子窗口1102侧向腐蚀第三子掩膜材料层形成第三子窗口1103；经第二子窗口1102与第三子窗口1103侧向腐蚀第一子掩膜材料层111'形成第一子窗口1101。
除了上述区别，本实施例四的半导体结构4的制作方法的其它步骤可以参照实施例三的半导体结构3的制作方法的对应步骤。
图16是本发明第五实施例的半导体结构的截面结构示意图；图17是图16中的基底与第一掩膜层的截面结构示意图。参照图16与图17所示，本实施例五的半导体结构5与实施例一至四的半导体结构1、2、3、4的区别在于：半导体结构5还包括：第二掩膜层14，至少包括第一区域141，第一区域141位于底壁端110b的部分区域上；第一外延层12位于基底10与第一区域141上。
本实施例中，开口端110a在基底10所在平面上的正投影落在第一区域141在基底10所在平面上的正投影内，以进一步终止第一外延层12内在第一掩膜层11厚度方向延伸的位错，防止其穿出开口端110a延伸入第二外延层13。
其它实施例中，第二掩膜层14在基底10所在平面上的正投影可与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例五的半导体结构5的其它结构可以参照实施例一至四的半导体结构1、2、3、4的对应结构。
相应地，本实施例五的半导体结构5的制作方法与实施例一至四的半导体结构、2、3、4的制作方法的区别在于：步骤S1与步骤S2之间进行：即在形成第一掩膜层11前，沉积第二掩膜层14，包括第一区域141，第一区域141位于底壁端110b的部分区域上；步骤S2中，对基底10进行外延生长工艺以第一掩膜层11与第二掩膜层14为掩膜进行。
第二掩膜层14的沉积可以采用掩膜板遮挡，掩膜板的开口对应第一窗口110的开口端110a。沉积工艺可以为垂直沉积，也可以为倾斜沉积。掩膜板遮挡的区域对应为未沉积第二掩膜层14的区域。
其它实施例中，步骤S1中，在基底10上形成第一掩膜层11步骤前，可以先在基底10上形成第二掩膜层14；第一掩膜层11内的第一窗口110暴露基底10与第二掩膜层14；以第一掩膜层11与第二掩膜层14为掩膜对基底10进行外延生长工艺。可选地，第一窗口110的开口端110a在基底10所在平面上的正投影落在预先制作的第二掩膜层14在基底10所在平面上的正投影内。
除了上述区别，本实施例五的半导体结构5的制作方法的其它步骤可以参照实施例一至四的半导体结构1、2、3、4的制作方法的对应步骤。
图18是本发明第六实施例的半导体结构的截面结构示意图；图19是图18中的基底与第一掩膜层的截面结构示意图。参照图18与图19所示，本实施例六的半导体结构6与实施例五的半导体结构5的区别在于：第二掩膜层14包括第一区域141与第二区域142，第一区域141位于底壁端110b的部分区域上，第二区域142位于第一掩膜层11上；第一外延层12位于基底10与第一区域141上。
本实施例中，开口端110a在基底10所在平面上的正投影落在第一区域141在基底10所在平面上的正投影内，以进一步终止第一外延层12内在第一掩膜层11厚度方向延伸的至少部分位错，防止其穿出开口端110a延伸入第二外延层13。
其它实施例中，第一区域141在基底10所在平面上的正投影可与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例六的半导体结构6的其它结构可以参照实施例五的半导体结构5的对应结构。
相应地，本实施例六的半导体结构6的制作方法与实施例五的半导体结构5的制作方法的区别在于：步骤S1与步骤S2之间进行的沉积第二掩膜层14为整面沉积。相较于实施例五中第二掩膜层14采用掩膜板的制作工艺，实施例六的第二掩膜层14制作工艺为整面沉积，工艺更为简单。
沉积工艺可以为垂直沉积，也可以为倾斜沉积。垂直沉积时，第一区域141在基底10所在平面上的正投影与开口端110a在基底10所在平面上的正投影重合。倾斜沉积时，第一区域141在基底10所在平面上的正投影与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例六的半导体结构6的制作方法的其它步骤可以参照实施例五的半导体结构5的制作方法的对应步骤。
图20是本发明第七实施例的半导体结构的截面结构示意图。参照图20所示，本实施例七的半导体结构7与实施例一至六的半导体结构1、2、3、4、5、6的区别在于：第一外延层12包括第一子外延层121与第二子外延层122，第一子外延层121位于底壁端110b上且填充第一窗口110的部分深度；半导体结构7还包括：第三掩膜层15，包括第三区域151,第三区域151位于第一子外延层121的部分区域上；第二子外延层122位于第一子外延层121与第三区域151上。
本实施例中，开口端110a在基底10所在平面上的正投影落在第三掩膜层15在基底10所在平面上的正投影内，以进一步终止第一外延层12内在第一掩膜层11厚度方向延伸的至少部分位错，防止其穿出开口端110a延伸入第二外延层13。
可选地，第一子外延层121可以是成核层，基底10可以为蓝宝石、碳化硅和单晶硅中的至少一种。
其它实施例中，第三区域151在基底10所在平面上的正投影与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例七的半导体结构7的其它结构可以参照实施例一至六的半导体结构1、2、3、4、5、6的对应结构。
相应地，本实施例七的半导体结构7的制作方法与实施例一至六的半导体结构1、2、3、4、5、6的制作方法的区别在于：步骤S2包括步骤S21至步骤S23。
步骤S21：对底壁端110b进行外延生长工艺形成第一子外延层121，第一子外延层121填充第一窗口110的部分深度。
步骤S22：沉积第三掩膜层15，第三掩膜层15包括第三区域151,第三区域151位于第一子外延层121的部分区域上。
第三掩膜层15的沉积可以采用掩膜板遮挡，掩膜板的开口对应第一窗口110的开口端110a。沉积工艺可以为垂直沉积，也可以为倾斜沉积。掩膜板遮挡的区域对应为未沉积第三掩膜层15中的区域。
步骤S23：对第一子外延层121外延生长形成填满第一窗口110的第二子外延层122，第二子外延层122位于第一子外延层121与第三区域151上。
可选地，第三区域151在基底10所在平面上的正投影与开口端110a在所述基底10所在平面上的正投影至少部分重叠。
除了上述区别，本实施例七的半导体结构7的制作方法的其它步骤可以参照实施例一至六的半导体结构1、2、3、4、5、6的制作方法的对应步骤。
图21是本发明第八实施例的半导体结构的截面结构示意图。参照图21所示，本实施例八的半导体结构8与实施例七的半导体结构7的区别在于：第三掩膜层15包括第三区域151与第四区域152，第三区域151位于第一子外延层121的部分区域上，第四区域152位于第一掩膜层11上；第二子外延层122位于第一子外延层121与第三区域151上。
本实施例中，开口端110a在基底10所在平面上的正投影落在第三区域151在基底10所在平面上的正投影内，以进一步终止第一外延层12内在第一掩膜层11厚度方向延伸的至少部分位错，防止其穿出开口端110a延伸入第二外延层13。
其它实施例中，第三区域151在基底10所在平面上的正投影可与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例八的半导体结构8的其它结构可以参照实施例七的半导体结构7的对应结构。
相应地，本实施例八的半导体结构8的制作方法与实施例七的半导体结构7的制作方法的区别在于：步骤S22：沉积第三掩膜层15为整面沉积。相较于实施例七中第三掩膜层15采用掩膜板的制作工艺，实施例八的第三掩膜层15制作工艺为整面沉积，工艺更为简单。
沉积工艺可以为垂直沉积，也可以为倾斜沉积。垂直沉积时，第三区域151在基底10所在平面上的正投影与开口端110a在基底10所在平面上的正投影重合。倾斜沉积时，第三区域151在基底10所在平面上的正投影与开口端110a在基底10所在平面上的正投影部分重叠。
除了上述区别，本实施例八的半导体结构8的制作方法的其它步骤可以参照实施例七的半导体结构7的制作方法的对应步骤。
图22是本发明第九实施例的半导体结构的截面结构示意图。参照图22所示，本实施例九的半导体结构9与实施例一至八的半导体结构1、2、3、4、5、6、7、8的区别在于：第二外延层13包括第三子外延层131与第四子外延层132；第三子外延层131位于第一外延层12与第一掩膜层11上；半导体结构9还包括：第四掩膜层16，位于第三子外延层131上；第一窗口110的开口端110a在基底10所在平面上的正投影落在第四掩膜层16在基底10所在平面上的正投影内；第四子外延层132位于第三子外延层131与第四掩膜层16上。
第四掩膜层16可以进一步终止第三子外延层131内在第一掩膜层11厚度方向延伸的至少部分位错，防止其继续向上延伸进入第四子外延层132。
除了上述区别，本实施例九的半导体结构9的其它结构可以参照实施例一至八的半导体结构1、2、3、4、5、6、7、8的对应结构。
图23是本发明第九实施例的半导体结构的制作方法对应的中间结构示意图。
相应地，本实施例九的半导体结构9的制作方法与实施例一至八的半导体结构1、2、3、4、5、6、7、8的制作方法的区别在于：步骤S21'：参照图23所示，对第一外延层12进行外延生长工艺形成第三子外延层131；在第三子外延层131上形成第四掩膜材料层16'，参照图22所示，图形化第四掩膜材料层16'形成第四掩膜层16，第一窗口110的开口端110a在基底10所在平面上的正投影落在第四掩膜层16在基底10所在平面上的正投影内。
步骤S22'：参照图22所示，对第三子外延层131进行外延生长工艺形成第四子外延层132，第四子外延层132位于第三子外延层131与第四掩膜层16上。
除了上述区别，本实施例九的半导体结构9的制作方法的其它步骤可以参照实施例一至八的半导体结构1、2、3、4、5、6、7、8的制作方法的对应步骤。
图24是本发明第十实施例的半导体结构的截面结构示意图；图25是图24中的基底与第一掩膜层的截面结构示意图；图26是图24中的基底与第一掩膜层的俯视结构示意图。参照图24、图25与图26所示，本实施例十的半导体结构20及其制作方法与实施例一至九的半导体结构1、2、3、4、5、6、7、8、9及其制作方法的区别在于：第一窗口110具有多个。可选地，各个第一窗口110对应的第二外延层13愈合成平面。
可选地，至少存在两个第一窗口110对应的两个第二外延层13没有愈合成平面，即，存在两个第一窗口110对应的两个第二外延层13为两个不连接的独立结构。
参照图26所示，本实施例中，每个第一窗口110的横截面为六边形，这里的横截面是指沿平行基底10所在平面的截面。其它实施例中，第一窗口110的横截面还可以为矩形、三角形、圆形等其它形状。可选地，对于第一窗口110的横截面为多边形时，第一窗口110通过干刻次数与多边形边数相同的干法刻蚀形成，或者，对于第一窗口110的横截面为多边形或圆形时，第一窗口110通过旋转干刻方向刻蚀形成，干刻方向与基底10所在平面方向夹角为锐角。
第二外延层13上可以形成GaN基器件，例如LD、LED或HEMT器件。
除了上述区别，本实施例十的半导体结构20的其它结构及工艺步骤可以参照实施例一至九的半导体结构1、2、3、4、5、6、7、8、9的对应结构及工艺步骤。
图27是本发明第十一实施例的半导体结构的截面结构示意图。参照图27所示，本实施例十一的半导体结构21及其制作方法与实施例一至十的半导体结构1、2、3、4、5、6、7、8、9、20及其制作方法的区别在于：基底10包括半导体衬底100与位于半导体衬底100上的过渡层101。过渡层101、第一外延层12与第二外延层13可以为相同材料，也可以为不同材料。
过渡层101的材料例如为GaN。相对于省略过渡层101，直接在蓝宝石或单晶硅半导体衬底100上外延生长材料为AlGaN、InGaN、AlInGaN的第一外延层12与第二外延层13的实施例，本实施例可以进一步降低第一外延层12与第二外延层13中的位错密度。
除了上述区别，本实施例十一的半导体结构21的其它结构及工艺步骤可以参照实施例一至十的半导体结构1、2、3、4、5、6、7、8、9、20的对应结构及工艺步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构，其特征在于，包括：
基底(10)；
第一掩膜层(11)，位于所述基底(10)上；所述第一掩膜层(11)具有暴露所述基底(10)的第一窗口(110)，所述第一窗口(110)包括远离所述基底(10)的开口端(110a)与靠近所述基底(10)的底壁端(110b)，所述开口端(110a)在所述基底(10)所在平面上的正投影落在所述底壁端(110b)的正投影内。
2.根据权利要求1所述的半导体结构，其特征在于，自所述基底(10)至所述开口端(110a)方向上，所述第一窗口(110)的横截面积逐渐减小。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一窗口(110)沿垂直所述基底(10)所在平面的截面由第一边、第二边(110c)、第三边、第四边(110d)依次连接构成，所述第一边位于所述开口端(110a)，所述第三边位于所述底壁端(110b)，所述第二边(110c)和所述第四边(110d)为所述第一掩膜层(11)构成所述第一窗口(110)的侧壁，所述第二边(110c)由直线或曲线构成，所述第四边(110d)由直线或曲线构成。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一掩膜层(11)至少包括靠近所述基底(10)的第一子掩膜层(111)与远离所述基底(10)的第二子掩膜层(112)，所述第一子掩膜层(111)具有第一子窗口(1101)，所述第二子掩膜层(112)具有第二子窗口(1102)，所述第二子窗口(1102)与所述第一子窗口(1101)贯通且构成至少部分所述第一窗口(110)；所述第二子窗口(1102)在所述基底(10)所在平面上的正投影的面积小于所述第一子窗口(1101)在所述基底(10)所在平面上的正投影的面积。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：第二掩膜层(14)，所述第二掩膜层(14)至少包括第一区域(141)，所述第一区域(141)位于所述底壁端(110b)的部分区域上。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一区域(141)在所述基底(10)所在平面上的正投影与所述开口端(110a)在所述基底(10)所在平面上的正投影至少部分重叠。
7.根据权利要求5所述的半导体结构，其特征在于，所述第二掩膜层(14)还包括第二区域(142)，所述第二区域(142)位于所述第一掩膜层(11)上。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：第一外延层(12)，填满所述第一窗口(110)；
第二外延层(13)，位于所述第一外延层(12)与所述第一掩膜层(11)上。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一外延层(12)包括第一子外延层(121)与第二子外延层(122)，所述第一子外延层(121)位于所述底壁端(110b)上且填充所述第一窗口(110)的部分深度；
所述半导体结构还包括：第三掩膜层(15)，所述第三掩膜层(15)至少包括第三区域(151)，所述第三区域(151)位于所述第一子外延层(121)的部分区域上；
第二子外延层(122)位于所述第一子外延层(121)与所述第三区域(151)上。
10.根据权利要求9所述的半导体结构，其特征在于，所述第三区域(151)在所述基底(10)所在平面上的正投影与所述开口端(110a)在所述基底(10)所在平面上的正投影至少部分重叠。
11.根据权利要求9所述的半导体结构，其特征在于，第三掩膜层(15)还包括第四区域(152)；第四区域(152)位于第一掩膜层(11)上；第二外延层(13)位于第一外延层(12)与第三掩膜层(15)的第四区域(152)上。
12.根据权利要求1所述的半导体结构，其特征在于，还包括：第一外延层(12)，填满所述第一窗口(110)，第二外延层(13)，位于所述第一外延层(12)与所述第一掩膜层(11)上；所述第二外延层(13)包括第三子外延层(131)与第四子外延层(132)；第三子外延层(131)位于所述第一外延层(12)与所述第一掩膜层(11)上；
所述半导体结构还包括：第四掩膜层(16)，位于所述第三子外延层(131)上；所述第一窗口(110)的开口端(110a)在所述基底(10)所在平面上的正投影落在所述第四掩膜层(16)在所述基底(10)所在平面上的正投影内；所述第四子外延层(132)位于所述第三子外延层(131)与所述第四掩膜层(16)上。
13.根据权利要求8所述的半导体结构，其特征在于，所述第一窗口(110)具有多个，各个所述第一窗口(110)对应的所述第二外延层(13)愈合成平面。
14.一种半导体结构的制作方法，其特征在于，包括：
提供基底(10)，在所述基底(10)上形成第一掩膜层(11)，所述第一掩膜层(11)具有暴露所述基底(10)的第一窗口(110)，所述第一窗口(110)包括远离所述基底(10)的开口端(110a)与靠近所述基底(10)的底壁端(110b)，所述开口端(110a)在所述基底(10)所在平面上的正投影落在所述底壁端(110b)内。
15.根据权利要求14所述的半导体结构的制作方法，其特征在于，在所述基底(10)上形成第一掩膜层(11)步骤包括：
在所述基底(10)上形成第一掩膜材料层(11')，自所述基底(10)至所述第一掩膜材料层(11')方向上，所述第一掩膜材料层(11')的铝元素含量逐渐增大；
刻蚀所述第一掩膜材料层(11')以形成所述第一窗口(110)，所述第一掩膜材料层(11')转化成所述第一掩膜层(11)；
或包括：
在所述基底(10)上形成第一掩膜材料层(11')，采用干法刻蚀所述第一掩膜材料层(11')，控制刻蚀方向以形成所述第一窗口(110)，所述第一掩膜材料层(11')转化成所述第一掩膜层(11)，所述刻蚀方向与自所述基底(10)至所述第一掩膜材料层(11')的方向之间的夹角为锐角；
或包括：
在所述基底(10)上形成第一占位材料层(31')；采用刻蚀工艺对所述第一占位材料层(31')图形化以形成第一占位层(31)，在所述基底(10)至所述第一占位层(31)方向上，所述第一占位层(31)的横截面积逐渐减小；
在所述第一占位层(31)与所述基底(10)上形成第一掩膜材料层(11')；抛光所述第一掩膜材料层(11')直至露出所述第一占位层(31)，所述第一掩膜材料层(11')形成所述第一掩膜层(11)；
去除所述第一占位层(31)，以在所述第一掩膜层(11)内形成所述第一窗口(110)；
或包括：
在所述基底(10)上至少依次形成第一子掩膜材料层(111')与第二子掩膜材料层(112')；
刻蚀所述第二子掩膜材料层(112')形成第二子窗口(1102)，所述第二子掩膜材料层(112')的刻蚀速率低于所述第一子掩膜材料层(111')的刻蚀速率；
经所述第二子窗口(1102)侧向腐蚀所述第一子掩膜材料层(111')形成第一子窗口(1101)，所述第二子窗口(1102)与所述第一子窗口(1101)构成至少部分所述第一窗口(110)。
16.根据权利要求14所述的半导体结构的制作方法，其特征在于，还包括：
在形成所述第一掩膜层(11)前，沉积第二掩膜层(14)，所述第二掩膜层(14)至少包括第一区域(141)，所述第一区域(141)位于所述底壁端(110b)的部分区域上。
17.根据权利要求14所述的半导体结构的制作方法，其特征在于，还包括外延生长工艺：
以所述第一掩膜层(11)为掩膜，对所述基底(10)进行外延生长工艺，依次形成第一外延层(12)与第二外延层(13)，所述第一外延层(12)自所述底壁端(110b)外延生长至填满所述第一窗口(110)，所述第二外延层(13)外延生长于所述第一外延层(12)与所述第一掩膜层(11)上。
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