CN117667815A - 一种抗扭斜处理的电路、方法、计算机存储介质及终端 - Google Patents
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Abstract
本申请公开一种抗扭斜处理的电路、方法、计算机存储介质及终端，包括：接收数据通道、时钟信号通道、抗扭斜控制模块及抗扭斜模块；接收数据通道接收输入的数据信号，数据信号为交替标准序列；时钟信号通道接收输入的时钟信号；抗扭斜控制模块与接收数据通道连接，设置为：获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据采样数据确定延时信息；抗扭斜模块与抗扭斜控制模块连接，设置为：根据延时信息，对时钟信号和数据信号进行相位偏移调整。本公开实施例通过抗扭斜控制模块对数据信号进行采样和延时信息的确定，通过延时信息实现了相位偏移调整，简化了相位校准的电路组成。
Description
技术领域
本申请涉及但不限于信号与处理技术，其中涉及一种抗扭斜处理的电路、方法、计算机存储介质及终端。
背景技术
D-PHY(移动行业处理器接口(MIPI)协议中的一项)是一种用于移动设备和嵌入式系统的高速串行数据传输协议，可以实现高速和低功耗数据传输；在D-PHY接口中，数据的传输速率很高，并且时钟信号和数据信号会受到电压或传输线距离等外界环境变化的影响到相位偏移，进而会导致传输错误和数据损坏，因此需要一种技术来减小时钟和数据信号之间的相位偏移。
D-PHY抗扭斜(Deskew)技术通过将数据信号和时钟信号的相位校准来保证数据传输的可靠性和准确性；通过D-PHY Deskew控制结构可以优化D-PHY接口的性能，确保高速数据传输的稳定性和可靠性，从而满足移动设备和嵌入式系统中高速数据传输的需求。
相关技术一般采用相位插值技术实现相位平移，进而实现相位校准，需要多相位时钟按照不同权重将输入相位叠加起来实现相位平移；相位插值技术的实现系统复杂程度高，且需要锁相环等电路配合，导致实现成本很高。如何简化相位校准的电路组成，成为一个有待解决的问题。
发明内容
以下是对本申请详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种抗扭斜处理的电路、方法、计算机存储介质及终端，能够简化相位校准的电路组成。
本公开实施例提供了一种抗扭斜处理的电路，包括：接收数据通道、时钟信号通道、抗扭斜控制模块及抗扭斜模块；其中，
接收数据通道设置为：接收输入的数据信号，数据信号为交替标准序列；
时钟信号通道设置为：接收输入的时钟信号；
抗扭斜控制模块与接收数据通道连接，设置为：获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
抗扭斜模块与抗扭斜控制模块连接，设置为：根据抗扭斜控制模块确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
另一方面，本公开实施例还提供一种抗扭斜处理的方法，包括：
获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
根据确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
再一方面，本公开实施例还提供一种计算机存储介质，所述计算机存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现上述的抗扭斜处理的方法。
还一方面，本公开实施例还提供一种终端，包括：存储器和处理器，所述存储器中保存有计算机程序；其中，
处理器被配置为执行存储器中的计算机程序；
所述计算机程序被所述处理器执行时实现上述的抗扭斜处理的方法。
与相关技术相比，通过抗扭斜控制模块对数据信号进行采样和延时信息的确定，通过延时信息实现了相位偏移调整，简化了相位校准的电路组成。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本公开实施例抗扭斜处理的电路的结构框图；
图2为本公开实施例抗扭斜模块的示意图；
图3为本公开实施例抗扭斜延时单元的组成示意图；
图4为本公开实施例一时钟信号和数据信号的相位偏移的示意图；
图5为本公开实施例另一时钟信号和数据信号的相位偏移的示意图；
图6为本公开实施例上升沿和下降沿的采样数据的示意图；
图7为本公开实施例的流程示意图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
图1为本公开实施例抗扭斜处理的电路的结构框图，如图1所示，包括：接收数据通道(RX data lane)、时钟信号通道(RX clock lane)、抗扭斜控制(Deskew Control)模块及抗扭斜(Deskew)模块；其中，
接收数据通道设置为：接收输入的数据信号，数据信号为交替标准序列，可以是由01交替的序列组成的时钟模型数据(clock pattern)；本公开实施例中的时钟模型数据可以是类似于clock(010101…0101)的周期数据；数据信号包括数据正极信号(DP)和数据负极信号(DN)；
时钟信号通道设置为：接收输入的时钟信号；本公开实施例中的时钟信号可以包括时钟正极信号(CKP)和时钟负极信号(CKN)；
抗扭斜控制模块与接收数据通道连接，设置为：获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
抗扭斜模块与抗扭斜控制模块连接，设置为：根据抗扭斜控制模块确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
在一种示例性实例中，本公开实施例抗扭斜模块还设置为：将相位偏移调整后的时钟信号输出至时钟路径(clock path，时钟信号通道中用于传输时钟信号的路径)，将相位偏移调整后的数据信号输出至数据通路(data path，接收数据通道中用于传输数据信号的路径)；
在一种示例性实例中，本公开实施例接收数据通道和抗扭斜模块之间，还包括：高速接收(HS-RX，high speed rxceive)模块，设置为：
对输出至抗扭斜(Deskew)模块的数据信号和时钟信号进行预处理；
其中，预处理包括以下一种或任意组合的处理：采集、放大和滤波。
在一种示例性实例中，本公开实施例还包括与抗扭斜模块的输出端连接的解串器，设置为：
将时钟路径上的时钟信号和数据通路上的数据信号，由串行信号转化为并行信号后输出。
在一种示例性实例中，本公开实施例抗扭斜控制模块包括：采样单元、确定延时单元和确定控制码单元；其中，
采样单元设置为：通过预设时长的时钟信号对接收数据通道的数据信号进行采样，获得采样数据；
确定延时单元设置为：根据采样数据，对上升沿的采样数据的0和1的个数及下降沿的采样数据的0和1的个数，按照预先设定的累加周期进行计数累加统计；根据计数累加统计的结果确定延时信息，其中，累加周期由预先设定的统计阈值确定。
本公开实施例统计阈值可由本领域技术人员根据Tskewcal和采样频率计算，例如，按照(Tskewcal*LSB)/(4*2*T*UI2)Tskewcal是DPHY协议的公知术语，指deskew计算时间，在DPHY1.2协议中有定义。
在一种示例性实例中，本公开实施例可以通过data<7:0>，即数据位宽为8的数组或内存存储采样数据，其中，data<7:0>的奇数位可以代表上升沿的采样数据，偶数位可以代表下降沿的采样数据，采样数据既有0又有1。
在一种示例性实例中，本公开实施例确定延时单元设置为对上升沿的采样数据的0和1的个数及下降沿的采样数据的0和1的个数，按照预先设定的累加周期进行计数累加统计，每一次计数累加统计包括：
当上升沿的采样数据的0和/或1的计数累加统计的数值达到统计阈值时，判定上升沿计数累加统计结束；
当下降沿的采样数据的0和/或1的计数累加统计的数值达到统计阈值时，判定下降沿的计数累加统计结束。
本公开实施例通过计数器对采样数据进行上升沿的0和1的个数及下降沿的0和1的个数的统计，为根据统计结果判断出延时信息提供计数支持。抗扭斜模块输入端输入时钟模型数据(01010101…0101)，当接收到请求信号及预设的有效数据时，可以通过计数器对上升沿采样数据中0和1的个数，及下降沿采样数据中0和1的个数进行统计，按照预先设定的累加周期进行计数累加，累加周期由M_th确定，当计数器的计数统计值达到M_th时，一次统计结束。
在一种示例性实例中，本公开实施例确定延时单元设置为根据计数累加统计的结果判断延时信息，包括：
每一次判定上升沿计数累加统计结束时，进行以下处理：根据上升沿计数累加统计的结果，判定上升沿对应的数据；对判定的上升沿对应的数据进行记录，当记录的上升沿对应的数据达到预设长度时，根据上升沿对应的数据检测上升沿边缘；确定检测到的每一个上升沿边缘的即时采样位置；当检测到的上升沿边缘的个数大于或等于预设数量时，根据确定的上升沿边缘的即时采样位置确定上升沿的延时信息；
每一次判定下降沿计数累加统计结束时，进行以下处理：根据下降沿计数累加统计的结果，判定下降沿对应的数据；对判定的下降沿对应的数据进行记录，当记录的下降沿对应的数据达到预设长度时，根据下降沿对应的数据检测下降沿边缘；确定检测到的每一个下降沿边缘的即时采样位置；当检测到的下降沿边缘的个数大于或等于预设数量时，根据确定的下降沿边缘的即时采样位置确定下降沿的延时信息。
本公开实施例预设数量可以取值为2或3，取值越大，处理精度越高。在一种示例性实例中，本公开实施例预设时长可以由技术人员根据上述预设数量分析设定，例如，设置预设时长等于两个单位间隔(2UI)，2UI时钟周期的时钟，可以保证不论采样数据起始位置在哪，都能找到两个上升沿边缘和下降沿边缘。
本公开实施例在当记录的上升沿和下降沿对应的数据达到预设长度时，进行上升沿和下降沿的边缘(edge)检测，判断是不是一个单位间隔(UI)的上升沿edge或下降沿edge；本公开实施例如果不是一个UI的上升沿edge和下降沿edge时，可以设置间隔几个周期(cycle)后继续对采样数据进行上述统计，直到找到一个单位间隔UI的edge，统计结束。
在一种示例性实例中，本公开实施例确定延时单元设置为根据上升沿计数累加统计的结果，判定上升沿对应的数据，包括：
计数累加统计结束时为上升沿的采样数据的0的计数累加统计的数值达到统计阈值(M_th)时，判定上升沿对应的数据为0；
计数累加统计结束时为上升沿的采样数据的1的计数累加统计的数值达到M_th、或上升沿的采样数据的0和1的计数累加统计的数值均达到M_th时，判定上升沿对应的数据为1。
在一种示例性实例中，本公开实施例确定延时单元设置为根据下降沿计数累加统计的结果，判定下降沿对应的数据，包括：
计数累加统计结束时为下降沿的采样数据的0的计数累加统计的数值达到M_th时，判定下降沿对应的数据为0；
计数累加统计结束时为下降沿的采样数据的1的计数累加统计的数值达到M_th、或计数累加统计结束时下降沿的采样数据的0和1的计数累加统计的数值均达到M_th时，判定下降沿对应的数据为1。
在一种示例性实例中，本公开实施例记录判定的上升沿对应的数据时，可以将判定的数据送到上升沿移位寄存器；记录判定的下降沿对应的数据时，可以将判定的数据送到下降沿移位寄存器；通过上升沿移位寄存器和下降沿移位寄存器是否写满，判断记录的上升沿对应的数据和下降沿对应的数据是否达到预设长度。
在一种示例性实例中，记录判定的上升沿对应的数据和下降沿对应的数据后，本公开实施例方法，将用于判定上升沿对应的数据的计数累加统计和用于判定下降沿对应的数据的计数累加统计的结果作清零处理。
在一种示例性实例中，本公开实施例上升沿边缘的即时采样位置(cur_setting)为预设长度的上升沿对应的数据中倒数第二个数据的即时采样位置；下降沿边缘的即时采样位置为预设长度的下降沿对应的数据中倒数第二个数据的即时采样位置；
其中，上升沿对应的数据的即时采样位置和下降沿对应的数据的即时采样位置初始值均为0，每判定出一个上升沿对应的数据时，将在前一个上升沿对应的数据的即时采样位置上加上预先设定的最小延时步长(LSB)，获得当前数据的即时采样位置；每判定出一个下降沿对应的数据时，将在前一个下降沿对应的数据的即时采样位置上加上LSB，获得当前数据的即时采样位置。
本公开实施例基于上述运算，实现即时采样位置的实时同步更新，获得了每一个数据的即时采样位置。
在一种示例性实例中，本公开实施例确定延时单元设置为根据确定的上升沿边缘的即时采样位置确定上升沿的延时信息，包括：
检测到的上升沿边缘的个数大于或等于预设数量，且每一个上升沿边缘的即时采样位置均小于或等于预先设定的最大采样位置阈值(MAX_SETTING)时，对检测到的预设数量个上升沿边缘中两个进行即时采样位置求平均，将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第一限幅处理，将第一限幅处理的结果作为上升沿的延时信息。
本公开实施例最大采样位置阈值(MAX_SETTING)为反馈给抗扭斜延迟单元的最大setting值，这个值根据2UI与LSB计算得到，例如，计算1.5UI/LSB向上取整到2的整数次幂，也就是采样长度是1.5UI～2UI之间(确保得到3个边缘)；本公开实施例根据目前所支持的时钟频率及其支持的所有的LSB，计算最大采样位置阈值的取值范围[1，127]；本公开实施例最大采样位置阈值取值越大越好。
在一种示例性实例中，本公开实施例确定延时单元设置为根据确定的下降沿边缘的即时采样位置确定下降沿的延时信息，包括：
检测到的下降沿边缘的个数大于或等于预设数量，且每一个下降沿边缘的即时采样位置均小于或等于最大位置阈值时，对检测到的预设数量个下降沿边缘中两个进行即时采样位置求平均，将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第二限幅处理，将第二限幅处理的结果作为下降沿的延时信息。
本公开实施例通过加偏移量的计算，实现一定偏差的纠正，通过第一限幅处理和第二限幅处理，避免由于偏差纠正造成即时采样位置发生错误。
在一种示例性实例中，本公开实施例确定延时单元设置为将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第一限幅处理，包括：
对预设数量个上升沿沿边缘中两个进行即时采样位置求平均，该求平均的结果加上预设的偏移量后大于最大采样位置阈值时，将求平均的结果加上偏移量的取值赋值为该最大采样位置阈值。
在一种示例性实例中，本公开实施例确定延时单元设置为将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第二限幅处理，包括：
对预设数量个下降沿边缘中两个进行即时采样位置求平均，该求平均的结果加上预设的偏移量后大于最大采样位置阈值时，将求平均的结果加上偏移量的取值赋值为该最大采样位置阈值。
在一种示例性实例中，本公开实施例确定延时单元还设置为：
检测到的上升沿边缘的个数大于或等于预设数量之前，上升沿边缘的即时采样位置大于最大采样位置阈值MAX_SETTING时，反馈数据有误信息；
检测到的下降沿边缘的个数大于或等于预设数量之前，下降沿边缘的即时采样位置大于最大采样位置阈值MAX_SETTING时，反馈数据有误信息。
在一种示例性实例中，本公开实施例抗扭斜模块包括编码延时控制器和延时器；其中，
编码延时控制器是设置为：根据接收的延迟信息生成用于相位偏移调整的控制码；
延时器设置为：根据控制码编码延时信息，以对时钟信号或数据信号进行相位偏移调整，获得所需的相移；
其中，延时信息包括：延时的步长和总延时时长。
在一种示例性实例中，本公开实施例可以通过包括自校准抗扭斜算法在内的校准算法确定相位偏移调整的控制码，抗扭斜模块中包含抗扭斜延时(deskew delay)单元，抗扭斜延迟单元根据延时信息，可以将数据信号或时钟信号平移到两者相互正交处；图2为本公开实施例抗扭斜模块的示意图，如图2所示，抗扭斜控制模块反馈延时信息至抗扭斜模块中的抗扭斜延迟单元，通过抗扭斜单元实现延时调整。图3为本公开实施例抗扭斜延时单元的组成示意图，参见图3，本公开实施例抗扭斜延迟单元的工作原理是：根据接收的延迟信息生成用于相位偏移调整的控制码，将控制码给到编码延时控制器，从而分别设置延时控制器的粗调延时单元和细调延时单元，进而得到时钟信号或数据信号所需的相移；其中，粗调延时单元控制数据的总延时时长，细调延时单元控制延时的步长。
本公开实施例根据统计结果，抗扭斜控制模块实时监控时钟信号和数据信号的扭斜量(skew)，并根据扭斜量的变化实时生成调整控制(通过自校准抗扭斜算法进行调整控制)抗扭斜延迟单元的抗扭斜延迟时间的控制码，进而通过生成的控制码控制时钟或数据相移动；在一种示例性实例中，本公开实施例通过生成的控制码控制时钟或数据相移动，使得数据信号或时钟信号移动到两者的相位相差0.5个UI，图4和图5为本公开实施例时钟信号和数据信号的相位偏移的示意图，参见图4或图5，本公开实施例保持了时钟信号和数据信号的同步性。
本公开实施例还提供一种抗扭斜处理的方法，包括：
步骤501、获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
步骤502、根据确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
本公开实施例上述对数据信号进行采样和延时信息的确定的处理，可以通过结构简单的电路实现，抗扭斜模块通过延时信息实现了相位偏移调整，简化了相位校准的电路组成。
再一方面，本公开实施例还提供一种计算机存储介质，计算机存储介质中存储有计算机程序，计算机程序被处理器执行时实现上述的抗扭斜处理的方法。
还一方面，本公开实施例还提供一种终端，包括：存储器和处理器，存储器中保存有计算机程序；其中，
处理器被配置为执行存储器中的计算机程序；
计算机程序被处理器执行时实现上述的抗扭斜处理的方法。
以下通过应用示例对本公开实施例进行简要说明，应用示例仅用于陈述本公开实施例，并不用于限定本公开实施例的保护范围。
应用示例
本公开实施例确定延时信息的过程包括：通过数据信号通道(data lane)输入01010101…0101的时钟模型数据(clock pattern)，clock lane输入两个单位间隔(2UI)时钟周期的时钟信号，首先给图2的MUX控制端抗扭斜控制模块输入初始值0，图6为本公开实施例上升沿和下降沿的采样数据的示意图，通过抗扭斜控制模块分别通过时钟上升沿和下降沿采集数据，通过计数器分别统计图1中采样数据的奇数位和偶数位的0和1个数，根据检测到的边缘的即时采样位置确定延时信息，并输出给MUX控制端抗扭斜模块；图7为本公开实施例的流程示意图，如图7所示，包括：
步骤1)初始化所有寄存器，包括：用于存储采样数据、上升沿采样数据中0的个数、上升沿采样数据中1的个数、下降沿采样数据中0的个数和下降沿采样数据中1的个数的寄存器；寄存器可以是用于内部运算的通用寄存器，用来存放采样数据、参与统计运算和运算结果。
步骤2)当抗扭斜模块接收到预设的请求信号及有效数据(预设的请求信号及有效数据可以是预先设定的触发指令)时，时钟的上升沿和下降沿(参图6，0->1是上升沿，1->0是下降沿)分别对输出数据进行采样，按照预先设定的累加周期对获得采样数据进行0和1个数的计数累加；记累加获得的上升沿采样数据中0的个数为pcnt0、累加获得的上升沿采样数据中1的个数为pcnt1、累加获得的下降沿采样数据中0的个数为ncnt0和累加获得的下降沿采样数据中1的个数为ncnt1，在累加过程中，将pcnt1、pcnt0，ncnt1与ncnt0不断与M_th做比较，pcnt0>＝M_th或者pcnt1>＝M_th时，停止对上升沿的采样数据的计数统计；ncnt0>＝M_th或者ncnt1>＝M_th时，停止对下降沿的采样数据的计数统计，确定达到累加周期，停止对采样数据进行0/1的计数统计累加。
步骤3)比较pcnt1、pcnt0、ncnt1与ncnt0的数值大小，判定上升沿和下降沿对应的数据是1还是0；本公开实施例可以根据pcnt0、pcnt1、ncnt0和ncnt1判定上升沿和下降沿对应的数据，当pcnt0先达到M_th，判定上升沿对应的数据为0，当pcnt1先达到M_th或pcnt0与pcnt1同时达到M_th，判定上升沿对应的数据为1；当ncnt0先达到M_th，判定下降沿对应的数据为0，当ncnt1先达到M_th或ncnt0和ncnt1同时达到M_th，判定下降沿对应的数据为1；将判定的上升沿对应数据送到上升沿移位寄存器中存储，将判定的下降沿对应的数据送到下降沿移位寄存器存储，上升沿移位寄存器和下降沿移位寄存器的长度相等，都可以取值3～8，精度要求越高，长度越长；初始化上升沿即时采样位置(cur_setting)和下降沿即时采样位置(cur_setting)为0，每一次判定出一个上升沿对应的数据时，以采样数据的最小步长(LSB)累加至上升沿即时采样位置(cur_setting)，作为当前上升沿对应数据的即时采样位置；每一次判定出一个下降沿对应的数据时，以采样数据的最小步长(LSB)累加至下降沿即时采样位置cur_setting，作为当前下降沿对应数据的即时采样位置；其中，LSB为预先设定的抗扭斜延迟模块的延时步长；将判定出数据的pcnt0、pcnt1、ncnt0和ncnt1清零；
步骤4)当上升沿移位寄存器和下降沿移位寄存器数据装满，分别判断上升沿采样数据检测到的上升沿边缘的个数pedge_cnt和下降沿采样数据检测到的下降沿边缘个数nedge_cnt；对于上升沿，如果pedge_cnt<p，p为本公开实施例中的预设数量，取2或3，p可以通过单边沿触发器的寄存器(EN_ONE_EDGE)配置，上升沿的采样数据需要检测到的上升沿边缘的个数至少应该包含p个，判断上升沿移位寄存器中的数据是不是上升沿边缘；本公开实施例如配置的移位寄存器长度为4，根据本领域技术人员的公知常识，数据为4’h1110/4’h0001/4’h0111/4’h1000都判断为上升沿边缘，如果根据上升沿移位寄存器中的数据判定出上升沿边缘，则pedge_cnt加1(pedge_cnt++)；如果上升沿移位寄存器中的数据判定不是上升沿边缘，跳入步骤2采样统计步骤；若pedge_cnt>＝p，直接进入步骤5)；对于下降沿，如果nedge_cnt<p，根据下降沿移位寄存器中的数据判定是不是下降沿边缘，如果根据下降沿移位寄存器中的数据判定时下降沿边缘，则nedge_cnt加1(nedge_cnt++)；如果根据下降沿移位寄存器中的数据判定不是下降沿边缘，跳入采样和计数统计的处理；若nedge_cnt>＝p，直接进入步骤5)；
步骤5)检测到上升沿边缘时，判断上升沿边缘的cur_setting≤MAX_SETTING，根据检测到的每一个上升沿的即时采样位置，计算即时采样中间值(本公开实施例中对检测到的预设数量个上升沿边缘中两个进行即时采样位置求平均的结果，采样中间值(centersetting)表示为pcenter_code_setting，可以参见图6，根据的两个以上上升沿边缘的即时采样位置求平均获得，例如，包含三个上升沿边缘时，将第一个上升沿边缘的即时采样位置、第二个上升沿边缘的即时采样位置和第三个上升沿边缘的即时采样位置中的其中两个求平均，获得上述即时采样中间值；)，即时采样中间值加上偏移值后进行第一限幅处理，获得上升沿的延时信息；本公开实施例检测到的上升沿边缘的个数大于或等于预设数量之前，上升沿边缘的即时采样位置大于最大采样位置阈值时，反馈数据有误信息；同理，进行下降沿的延时信息的判断处理，根据上升沿延时信息和下降沿延时信息求平均值得best_code_setting输出给编码延时控制器。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。
Claims (16)
1.一种抗扭斜处理的电路，其特征在于，包括：接收数据通道、时钟信号通道、抗扭斜控制模块及抗扭斜模块；其中，
接收数据通道设置为：接收输入的数据信号，数据信号为交替标准序列；
时钟信号通道设置为：接收输入的时钟信号；
抗扭斜控制模块与接收数据通道连接，设置为：获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
抗扭斜模块与抗扭斜控制模块连接，设置为：根据抗扭斜控制模块确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
2.根据权利要求1所述的电路，其特征在于，所述抗扭斜控制模块包括：采样单元和确定延时单元；其中，
所述采样单元设置为：通过所述预设时长的时钟信号通道的时钟信号对所述接收数据通道的数据信号进行采样，获得所述采样数据；
所述确定延时单元设置为：根据所述采样数据，对上升沿的采样数据的0和1的个数及下降沿的采样数据的0和1的个数，按照预先设定的累加周期进行计数累加统计；根据计数累加统计的结果确定所述延时信息；
其中，所述累加周期由预先设定的统计阈值确定。
3.根据权利要求2所述的电路，其特征在于，所述确定延时单元设置为对上升沿的采样数据的0和1的个数及下降沿的采样数据的0和1的个数，按照预先设定的累加周期进行计数累加统计，每一次计数累加统计包括：
当所述上升沿的采样数据的0和/或1的计数累加统计的数值达到统计阈值时，判定所述上升沿计数累加统计结束；
当所述下降沿的采样数据的0和/或1的计数累加统计的数值达到统计阈值时，判定所述下降沿的计数累加统计结束。
4.根据权利要求3所述的电路，其特征在于，所述确定延时单元设置为根据计数累加统计的结果判断所述延时信息，包括：
每一次所述判定上升沿计数累加统计结束时，进行以下处理：根据所述上升沿计数累加统计的结果，判定上升沿对应的数据；对判定的所述上升沿对应的数据进行记录，当记录的所述上升沿对应的数据达到预设长度时，根据上升沿对应的数据检测上升沿边缘；确定检测到的每一个所述上升沿边缘的即时采样位置；当检测到的所述上升沿边缘的个数大于或等于预设数量时，根据确定的上升沿边缘的即时采样位置确定上升沿的所述延时信息；
每一次所述判定下降沿计数累加统计结束时，进行以下处理：根据所述下降沿计数累加统计的结果，判定下降沿对应的数据；对判定的所述下降沿对应的数据进行记录，当记录的所述下降沿对应的数据达到预设长度时，根据下降沿对应的数据检测下降沿边缘；确定检测到的每一个所述下降沿边缘的即时采样位置；当检测到的所述下降沿边缘的个数大于或等于预设数量时，根据确定的下降沿边缘的即时采样位置确定下降沿的所述延时信息。
5.根据权利要求4所述的电路，其特征在于，所述确定延时单元设置为根据上升沿计数累加统计的结果，判定上升沿对应的数据，包括：
所述计数累加统计结束时为所述上升沿的采样数据的0的计数累加统计的数值达到预先设定的统计阈值时，判定所述上升沿对应的数据为0；
所述计数累加统计结束时为所述上升沿的采样数据的1的计数累加统计的数值达到所述统计阈值、或所述上升沿的采样数据的0和1的计数累加统计的数值均达到所述统计阈值时，判定所述上升沿对应的数据为1。
6.根据权利要求4所述的电路，其特征在于，所述确定延时单元设置为根据下降沿计数累加统计的结果，判定下降沿对应的数据，包括：
所述计数累加统计结束时为所述下降沿的采样数据的0的计数累加统计的数值达到预先设定的统计阈值时，判定所述下降沿对应的数据为0；
所述计数累加统计结束时为所述下降沿的采样数据的1的计数累加统计的数值达到所述统计阈值、或所述下降沿的采样数据的0和1的计数累加统计的数值均达到所述统计阈值时，判定所述下降沿对应的数据为1。
7.根据权利要求4所述的电路，其特征在于：
所述上升沿边缘的即时采样位置为，所述预设长度的上升沿对应的数据中倒数第二个数据的即时采样位置；
所述下降沿边缘的即时采样位置为，所述预设长度的下降沿对应的数据中倒数第二个数据的即时采样位置；
其中，所述上升沿对应的数据的即时采样位置和所述下降沿对应的数据的即时采样位置初始值均为0，每判定出一个所述上升沿对应的数据时，将在前一个所述上升沿对应的数据的所述即时采样位置上加上预先设定的最小延时步长LSB，获得当前数据的所述即时采样位置；每判定出一个下降沿对应的数据时，将在前一个所述下降沿对应的数据的即时采样位置上加上LSB，获得当前数据的所述即时采样位置。
8.根据权利要求4所述的电路，其特征在于，所述确定延时单元设置为根据确定的上升沿边缘的即时采样位置确定上升沿的所述延时信息，包括：
检测到的所述上升沿边缘的个数大于或等于预设数量，且每一个所述上升沿边缘的所述即时采样位置均小于或等于预先设定的最大采样位置阈值时，对检测到的所述预设数量个上升沿边缘中两个进行即时采样位置求平均，将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第一限幅处理，将所述第一限幅处理的结果作为所述上升沿的延时信息。
9.根据权利要求4所述的电路，其特征在于，所述确定延时单元设置为根据确定的下降沿边缘的即时采样位置确定下降沿的所述延时信息，包括：
检测到的所述下降沿边缘的个数大于或等于预设数量，且每一个所述下降沿边缘的所述即时采样位置均小于或等于最大位置阈值时，对检测到的所述预设数量个下降沿边缘中两个进行即时采样位置求平均，将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第二限幅处理，将所述第二限幅处理的结果作为所述下降沿的延时信息。
10.根据权利要求8所述的电路，其特征在于，所述确定延时单元设置为将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第一限幅处理，包括：
对所述预设数量个所述上升沿沿边缘中两个进行即时采样位置求平均，该求平均的结果加上预设的偏移量后大于所述最大采样位置阈值时，将求平均的结果加上偏移量的取值赋值为该最大采样位置阈值。
11.根据权利要求9所述的电路，其特征在于，所述确定延时单元设置为将求平均的结果加上预设的偏移量后根据最大采样位置阈值做第二限幅处理，包括：
对所述预设数量个所述下降沿边缘中两个进行即时采样位置求平均，该求平均的结果加上预设的偏移量后大于所述最大采样位置阈值时，将求平均的结果加上偏移量的取值赋值为该最大采样位置阈值。
12.根据权利要求4所述的电路，其特征在于，所述确定延时单元还设置为：
检测到的所述上升沿边缘的个数达到所述预设数量之前，所述上升沿边缘的即时采样位置大于预先设的最大采样位置阈值时，反馈数据有误信息；
检测到的所述下降沿边缘的个数达到所述预设数量之前，所述下降沿边缘的即时采样位置大于最大采样位置阈值时，反馈数据有误信息。
13.根据权利要求1至12任一项所述的电路，其特征在于，所述抗扭斜模块包括编码延时控制器和延时器；其中，
编码延时控制器是设置为：根据接收的延迟信息生成用于相位偏移调整的控制码；
延时器设置为：根据所述控制码编码延时信息，以对时钟信号或数据信号进行相位偏移调整，获得所需的相移；
其中，延时信息包括：延时的步长和总延时时长。
14.一种抗扭斜处理的方法，其特征在于，包括：
获取通过预设时长的时钟信号通道的时钟信号对数据信号通道的数据信号进行采样得到的采样数据，根据获得的采样数据确定延时信息；
根据确定的延时信息，对时钟信号和数据信号进行相位偏移调整。
15.一种计算机存储介质，所述计算机存储介质中存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求14所述的抗扭斜处理的方法。
16.一种终端，包括：存储器和处理器，所述存储器中保存有计算机程序；其中，
处理器被配置为执行存储器中的计算机程序；
所述计算机程序被所述处理器执行时实现如权利要求14所述的抗扭斜处理的方法。
Priority Applications (1)
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|---|---|---|---|
| CN202311645572.0A CN117667815A (zh) | 2023-12-01 | 2023-12-01 | 一种抗扭斜处理的电路、方法、计算机存储介质及终端 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311645572.0A CN117667815A (zh) | 2023-12-01 | 2023-12-01 | 一种抗扭斜处理的电路、方法、计算机存储介质及终端 |
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| CN117667815A true CN117667815A (zh) | 2024-03-08 |
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Family Applications (1)
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| CN202311645572.0A Pending CN117667815A (zh) | 2023-12-01 | 2023-12-01 | 一种抗扭斜处理的电路、方法、计算机存储介质及终端 |
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|---|---|
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2023
- 2023-12-01 CN CN202311645572.0A patent/CN117667815A/zh active Pending
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