CN117637896A - 一种pin光电探测器结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种PIN光电探测器结构及其制备方法，涉及光电探测器技术领域，本申请提供的PIN光电探测器结构包括本征层，本征层的两个侧面上分别设置有P型掺杂区和N型欧姆接触层，P型掺杂区和N型欧姆接触层各自连接有对应的电极。P型掺杂区的感光窗口上叠加有若干层增透膜，若干层增透膜的折射率依次向本征层递增；增透膜的折射率大于空气的折射率，并且小于本征层的折射率。本发明提供的PIN光电探测器结构及其制备方法，不仅能够提高光谱响应度，还能减少入射光能的反射损失，提高光电探测器在整个吸收光谱范围内的量子效率，并且具有良好的钝化性能。
Description
技术领域
本发明涉及光电探测器技术领域，尤其涉及一种PIN光电探测器结构及其制备方法。
背景技术
半导体光电探测器产品用量大，应用范围广，在民用和军用领域有着不可替代的作用。尤其是PIN(Positive Intrinsic-Negative)结构的光电探测器能有效增加对待测光的吸收效率和吸收长度，具有探测效率高，响应时间短，性能稳定等优点，在工业检测，生物医疗，安检，国防军事等领域得到了广泛应用。
而现有的PIN光电探测器一般使用SiO2或Si3N4制成的单层增透膜，并且根据麦克斯韦方程得到的四分之一波长规则进行增透膜设计，但是该设计规则只能提升增透膜对某一特定波长的透射效果，而对于其他波长的增透作用则会明显降低，对宽谱波段的光能反射损失高，导致实际光能利用率低，从而影响光谱响应度，难以满足不同应用领域和探测波段的需求。
发明内容
为解决背景技术中的技术问题，本发明旨在提供一种PIN光电探测器结构及其制备方法，以提高PIN光电探测器的光谱响应度。
本发明通过以下技术方案实现上述目的：
本发明的一个方面，提供了一种PIN光电探测器结构，包括本征层，本征层的两个侧面上分别设置有P型掺杂区和N型欧姆接触层，P型掺杂区和N型欧姆接触层各自连接有对应的电极。
P型掺杂区的感光窗口上叠加有若干层增透膜，若干层增透膜的折射率依次向本征层递增；增透膜的折射率大于空气的折射率，并且小于本征层的折射率。
本发明的另一个方面，提供了一种PIN光电探测器的制备方法，包括以下步骤：
在本征层的上表面制备钝化保护层。
在钝化保护层刻蚀出感光窗口，并通过感光窗口在本征层上进行硼掺杂，得到P型掺杂区。
在本征层下表面进行磷掺杂，得到N型欧姆接触层。
对整体进行高温退火处理，退火温度900-1100℃，退火时间30-60min。
在P型掺杂区的上表面通过倾斜淀积加工方法依次制备若干层折射率递减的增透膜，若干层增透膜的折射率大于空气的折射率，并且小于本征层的折射率。
制备出与P型欧姆接触层连接的P型欧姆接触电极；以及与N型欧姆接触层连接的N型欧姆接触电极。
切割封装检测，完成PIN光电探测器的制备。
本发明的有益的技术效果是：
(1)采用了多层增透膜的设计，能够探测波长更广的光线，提高光谱响应度，以及检测范围。
(2)多层增透膜还能减少入射光能的反射损失，提高光电探测器在整个吸收光谱范围内的量子效率。
(3)本发明多层膜的工艺简单，将高温退火处理设置在多层增透膜的制备之前，能够减少退火对多层增透膜的影响，提高多层增透膜钝化性能。
附图说明
图1为本发明实施例中PIN光电探测器的结构示意图；
图2为本发明实施例中双层增透膜结构与现有的单层增透膜结构的透射率对比图；
图3为本发明实施例提供的双层增透膜PIN光电探测器与现有的单层增透膜探测器的量子效率对比图；
图4为本发明另一个实施例中PIN光电探测器的结构示意图；
图5为本发明实施例中PIN光电探测器的制备流程图。
其中，1：本征层；2：P型掺杂区；3：N型欧姆接触层；4：增透膜；5：P型欧姆接触层；6：P型欧姆接触电极；7：钝化保护层；8：N型欧姆接触电极；41：第一层增透膜；42：第二层增透膜。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变，的连接可以是直接连接，也可以是间接连接。
另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
如图1所示，为本发明一个实施例提供的PIN光电探测器的结构示意图。在本实施例中，PIN光电探测器结构包括本征层1，本征层1的两个侧面上分别设置有P型掺杂区2和N型欧姆接触层3，P型掺杂区2和N型欧姆接触层3各自连接有对应的电极。
其中，本征层1与P型掺杂区2以及N型欧姆接触层3能够形成PIN结构，P型掺杂区2和N型欧姆接触层3可以对本征层1进行离子掺杂得到。本征层1由Si、Ge、GaN、GaAs、InP、SiC或SOI(Silicon-On-Insulator，绝缘衬底上的硅)中的任意一种材料制成，本征层1的电阻率大于1000Ω.cm。
P型掺杂区2的感光窗口上叠加有若干层增透膜4，若干层增透膜4的折射率依次向本征层1递增；增透膜4的折射率大于空气的折射率，并且小于本征层1的折射率。
其中，增透膜4的主要功能是减少或消除反射光，增加透光量。在本实施例中，P型掺杂区2的折射率与本征层1的折射率相同，若干层增透膜4的折射率依次向本征层1递增，能够减少每层增透明两侧介质与其之间的折射率差异，从而减少光线在两者交界面之间的反射，提高透射率。增透膜4的层数越多透射率越高，制备工艺也越难，增透膜4优选地为2-6层，例如2层、3层、4层、5层或6层。优选地，多层增透膜4每层膜的厚度及其折射率可以根据模拟退火算法进行确定，根据数学模拟技术得到最优解，并通过实验进行验证，从而能够进一步减少反射光线，提高进入P型掺杂区2的感光窗口中的光线。模拟退火算法使用灵活，运行效率高，较少受到初始条件约束，具有更强的全局寻优能力。通过该算法得到的多层增透膜参数，能够使多层增透膜的透射率更高。
目前制备多层增透膜的工艺成熟可靠，可以适用于大规模生产。多层增透膜4的结构相较于现有的单层膜结构，必然会增加厚度，能够对P型掺杂区2在感光窗口的部分进行保护，提高使用寿命。
本实施例采用多层增透膜4的设计，能够探测波长更广的光线，提高光谱响应度，以及检测范围。多层增透膜4还能减少入射光能的反射损失，提高光电探测器在整个吸收光谱范围内的量子效率。
具体的，在本实施例中增透膜4有两层，包括设置在P型掺杂区2表面的第一层增透膜41和设置在第一层增透膜41表面的第二层增透膜42。第一层增透膜41折射率小于本征层1的折射率；第二层增透膜42的折射率小于第一层增透膜41的折射率并且大于空气的折射率。
其中，使用两层增透膜4的结构较为简单，制备工艺也更容易，能够在提高本实施例提供的PIN光电探测器的光谱响应度的同时，降低制造成本，提高产品的竞争力。P型掺杂区2的折射率和本征层1的折射率相同。
在本实施例中，增透膜4的材料均为SiO2和TiO2混合物。增透膜4通过倾斜淀积工艺制备而成。
其中，通过SiO2和TiO2混合物可以制备出的增透膜的折射率范围较大，能够满足本实施例中各层增透膜折射率的需求。并且制备出的增透膜4具有良好的钝化效果，能够减小了P型掺杂区2表面的复合电流，最终能有效降低了探测器的暗电流。相较于现有技术中使用Si3N4材料制成的单层减反膜，本实施例不仅能够提高透射率，还能提高钝化效果，减少暗电流对探测器的影响，提高检测精度。
并且，含有SiO2的增透膜4还具有硬度高的特点，并且多层的结构能够提高增透膜4整体的厚度，能够对P型掺杂区2在感光窗口的部分起到更好的保护作用，能够大幅提高探测器的击穿电压，有利于提高光谱响应度，也能提高本实施例提供的PIN光电探测器的使用寿命。
在本实施例中，增透膜4的折射率为1.2-2.6。
其中，使用倾斜淀积的方法淀积SiO2和TiO2，可以使得到的增透膜4折射率在1.05-2.66之间变化，并且能够较为准确的控制各层增透膜4的折射率。本实施例中，增透膜4的折射率在1.2-2.6之间，不仅能够满足各层增透膜4折射率小于本征层1的折射率并且大于空气的折射率的要求，还能通过折射率的范围控制增透膜4层数使PIN光电探测器的整体结构更加合理。
在本实施例中，第一层增透膜41的厚度为58.5nm，折射率为2.5；第二层增透膜42的厚度为134.2nm，折射率为1.3。
其中，本实施例是根据模拟退火算法优化得到两层透射膜的结构参数，在本实施例中，两侧透射膜的入射波长光谱范围覆盖400nm-1000nm,平均透射率达到了95.63％以上。如图2所示，显示了本实施例中双层增透膜结构与现有的单层增透膜结构在宽谱波段透射率的对比结果。可以看到，本实施例提供的双层增透膜的透射率在0.95以上的波段更宽，而现有的单层增透膜的透射率在0.95以上的波段更窄。如图3所示，为双层增透膜PIN光电探测器与现有的单层增透膜探测器的量子效率对比图。可以看出在400-1000nm波长范围内，双层增透膜PIN光电探测器的量子效率均高于现有的单层增透膜探测器。因此，本实施例提供的PIN光电探测器不仅能够提高光谱响应度和检测范围，并且在整个宽谱波段均能减少入射光能的反射损失，提高光电探测器在整个吸收光谱范围内的量子效率。
并且，现有的单层增透膜的厚度约为80nm，本实施例提供的双层增透膜的整体厚度约为190nm，厚度增加了2倍以上，能够对P型掺杂区2在感光窗口的部分起到更好的保护作用。
如图4所述，为本实施例的进一步优化，在本实施例中，P型掺杂区2设置在本征层1的上表面，其掺杂浓度范围可以为1×1017cm-3到1×1020cm-3之间，深度可以在0.1μm到2μm之间。
在P型掺杂区2的四周设置有P型欧姆接触层5，其掺杂浓度范围可以为1×1018cm-3到1×1021cm-3之间，深度可以在1μm到5μm之间。P型欧姆接触层5上设置有P型欧姆接触电极6。感光窗口以及P型欧姆接触电极6外围均设置有钝化保护层7。
其中，钝化保护层7设置在P型欧姆接触电极6外围，可以先于P型欧姆接触电极6制作，钝化保护层7覆盖P型掺杂区2除感光窗口以及P型欧姆接触电极6外的整个上表面，对P型掺杂区2进行保护，并且减少P型掺杂区2上表面的复合电流。P型欧姆接触电极6的离子掺杂浓度相较于P型掺杂区2更高，因此使用P型欧姆接触层5连接P型掺杂区2和P型欧姆接触电极6，能够提高导电率。
N型欧姆接触层3设置在本征层1下表面，其掺杂浓度范围可以为1×1018cm-3到1×1021cm-3之间，深度可以在1μm到10μm之间；N型欧姆接触层3下表面设置有N型欧姆接触电极8。
本发明还提供了一种PIN光电探测器的制备方法，如图5所示，为本实施例中提供的PIN光电探测器的制备流程图，本实施例中提供的PIN光电探测器的制备方法包括以下步骤：
S1、在本征层1的上表面制备钝化保护层7。
其中，钝化保护层7可以为致密SiO2，可以采用热氧化或者PECVD(plasmaenhanced chemical vapor deposition，等离子体增强化学气相沉积)在本征层101上直接生长而成，致密SiO2层的厚度可以为0.5～1.5um左右，能够对本征层1起到保护和钝化作用。
S2、在钝化保护层7刻蚀出感光窗口，并通过感光窗口在本征层1上进行硼掺杂，得到P型掺杂区2。
其中，感光窗口用于接收待检测的光线，其面积大小可以预先根据P型掺杂区2的大小进行设计。
S3、在本征层1下表面进行磷掺杂，得到N型欧姆接触层3。
其中，若在制备钝化保护层7时，钝化保护层7将本征层1的下表面同时覆盖，需要将本征层1的下表面的钝化保护层7先去除后再进行磷掺杂。
S4、对整体进行高温退火处理，退火温度900-1100℃，退火时间30-60min。
其中，离子掺杂完成后，需要采用高温退火处理能够将注入的离子激活。本步骤必须在步骤S5前完成，防止高温退火对增透膜4产生影响，使增透膜4的钝化效果变差。
S5、在P型掺杂区2的上表面通过倾斜淀积加工方法依次制备若干层折射率递减的增透膜4，若干层增透膜4的折射率大于空气的折射率，并且小于本征层1的折射率。
其中，各层增透膜4的折射率和厚度可以根据模拟退火算法优化得到，并且通过调整倾斜淀积加工方法的工艺参数进行制备。
S6、制备出与P型欧姆接触层5连接的P型欧姆接触电极6；以及与N型欧姆接触层3连接的N型欧姆接触电极8。
其中，制备P型欧姆接触电极6，可以先在若干层增透膜4上刻蚀出电极通孔，使P型欧姆接触层5漏出，然后在电极通孔中进行金属堆积，制备出与P型欧姆接触层5的P型欧姆接触电极6。制备N型欧姆接触电极8可以直接在N型欧姆接触层3的表面上进行，N型欧姆接触电极8能够直接与N型欧姆接触层3连接。
其中，P型欧姆接触电极6和N型欧姆接触电极8的电极材料均可以为Al，Ti，Ag等单层材料，也可以为Ti/Ni/Ag、Ti/Ni/Au等多层材料。
S7、切割封装检测，完成PIN光电探测器的制备。
其中，本实施例中的PIN光电探测器结构是在一整块本征层1上进行制备的，可以同时制备多个PIN光电探测器结构，提高生产效率。再完成制备后，进行切割能够得到多个PIN光电探测器结构，对其完成封装后进行检测即能得到PIN光电探测器。
具体的，步骤S1中本征层1由Si、Ge、GaN、GaAs、InP、SiC或SOI中的任意一种材料制成，本征层1的电阻率大于1000Ω.cm。
具体的，步骤S2中，P型掺杂区2的掺杂浓度范围可以为1×1017cm-3到1×1020cm-3之间，深度可以在0.1μm到2μm之间；
具体的，步骤S2后还包括，在感光窗口周围对钝化保护层7刻蚀出扩张区，并通过扩张区在本征层1上进行硼掺杂，得到与P型掺杂区2连接的P型欧姆接触层5。
其中，P型欧姆接触层5的掺杂浓度范围可以为1×1018cm-3到1×1021cm-3之间，深度可以在1μm到5μm之间。P型欧姆接触层5的离子掺杂浓度较高，能够改善导电性能。
具体的，步骤S3中，N型欧姆接触层3的掺杂浓度范围可以为1×1018cm-3到1×1021cm-3之间，深度可以在1μm到10μm之间。
具体的，步骤S5中，增透膜4的材料均为SiO2和TiO2混合物。
其中，通过SiO2和TiO2混合物制备出的增透膜4可以使用300℃进行退火，能够得到较好的钝化特性，当增透膜4的退火温度高于300℃后，反而会使其钝化特性变差，因此步骤S6必须安排在步骤S5之后。
具体的，步骤S5中，增透膜4的折射率为1.2-2.6。
具体的，步骤S5中，增透膜4有两层，包括设置在P型掺杂区2表面的第一层增透膜41和设置在第一层增透膜41表面的第二层增透膜42；第一层增透膜41折射率小于本征层1的折射率；第二层增透膜42的折射率小于第一层增透膜41的折射率并且大于空气的折射率。
其中，第一层增透膜41和第二层增透膜42的折射率和厚度可以根据模拟退火算法优化得到，然后得到使用倾斜淀积加工方法制备第一层增透膜41和第二层增透膜42的工艺参数，并根据得到的工艺参数进行制备，在P型掺杂区2表面依次制备出第一层增透膜41和第二层增透膜42。
具体的，步骤S5中，第一层增透膜41的折射率为2.2～2.6；第二层增透膜42的折射率为1.2～1.4。
其中，第一层增透膜41的折射率优选地为2.5，第二层增透膜42的折射率优选地为1.3。
在本实施例中，倾斜淀积加工方法选自热氧化、PECVD、电子束蒸发或磁控溅射。刻蚀的加工方法选自湿法刻蚀工艺或干法刻蚀工艺
以下进一步详细介绍本申请一个实施例中PIN光电探测器的制备过程。
在本实施例中，使用的本征层1为N型掺杂的高阻硅晶圆，电阻率大于1000Ω.cm，厚度300μm。
首先，使用标准RCA(工业标准湿法清洗工艺)清洗本征层1。
完成清洗后，使用热氧化或者PECVD在本征层1上下表面生长氧化硅，形成厚1um的钝化保护层7。
完成生长钝化保护层7后，根据P型掺杂区2的形状，在本征层1任意一面的钝化保护层7上进行光刻，并刻蚀出感光窗口。接着通过感光窗口在本征层1表面离子注入硼元素，进行硼掺杂，掺杂浓度范围为1×1017cm-3到1×1020cm-3之间，深度在0.1μm到2μm之间，制备出P型掺杂区2。
在本征层1感光窗口周围，根据P型欧姆接触层5的形状，对钝化保护层7光刻，并刻蚀出一扩张区，通过扩张区在本征层1表面离子注入硼元素，进行硼掺杂，掺杂浓度范围为1×1018cm-3到1×1021cm-3之间，深度在1μm到5μm之间，制备出P型欧姆接触层5。
刻蚀本征层1另一面的钝化保护层7，并且本征层1该面离子注入磷元素，进行磷掺杂，其掺杂浓度范围为1×1018cm-3到1×1021cm-3之间，深度在1μm到10μm之间，制备出N型欧姆接触层3。
完成离子注入后，采用高温退火处理将注入的离子激活，退火温度900-1100℃，退火时间30-60min。
完成上述退火操作之后，开始制备增透膜4。在P型掺杂区2的上表面依次生长第一层增透膜41和第二层增透膜42，增透膜4的材料为SiO2和TiO2混合物，使用倾斜淀积的工艺制备方法淀积SiO2和TiO2，淀积材料的折射率可以在1.2-2.6范围之间变化；在本实施案例中，通过调整制备工艺参数，使得第一层增透膜41满足厚度D1＝58.6nm，折射率N1＝2.5，第二层增透膜42满足厚度D2＝134.5nm，折射率N2＝1.3。
完成增透膜4的制备之后，在增透膜4上进行光刻，刻蚀出电极通孔；采用电子束蒸发或者磁控溅射，在电极通孔中淀积金属电极材料，电极材料可以为Al，Ti，Ag等单层材料，也可以为Ti/Ni/Ag、Ti/Ni/Au等多层材料；对完成淀积金属的电极部分进行退火合金化，形成P型欧姆接触电极6。在N型欧姆接触层3表面通过同样的方式制备出N型欧姆接触电极8。
其中，刻蚀加工方法包括湿法刻蚀工艺或干法刻蚀工艺。
最后，进行切割、封装、检测，得到本实施提供的PIN光电探测器。在外加光照条件下，在P型欧姆接触电极6和N型欧姆接触电极8之间加反向偏压或者零偏压，可以实现光信号探测。
根据上述步骤，本申请还制备出具有三层增透膜，四层增透膜的PIN光电探测器。增透膜4的折射率依次向本征层1递增，直接与P型掺杂区2接触的一层增透膜为第一层使用N1表示，对应的厚度用D1表示，远离P型掺杂区2的增透膜依次使用N2、N3、N4表示，对应的厚度为D2、D3、D4。经过测试可以得到对应的平均透射率，如下表所示，可知增透膜的层数越多，平均透射率越高。当透射膜层数大于或等于两层，平均透射率即能达到95％以上。因此本申请提供的PIN光电传感器的多层增透膜的设计，能够探测波长更广的光线，提高光谱响应度，以及检测范围。
并且，根据下表也可以看出当增透膜的层数大于2层，增透膜的总厚度也会增加，能够对P型掺杂区2在感光窗口的部分进行保护，提高使用寿命。
| 1层 | 2层 | 3层 | 4层 | |
| N1 | 1.96 | 2.5 | 2.7 | 2.6 |
| N2 | - | 1.3 | 1.5 | 1.6 |
| N3 | - | - | 1.1 | 1.2 |
| N4 | - | - | - | 1.04 |
| D1(nm) | 75.3 | 58.6 | 54.1 | 55.4 |
| D2(nm) | - | 134.5 | 107.9 | 102.9 |
| D3(nm) | - | - | 232.1 | 151.6 |
| D4(nm) | - | - | - | 274.5 |
| 平均透射率(％) | 85.78 | 95.63 | 97.82 | 98.56 |
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种PIN光电探测器结构，其特征在于，包括本征层(1)，所述本征层(1)的两个侧面上分别设置有P型掺杂区(2)和N型欧姆接触层(3)，所述P型掺杂区(2)和所述N型欧姆接触层(3)各自连接有对应的电极；
所述P型掺杂区(2)的感光窗口上叠加有若干层增透膜(4)，若干层所述增透膜(4)的折射率依次向所述本征层(1)递增；所述增透膜(4)的折射率大于空气的折射率，并且小于所述本征层(1)的折射率。
2.根据权利要求1所述的PIN光电探测器结构，其特征在于，所述增透膜(4)的材料均为SiO2和TiO2混合物。
3.根据权利要求2所述的PIN光电探测器结构，其特征在于，所述增透膜(4)通过倾斜淀积工艺制备而成。
4.根据权利要求2所述的PIN光电探测器结构，其特征在于，所述增透膜(4)的折射率为1.2-2.6。
5.根据权利要求1-4中任意一种所述的PIN光电探测器结构，其特征在于，所述增透膜(4)有两层，包括设置在所述P型掺杂区(2)表面的第一层增透膜(41)和设置在所述第一层增透膜(41)表面的第二层增透膜(42)；
所述第一层增透膜(41)折射率小于所述本征层(1)的折射率；所述第二层增透膜(42)的折射率小于所述第一层增透膜(41)的折射率并且大于空气的折射率。
6.根据权利要求5所述的PIN光电探测器结构，其特征在于，所述第一层增透膜(41)折射率为2.2～2.6；所述第二层增透膜(42)的折射率为1.2～1.4。
7.根据权利要求1所述的PIN光电探测器结构，其特征在于，所述P型掺杂区(2)设置在所述本征层(1)的上表面，其掺杂浓度范围为1×1017cm-3到1×1020cm-3之间，深度在0.1μm到2μm之间；
在所述P型掺杂区(2)的四周设置有P型欧姆接触层(5)，其掺杂浓度范围为1×1018cm-3到1×1021cm-3之间，深度在1μm到5μm之间；所述P型欧姆接触层(5)上设置有P型欧姆接触电极(6)；所述感光窗口以及所述P型欧姆接触电极(6)的外围均设置有钝化保护层(7)；
所述N型欧姆接触层(3)设置在所述本征层(1)下表面，其掺杂浓度范围为1×1018cm-3到1×1021cm-3之间，深度在1μm到10μm之间；所述N型欧姆接触层(3)下表面设置有N型欧姆接触电极(8)。
8.根据权利要求1或7所述的PIN光电探测器结构，其特征在于，所述本征层(1)由Si、Ge、GaN、GaAs、InP、SiC或SOI中的任意一种材料制成，所述本征层(1)的电阻率大于1000Ω.cm。
9.一种PIN光电探测器的制备方法，其特征在于，包括以下步骤：
在本征层(1)的上表面制备钝化保护层(7)；
在所述钝化保护层(7)刻蚀出感光窗口，并通过所述感光窗口在所述本征层(1)上进行硼掺杂，得到P型掺杂区(2)；
在所述本征层(1)下表面进行磷掺杂，得到N型欧姆接触层(3)；
对整体进行高温退火处理，退火温度900-1100℃，退火时间30-60min；
在所述P型掺杂区(2)的上表面通过倾斜淀积加工方法依次制备若干层折射率递减的增透膜(4)，若干层所述增透膜(4)的折射率大于空气的折射率，并且小于所述本征层(1)的折射率；
制备出与所述P型欧姆接触层(5)连接的P型欧姆接触电极(6)；以及与所述N型欧姆接触层(3)连接的N型欧姆接触电极(8)。
切割封装检测，完成PIN光电探测器的制备。
10.根据权利要求9所述的PIN光电探测器的制备方法，其特征在于，所述倾斜淀积加工方法选自热氧化、PECVD、电子束蒸发或磁控溅射；刻蚀的加工方法选自湿法刻蚀工艺或干法刻蚀工艺。
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