CN117637730A - 一种半导体结构及其制造方法 - Google Patents

Abstract

公开了一种半导体结构及其制造方法，其中，半导体结构包括：衬底；位于衬底上的第一芯片组，第一芯片组包括至少一个第一芯片；位于第一芯片组上的第二芯片以及位于第二芯片上的第三芯片组，第三芯片组包括至少一个第三芯片；其中，第二芯片包括沿第一方向排布的第一端部和第二端部，第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，第一方向平行于衬底平面；位于衬底上的支撑结构，支撑结构从衬底的表面延伸至第二端部的下方，第二端部覆盖支撑结构。

Description

一种半导体结构及其制造方法

技术领域

本公开涉及半导体结构制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

半导体结构，包括衬底以及堆叠在衬底上的多个芯片，衬底的表面设置有连接垫，芯片通过键合线与衬底表面的连接垫电连接。

现有的堆叠方式通常包括将芯片从下至上依次偏移堆叠，芯片结构稳定性较差，在芯片表面打线时，容易导致芯片产生裂纹。

发明内容

本公开实施例提供了一种半导体结构，包括：

衬底；

位于所述衬底上的第一芯片组，所述第一芯片组包括至少一个第一芯片；

位于所述第一芯片组上的第二芯片以及位于所述第二芯片上的第三芯片组，所述第三芯片组包括至少一个第三芯片；其中，

所述第二芯片包括沿第一方向排布的第一端部和第二端部，所述第二端部沿所述第一方向相对于所述第一芯片组和所述第三芯片组的侧壁向外突出，所述第一方向平行于所述衬底平面；

位于所述衬底上的支撑结构，所述支撑结构从所述衬底的表面延伸至所述第二端部的下方，所述第二端部覆盖所述支撑结构。

在一些实施例中，所述第一芯片组包括堆叠在所述衬底上的多个第一芯片，多个所述第一芯片从下至上依次向第一方向偏移，所述第二芯片相对于位于所述第一芯片组最顶层的所述第一芯片向所述第一方向偏移；

所述第三芯片组包括堆叠在所述第二芯片上的多个第三芯片，多个所述第三芯片从下至上依次向第二方向偏移，位于所述第三芯片组最底层的所述第三芯片相对于所述第二芯片向所述第二方向偏移；其中，所述第二方向与所述第一方向相反。

在一些实施例中，所述第二芯片还包括在所述第二端部的上表面间隔排布的多个第一焊盘；所述支撑结构的数量为多个，多个所述支撑结构在所述衬底上间隔排布，且多个所述支撑结构对应设置于多个所述第一焊盘的下方。

在一些实施例中，所述支撑结构的材料包括半导体材料，所述支撑结构通过切割晶圆得到。

在一些实施例中，所述半导体结构还包括：位于所述支撑结构下方的粘附膜，所述支撑结构通过所述粘附膜固定在所述衬底上。

在一些实施例中，所述支撑结构的高度在150μm至250μm之间，所述支撑结构的宽度在20μm至50μm之间。

本公开实施例还提供了一种半导体结构的制造方法，包括：

提供衬底，并在所述衬底上形成第一芯片组，所述第一芯片组包括至少一个第一芯片，所述第一芯片包括沿第一方向排布的第三端部和第四端部，所述第一方向平行于所述衬底平面；

在所述衬底上形成支撑结构，所述支撑结构位于所述第一芯片组的一侧且邻近所述第一芯片的第四端部设置，所述支撑结构的上表面与所述第一芯片组的上表面齐平；

在所述第一芯片组上形成第二芯片，并在所述第二芯片上形成第三芯片组，所述第三芯片组包括至少一个第三芯片；其中，所述第二芯片包括沿第一方向排布的第一端部和第二端部，所述第二端部沿所述第一方向相对于所述第一芯片组和所述第三芯片组的侧壁向外突出，且所述第二端部覆盖所述支撑结构。

在一些实施例中，在所述衬底上形成第一芯片组，包括：在所述衬底上堆叠多个第一芯片，多个所述第一芯片从下至上依次向第一方向偏移，所述第二芯片相对于位于所述第一芯片组最顶层的所述第一芯片向所述第一方向偏移；

在所述第二芯片上形成第三芯片组，包括：在所述第二芯片上堆叠多个第三芯片，多个所述第三芯片从下至上依次向第二方向偏移，位于所述第三芯片组最底层的所述第三芯片相对于所述第二芯片向所述第二方向偏移；其中，所述第二方向和所述第一方向相反。

在一些实施例中，在所述衬底上形成支撑结构，包括：

提供晶圆；

对所述晶圆的上表面执行减薄工艺，以使所述晶圆达到预设高度；

对所述晶圆执行切割工艺，形成多个具有所述预设高度的支撑结构；

将所述支撑结构固定在所述衬底上。

在一些实施例中，

在对所述晶圆执行激光切割工艺之前，还包括：在所述晶圆的下方形成粘附膜材料层，所述粘附膜材料层覆盖所述晶圆的下表面；

在对所述晶圆执行切割工艺的同时，还包括：对位于所述晶圆下方的粘附膜材料层执行切割工艺，以在所述支撑结构的下方形成粘附膜，所述支撑结构通过所述粘附膜固定在所述衬底上。

本公开实施例提供的半导体结构及其制造方法，其中，所述半导体结构包括：衬底；位于所述衬底上的第一芯片组，所述第一芯片组包括至少一个第一芯片；位于所述第一芯片组上的第二芯片以及位于所述第二芯片上的第三芯片组，所述第三芯片组包括至少一个第三芯片；其中，所述第二芯片包括沿第一方向排布的第一端部和第二端部，所述第二端部沿所述第一方向相对于所述第一芯片组和所述第三芯片组的侧壁向外突出，所述第一方向平行于所述衬底平面；位于所述衬底上的支撑结构，所述支撑结构从所述衬底的表面延伸至所述第二端部的下方，所述第二端部覆盖所述支撑结构。在半导体结构的制造过程中，由于第一芯片组、第二芯片以及第三芯片组偏移堆叠，且第二芯片的第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，也就是说，第二芯片的第二端部在衬底上悬空设置，如此，在第二端部的表面打线时，容易导致第二端部产生裂纹。本公开实施例在第二端部的下方设置支撑结构用于支撑第二芯片的第二端部，能够缓解或避免打线时芯片受损。

本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图变得明显。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a的俯视示意图，图1c为沿图1b的线A-A'截取的剖面结构示意图；

图2为本公开实施例提供的半导体结构的制造方法流程框图；

图3a至图5b为本公开实施例提供的半导体结构的工艺流程图。图3b和图5b分别为图3a和图5a的俯视示意图，图4为晶圆和粘附膜材料层的结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

半导体结构，包括衬底以及堆叠在衬底上的多个芯片，衬底的表面设置有连接垫，芯片通过键合线与衬底表面的连接垫电连接。

现有的堆叠方式通常包括将芯片从下至上依次偏移堆叠，芯片结构稳定性较差，在芯片表面打线时，容易导致芯片产生裂纹。

基于此，提出了本公开实施例的以下技术方案：

本公开实施例提供了一种半导体结构，包括：

衬底；位于衬底上的第一芯片组，第一芯片组包括至少一个第一芯片；位于第一芯片组上的第二芯片以及位于第二芯片上的第三芯片组，第三芯片组包括至少一个第三芯片；其中，第二芯片包括沿第一方向排布的第一端部和第二端部，第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，第一方向平行于衬底平面；位于衬底上的支撑结构，支撑结构从衬底的表面延伸至第二端部的下方，第二端部覆盖支撑结构。

在半导体结构的制造过程中，由于第一芯片组、第二芯片以及第三芯片组偏移堆叠，且第二芯片的第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，也就是说，第二芯片的第二端部在衬底上悬空设置，如此，在第二端部的表面打线时，容易导致第二端部产生裂纹。本公开实施例在第二端部的下方设置支撑结构用于支撑第二芯片的第二端部，能够缓解或避免打线时芯片受损。

下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。

图1a为本公开实施例提供的半导体结构的示意图，图1b为图1a的俯视示意图，图1c为沿图1b的线A-A'截取的剖面结构示意图。以下结合图1a至图1c对本公开实施例提供的半导体结构再作进一步详细的说明。

如图1a至图1c所示，半导体结构包括：衬底10；位于衬底10上的第一芯片组11，第一芯片组11包括至少一个第一芯片C1；位于第一芯片组11上的第二芯片C2以及位于第二芯片C2上的第三芯片组16，第三芯片组16包括至少一个第三芯片C3；其中，第二芯片C2包括沿第一方向排布的第一端部D1和第二端部D2，第二端部D2沿第一方向相对于第一芯片组11和第三芯片组16的侧壁向外突出，第一方向平行于衬底10平面；位于衬底10上的支撑结构14，支撑结构14从衬底10的表面延伸至第二端部D2的下方，第二端部D2覆盖支撑结构14。

在实际操作中，衬底10可以是刚性印刷电路板、柔性印刷电路板、刚性-柔性印刷电路板或其任何组合。在一具体实施例中，衬底10为内部设置有各种电路元件的多层电路板。

第一芯片C1包括沿第一方向分布的第三端部D3和第四端部D4，在一实施例中，衬底10还包括位于表面的第一连接垫101和第二连接垫102，第一连接垫101和第二连接垫102分别设置于第一芯片组11相对的两侧，第一连接垫101邻近第一芯片C1的第三端部D3设置，第二连接垫102邻近第一芯片C1的第四端部D4设置。在一些实施例中，第一连接垫101和第二连接垫102的数量均为多个，多个第一连接垫101和多个第二连接垫102分别在第一芯片组11相对的两侧沿第三方向排布。第三方向平行于衬底10平面且与第一方向相交。在一具体实施例中，第一方向和第三方向相互垂直。

在实际操作中，第一连接垫101和第二连接垫102的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金、导电碳或其任何组合。

在一实施例中，第一芯片组11包括堆叠在衬底10上的多个第一芯片C1，多个第一芯片C1从下至上依次向第一方向偏移，第二芯片C2相对于位于第一芯片组11最顶层的第一芯片C1向第一方向偏移。图1a示出的第一芯片C1的数量为4个，4个第一芯片C1从下至上依次向第一方向偏移堆叠。但不限于此，第一芯片组11还可以包括更多或更少的第一芯片C1，例如1个、2个、3个、5个、6个、7个、8个等。在一些实施例中，半导体结构还包括：第一粘接层12，第一粘接层12覆盖第一芯片C1的下表面，用于将一个或多个第一芯片C1顺序粘合至衬底10上。第一粘接层12包括粘合膜，例如，直接粘合膜(DAF)。

本公开实施例中，多个第一芯片C1从下至上依次向第一方向偏移，以暴露出多个第一芯片C1的第三端部D3的上表面。在一实施例中，第一芯片C1还包括设置于第三端部D3上表面的第二焊盘P2，第二焊盘P2的数量为多个，多个第二焊盘P2在第三端部D3的上表面沿第三方向间隔排布，且相邻两个第一芯片C1的多个第二焊盘P2通过键合线13一一对应连接，位于最底层的第一芯片C1的多个第二焊盘P2与多个第一连接垫101通过键合线13一一对应连接。但不限于此，根据实际需要，第二焊盘P2和第一连接垫101之间还可以具有其他的连接方式。键合线13的材料可以是金属，例如，金(Au)。

在实际操作中，第二焊盘P2的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金、导电碳或其任何组合。

在一实施例中，第三芯片组16包括堆叠在第二芯片C2上的多个第三芯片C3，多个第三芯片C3从下至上依次向第二方向偏移，位于第三芯片组16最底层的第三芯片C3相对于第二芯片C2向第二方向偏移；其中，第二方向与第一方向相反。图1a至图1b中示出的第三芯片C3的数量为4个，4个第三芯片C3从下至上依次向第二方向偏移堆叠。但不限于此，第三芯片组16还可以包括更多或更少的第三芯片C3，例如1个、2个、3个、5个、6个、7个、8个等。

在一实施例中，半导体结构还包括：第二粘接层17和第三粘接层18，第二粘接层17覆盖第二芯片C2的下表面，第二芯片C2通过第二粘接层17固定在位于第一芯片组11最顶层的第一芯片C1的上方；第三粘接层18覆盖第三芯片C3的下表面，一个或多个第三芯片C3通过第三粘接层18顺序粘接在第二芯片C2上。第二粘接层17和第三粘接层18包括粘合膜，例如，直接粘合膜(DAF)。

在一实施例中，第三芯片C3包括沿第一方向分布的第五端部D5和第六端部D6，多个第三芯片C3从下至上依次向第二方向偏移，以暴露出多个第三芯片C3的第六端部D6的上表面。在一些实施例中，第三芯片C3还包括设置于第六端部D6上表面的第三焊盘P3，第三焊盘P3的数量为多个，多个第三焊盘P2在第六端部D6的上表面沿第三方向间隔排布，相邻的两个第三芯片C3的多个第三焊盘P3通过键合线13一一对应连接。

本公开实施例中，第二芯片C2相对于位于第一芯片组11最顶层的第一芯片C1以及位于第三芯片组16最底层的第三芯片C3向第一方向偏移，也就是说第二芯片C2的第二端部D2向外突出于位于第一芯片组11最顶层的第一芯片C1和位于第三芯片组16最底层的第三芯片C3的侧壁。在一实施例中，第二芯片C2还包括位于第二端部D2上表面的第一焊盘P1，第一焊盘P1与第二连接垫102之间通过键合线13电连接。在一具体实施例中，第一焊盘P1的数量为多个，多个第一焊盘P1沿第三方向间隔排布，多个第一焊盘P1和多个第二连接垫102通过键合线13一一对应连接，且位于第三芯片组16最底层的第三芯片C3的多个第三焊盘P3与多个第一焊盘P1一一对应连接。但不限于此，根据实际需要，第一焊盘P1、第三焊盘P3以及第二连接垫102之间还可以具有其他的连接方式。

在相关技术中，在半导体结构的制造过程中，由于第二芯片C2的第二端部D2沿第一方向相对于第一芯片组11和第三芯片组16的侧壁向外突出，第二芯片C2的第二端部D2在衬底10上悬空设置缺少支撑，在第二端部D2的表面打线时，容易导致第二端部D2产生裂纹，从而影响半导体结构的性能。本公开实施例在第二端部D2的下方设置支撑结构14用于支撑第二芯片C2的第二端部D2，能够缓解或避免打线时芯片受损。在一些实施例中，支撑结构14从衬底10表面延伸至位于第二端部D2下方的第二粘接层17的下表面，且支撑结构14与第一芯片组11之间具有预设距离，避免支撑结构14与第一芯片C1接触。

如图1c所示，在一实施例中，支撑结构14的数量为多个，多个支撑结构14在衬底10上间隔排布，且多个支撑结构14对应设置于多个所述第一焊盘P1的下方。进一步的，多个支撑结构14在衬底10上沿第三方向间隔排布。如此，在第一焊盘P1上打线时，支撑结构14能够起到更好的支撑效果，且多个支撑结构14间隔排布，在后续采用封装材料对第一芯片组11、第二芯片C2以及第三芯片组16进行封装时，便于封装材料从支撑结构14之间的空隙进入支撑结构14与第一芯片组11之间的空间。

此外，在相关技术中，通常在第二芯片C2的下表面形成具有较大厚度(例如50μm)的第二粘接层17，以提高半导体结构的机械稳定性，本公开实施例通过在第二芯片C2的下方设置支撑结构14，能够缓解或避免打线时第二芯片C2受损，提高半导体结构的稳定性，从而能够将第二粘接层17的厚度缩小至3μm至10μm之间(包括端点值)，例如4μm、5μm、6μm、7μm、8μm、9μm等，降低了半导体结构的空间占用体积。

在一实施例中，支撑结构14的材料包括半导体材料，支撑结构14通过切割晶圆得到。在一些实施例中，半导体结构还包括：位于支撑结构14下方的粘附膜15，支撑结构14通过粘附膜15固定在衬底10上。在实际操作中，粘附膜15的材料包括直接粘合膜(DAF)。在实际操作中，可以通过对粘附膜15进行烘烤以将其与衬底10粘合。

在实际操作中，可以通过如下方式在衬底上形成支撑结构：首先，提供晶圆，并对晶圆的上表面执行减薄工艺，以使晶圆达到预设高度；接着，对晶圆执行切割工艺，形成多个具有预设高度的支撑结构；接着，将支撑结构固定在衬底上。在一些实施例中，在对晶圆执行激光切割工艺之前，还可以在晶圆的下方形成粘附膜材料层，粘附膜材料层覆盖晶圆的下表面；在对晶圆执行切割工艺的同时，还可以对位于晶圆下方的粘附膜材料层执行切割工艺，以在支撑结构的下方形成粘附膜，接着采用粘附膜将支撑结构通固定在衬底上。

支撑结构14的材料可以包括单质半导体材料、III-V化合物半导体材料、II-VI化合物半导体材料或者在本领域已知的其他半导体材料，例如硅(Si)、锗(Ge)、硅锗(GeSi)、碳化硅(SiC)等。在一具体实施例中，支撑结构14的材料为硅(Si)。

本公开实施例中，通过对晶圆进行减薄并切割得到支撑结构14，晶圆在半导体结构的制造车间容易得到，降低了制造支撑结构14的工艺难度，且半导体材料具有较大的硬度，支撑效果较好。

可以理解的，支撑结构14的高度由第一芯片组11的高度确定，即由第一芯片组11中的第一芯片C1的数量、第一芯片C1的厚度以及第一粘接层12的厚度确定。在一些实施例中，支撑结构14的高度在150μm至250μm之间(包括端点值)，例如160μm、180μm、200μm、220μm、240μm等；支撑结构14的宽度在20μm至50μm之间(包括端点值)，例如30μm、35μm、40μm、45μm等，如此，支撑结构14具有较好的稳定性且在衬底10上占用面积较小，不会影响衬底10上其他结构的布局。但不限于此，根据实际需要，支撑结构14还可以具有其他的高度和宽度。

本公开实施例还提供了一种半导体结构的制造方法，如图2所示，方法包括以下步骤：

步骤S101、提供衬底，并在衬底上形成第一芯片组，第一芯片组包括至少一个第一芯片，第一芯片包括沿第一方向排布的第三端部和第四端部，第一方向平行于衬底平面；

步骤S102、在衬底上形成支撑结构，支撑结构位于第一芯片组的一侧且邻近第一芯片的第四端部设置，支撑结构的上表面与第一芯片组的上表面齐平；

步骤S103、在第一芯片组上形成第二芯片，并在第二芯片上形成第三芯片组，第三芯片组包括至少一个第三芯片；其中，第二芯片包括沿第一方向排布的第一端部和第二端部，第二端部沿第一方向相对于第一芯片组和第三芯片组的侧壁向外突出，且第二端部覆盖支撑结构。

下面，结合图3a至图5b对本公开实施例的半导体结构的制造方法再做进一步详细的说明。其中，图3a和图5a为半导体结构在制造过程中的结构示意图，图3b和图5b分别为图3a和图5a的俯视示意图，图4为晶圆和粘附膜材料层的结构示意图。

首先，执行步骤S101，如图3a至图3b所示，提供衬底10，并在衬底10上形成第一芯片组11，第一芯片组11包括至少一个第一芯片C1，第一芯片C1包括沿第一方向排布的第三端部D3和第四端部D4，第一方向平行于衬底10平面。

在实际操作中，衬底10可以是刚性印刷电路板、柔性印刷电路板、刚性-柔性印刷电路板或其任何组合。在一具体实施例中，衬底10为内部设置有各种电路元件的多层电路板。

在一实施例中，衬底10还包括位于表面的第一连接垫101和第二连接垫102，第一连接垫101和第二连接垫102分别设置于第一芯片组11相对的两侧，第一连接垫101邻近第一芯片C1的第三端部D3设置，第二连接垫102邻近第一芯片C1的第四端部D4设置。在一些实施例中，第一连接垫101和第二连接垫102的数量均为多个，多个第一连接垫101和多个第二连接垫102分别在第一芯片组11相对的两侧沿第三方向排布。第三方向平行于衬底10平面且与第一方向相交。在一具体实施例中，第一方向和第三方向相互垂直。

在一实施例中，在衬底10上形成第一芯片组11，包括：在衬底10上堆叠多个第一芯片C1，多个第一芯片C1从下至上依次向第一方向偏移。具体的，可以首先将多个第一芯片C1依次错位堆叠，以形成第一芯片组11，接着将第一芯片组11固定在衬底10上；或者，将一个第一芯片C1固定在衬底10上；接着，将其他的第一芯片C1依次错位堆叠在位于最底层的第一芯片C1上，以形成第一芯片组11。

在一实施例中，位于最底层的第一芯片C1与衬底10之间，以及相邻的两个第一芯片C1之间通过第一粘接层12粘接，第一粘接层12覆盖第一芯片C1的下表面。第一粘接层12包括粘合膜，例如，直接粘合膜(DAF)。

图3a至图3b中示出的第一芯片C1的数量为4个，4个第一芯片C1从下至上依次向第一方向偏移堆叠。但不限于此，第一芯片组11还可以包括更多或更少的第一芯片C1，例如1个、2个、3个、5个、6个、7个、8个等。

本公开实施例中，多个第一芯片C1从下至上依次向第一方向偏移，以暴露出多个第一芯片C1的第三端部D3的上表面。在一实施例中，第一芯片C1还包括设置于第三端部D3上表面的第二焊盘P2，第二焊盘P2的数量为多个，多个第二焊盘P2在第三端部D3的上表面沿第三方向间隔排布。在一些实施例中，制造方法还包括：采用键合线13将相邻两个第一芯片C1的多个第二焊盘P2一一对应连接，并采用键合线13将位于最底层的第一芯片C1的多个第二焊盘P2与多个第一连接垫101一一对应连接。但不限于此，根据实际需要，第二焊盘P2和第一连接垫101之间还可以具有其他的连接方式。键合线13的材料可以是金属，例如，金(Au)。

在实际操作中，第二焊盘P2的材料包括钨(W)、铜(Cu)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、金属硅化物、金属合金、导电碳或其任何组合。

接下来，执行步骤S102，如图4、图5a至图5b所示，在衬底10上形成支撑结构14，支撑结构14位于第一芯片组11的一侧且邻近第一芯片C1的第四端部D4设置，支撑结构14的上表面与第一芯片组11的上表面齐平。

在一实施例中，支撑结构14的材料包括半导体材料，支撑结构14通过切割晶圆得到。具体的，在衬底10上形成支撑结构14，包括：

提供晶圆14'，并对晶圆14'的上表面执行减薄工艺，以使晶圆14'达到预设高度；

对晶圆14'执行切割工艺，形成多个具有预设高度的支撑结构14，并将支撑结构14固定在衬底10上。

在实际操作中，可以采用粗磨工艺、精磨工艺、化学机械抛光工艺或其组合对晶圆14'进行减薄，以使晶圆14'达到预设高度，该预设高度即为后续形成的支撑结构14的高度。

支撑结构14的材料可以包括单质半导体材料、III-V化合物半导体材料、II-VI化合物半导体材料或者在本领域已知的其他半导体材料，例如硅(Si)、锗(Ge)、硅锗(GeSi)、碳化硅(SiC)等。在一具体实施例中，支撑结构14的材料为硅(Si)。

本公开实施例中，通过对晶圆14'进行减薄并切割得到支撑结构14，晶圆14'在半导体结构的制造车间容易得到，降低了制造支撑结构14的工艺难度，且半导体材料具有较大的硬度，支撑效果较好。

可以理解的，支撑结构14的高度由第一芯片组11的高度确定，即由第一芯片组11中的第一芯片C1的数量、第一芯片C1的厚度以及第一粘接层12的厚度确定。在一实施例中，支撑结构14的高度在150μm至250μm之间(包括端点值)，例如160μm、180μm、200μm、220μm、240μm等；支撑结构14的宽度在20μm至50μm之间(包括端点值)，例如30μm、35μm、40μm、45μm等，如此，支撑结构14具有较好的稳定性且在衬底10上占用面积较小，不会影响衬底10上其他结构的布局。但不限于此，根据实际需要，支撑结构14还可以具有其他的高度和宽度。

在一实施例中，支撑结构14与第一芯片组11之间具有预设距离，避免支撑结构14与第一芯片C1接触。如图5b所示，在一些实施例中，支撑结构14的数量为多个，多个支撑结构14在衬底10上间隔排布。在一具体实施例中，多个支撑结构14在衬底10上沿第三方向间隔排布。

再次参见图4，在一实施例中，在对晶圆14'执行激光切割工艺之前，还包括：在晶圆14'的下方形成粘附膜材料层15'，粘附膜材料层15'覆盖晶圆14'的下表面；

在对晶圆14'执行切割工艺的同时，还包括：对位于晶圆14'下方的粘附膜材料层15'执行切割工艺，以在支撑结构14的下方形成粘附膜15，支撑结构14通过粘附膜15固定在衬底10上。

粘附膜15的材料包括直接粘合膜(DAF)。在实际操作中，可以通过对粘附膜15进行烘烤以将其与衬底10粘合。

接下来，执行步骤S103，如图1a至图1c所示，在第一芯片组11上形成第二芯片C2，并在第二芯片C2上形成第三芯片组16，第三芯片组16包括至少一个第三芯片C3；其中，第二芯片C2包括沿第一方向排布的第一端部D1和第二端部D2，第二端部D2沿第一方向相对于第一芯片组11和第三芯片组16的侧壁向外突出，且第二端部D2覆盖支撑结构14。

具体的，在第二芯片C2上形成第三芯片组16，包括：在第二芯片C2上堆叠多个第三芯片C3，多个第三芯片C3从下至上依次向第二方向偏移，位于第三芯片组16最底层的第三芯片C3相对于第二芯片C2向第二方向偏移；其中，第二方向和第一方向相反。在实际操作中，可以首先将多个第三芯片C3依次错位堆叠在第二芯片C2上，形成芯片堆叠结构，接着将该芯片堆叠结构固定在位于第一芯片组11最顶层的第一芯片C1上；或者，首先将第二芯片C2固定在位于第一芯片组11最顶层的第一芯片C1上；接着，将第三芯片C3依次错位堆叠在第二芯片C2上。

图1a至图1b中示出的第三芯片C3的数量为4个，4个第三芯片C3从下至上依次向第二方向偏移堆叠。但不限于此，第三芯片组16还可以包括更多或更少的第三芯片C3，例如1个、2个、3个、5个、6个、7个、8个等。在一些实施例中，第二芯片C2与位于第一芯片组11最顶层的第一芯片C1之间通过第二粘接层17进行粘接，第二粘接层17覆盖第二芯片C2的下表面；位于第三芯片组16最底层的第三芯片C3与第二芯片C2之间，以及相邻的两个第三芯片C3之间通过第三粘接层18进行粘接，第三粘接层18覆盖第三芯片C3的下表面。第二粘接层17和第三粘接层18包括粘合膜，例如，直接粘合膜(DAF)。

在一实施例中，第三芯片C3包括沿第一方向分布的第五端部D5和第六端部D6，多个第三芯片C3从下至上依次向第二方向偏移，以暴露出多个第三芯片C3的第六端部D6的上表面；第三芯片C3还包括设置于第六端部D6上表面的第三焊盘P3，第三焊盘P3的数量为多个，多个第三焊盘P2在第六端部D6的上表面沿第三方向间隔排布。在一些实施例中，制造方法还包括：采用键合线13将相邻的两个第三芯片C3的多个第三焊盘P3一一对应连接。

本公开实施例中，第二芯片C2相对于位于第一芯片组11最顶层的第一芯片C1以及位于第三芯片组16最底层的第三芯片C3向第一方向偏移，也就是说第二芯片C2的第二端部D2向外突出于位于第一芯片组11最顶层的第一芯片C1和位于第三芯片组16最底层的第三芯片C3的侧壁。在一实施例中，第二芯片C2还包括位于第二端部D2上表面的第一焊盘P1。在一具体实施例中，第一焊盘P1的数量为多个，多个第一焊盘P1沿第三方向间隔排布；方法还包括：采用键合线13将多个第一焊盘P1与多个第二连接垫102一一对应连接，并采用键合线13将位于第三芯片组16最底层的第三芯片C3的多个第三焊盘P3与多个第一焊盘P1一一对应连接。但不限于此，根据实际需要，第一焊盘P1、第三焊盘P3以及第二连接垫102之间还可以具有其他的连接方式。

在相关技术中，在半导体结构的制造过程中，由于第二芯片C2的第二端部D2沿第一方向相对于第一芯片组11和第三芯片组16的侧壁向外突出，第二芯片C2的第二端部D2在衬底10上悬空设置缺少支撑，在第二端部D2的表面打线时，容易导致第二端部D2产生裂纹，从而影响半导体结构的性能。本公开实施例在第二端部D2的下方设置支撑结构14用于支撑第二芯片C2的第二端部D2，能够缓解或避免打线时芯片受损。在一些实施例中，支撑结构14从衬底10表面延伸至位于第二端部D2下方的第二粘接层17的下表面

如图1c所示，在一实施例中，支撑结构14的数量为多个，多个支撑结构14对应设置于多个所述第一焊盘P1的下方，如此，在第一焊盘P1上打线时，支撑结构14能够起到更好的支撑效果，且多个支撑结构14间隔排布，在后续采用封装材料对第一芯片组11、第二芯片C2以及第三芯片组16进行封装时，便于封装材料从支撑结构14之间的空隙进入支撑结构14与第一芯片组11之间的空间。

此外，在相关技术中，通常在第二芯片C2的下表面形成具有较大厚度(例如50μm)的第二粘接层17，以提高半导体结构的机械稳定性，本公开实施例通过在第二芯片C2的下方设置支撑结构14，能够缓解或避免打线时第二芯片C2受损，提高半导体结构的稳定性，从而能够将第二粘接层17的厚度缩小至3μm至10μm之间(包括端点值)，例如4μm、5μm、6μm、7μm、8μm、9μm等，降低了半导体结构的空间占用体积。

应当说明的是，本领域技术人员能够对上述步骤顺序进行变换而并不离开本公开的保护范围，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种半导体结构，其特征在于，包括：

衬底；

位于所述衬底上的第一芯片组，所述第一芯片组包括至少一个第一芯片；

位于所述第一芯片组上的第二芯片以及位于所述第二芯片上的第三芯片组，所述第三芯片组包括至少一个第三芯片；其中，

所述第二芯片包括沿第一方向排布的第一端部和第二端部，所述第二端部沿所述第一方向相对于所述第一芯片组和所述第三芯片组的侧壁向外突出，所述第一方向平行于所述衬底平面；

位于所述衬底上的支撑结构，所述支撑结构从所述衬底的表面延伸至所述第二端部的下方，所述第二端部覆盖所述支撑结构。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一芯片组包括堆叠在所述衬底上的多个第一芯片，多个所述第一芯片从下至上依次向第一方向偏移，所述第二芯片相对于位于所述第一芯片组最顶层的所述第一芯片向所述第一方向偏移；

所述第三芯片组包括堆叠在所述第二芯片上的多个第三芯片，多个所述第三芯片从下至上依次向第二方向偏移，位于所述第三芯片组最底层的所述第三芯片相对于所述第二芯片向所述第二方向偏移；其中，所述第二方向与所述第一方向相反。

3.根据权利要求1所述的半导体结构，其特征在于，所述第二芯片还包括在所述第二端部的上表面间隔排布的多个第一焊盘；所述支撑结构的数量为多个，多个所述支撑结构在所述衬底上间隔排布，且多个所述支撑结构对应设置于多个所述第一焊盘的下方。

4.根据权利要求1所述的半导体结构，其特征在于，所述支撑结构的材料包括半导体材料，所述支撑结构通过切割晶圆得到。

5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述支撑结构下方的粘附膜，所述支撑结构通过所述粘附膜固定在所述衬底上。

6.根据权利要求1所述的半导体结构，其特征在于，所述支撑结构的高度在150μm至250μm之间，所述支撑结构的宽度在20μm至50μm之间。

7.一种半导体结构的制造方法，其特征在于，包括：

提供衬底，并在所述衬底上形成第一芯片组，所述第一芯片组包括至少一个第一芯片，所述第一芯片包括沿第一方向排布的第三端部和第四端部，所述第一方向平行于所述衬底平面；

在所述衬底上形成支撑结构，所述支撑结构位于所述第一芯片组的一侧且邻近所述第一芯片的第四端部设置，所述支撑结构的上表面与所述第一芯片组的上表面齐平；

在所述第一芯片组上形成第二芯片，并在所述第二芯片上形成第三芯片组，所述第三芯片组包括至少一个第三芯片；其中，所述第二芯片包括沿第一方向排布的第一端部和第二端部，所述第二端部沿所述第一方向相对于所述第一芯片组和所述第三芯片组的侧壁向外突出，且所述第二端部覆盖所述支撑结构。

8.根据权利要求7所述的制造方法，其特征在于，在所述衬底上形成第一芯片组，包括：在所述衬底上堆叠多个第一芯片，多个所述第一芯片从下至上依次向第一方向偏移，所述第二芯片相对于位于所述第一芯片组最顶层的所述第一芯片向所述第一方向偏移；

在所述第二芯片上形成第三芯片组，包括：在所述第二芯片上堆叠多个第三芯片，多个所述第三芯片从下至上依次向第二方向偏移，位于所述第三芯片组最底层的所述第三芯片相对于所述第二芯片向所述第二方向偏移；其中，所述第二方向和所述第一方向相反。

9.根据权利要求7所述的制造方法，其特征在于，在所述衬底上形成支撑结构，包括：

提供晶圆；

对所述晶圆的上表面执行减薄工艺，以使所述晶圆达到预设高度；

对所述晶圆执行切割工艺，形成多个具有所述预设高度的支撑结构；

将所述支撑结构固定在所述衬底上。

10.根据权利要求9所述的制造方法，其特征在于，

在对所述晶圆执行激光切割工艺之前，还包括：在所述晶圆的下方形成粘附膜材料层，所述粘附膜材料层覆盖所述晶圆的下表面；

在对所述晶圆执行切割工艺的同时，还包括：对位于所述晶圆下方的粘附膜材料层执行切割工艺，以在所述支撑结构的下方形成粘附膜，所述支撑结构通过所述粘附膜固定在所述衬底上。