CN117632628A - 快速周边组件互连装置的错误回报优化方法以及系统 - Google Patents

快速周边组件互连装置的错误回报优化方法以及系统 Download PDF

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Abstract

本发明实施例提供了一种快速周边组件互连装置的错误回报优化方法以及系统，其中方法包含取得快速周边组件互连装置的高级错误报告数据；对快速周边组件互连装置执行移除检测程序，以检测快速周边组件互连装置是否安插于连接器上；若快速周边组件互连装置安插于连接器上，依据高级错误报告数据，将快速周边组件互连装置的错误日志数据传送至基板管理控制器及高级配置和电源接口中；及若快速周边组件互连装置与连接器电性分离，过滤快速周边组件互连装置的错误日志数据，以使基板管理控制器及高级配置和电源接口接收过滤后的错误日志数据。本发明实施例能够过滤特定错误触发事件对应的错误日志数据，从而减少工程人员除错的复杂度。

Description

快速周边组件互连装置的错误回报优化方法以及系统
技术领域
本发明实施例描述一种快速周边组件互连装置的错误回报优化方法以及系统，尤指一种具有错误回报信息过滤功能的快速周边组件互连装置的错误回报优化方法以及系统。
背景技术
当快速周边组件互连(Peripheral Component Interconnect Express，PCIe)装置发生错误时，操作接口(Operation Interface)的错误回报信息仅会显示PCIe装置的错误日志数据类型，而不会显示其对应的错误触发事件。对于工程人员而言，无疑是增加除错的复杂度。
发明内容
本发明的一实施例提出一种快速周边组件互连装置的错误回报优化方法。快速周边组件互连装置的错误回报优化方法包含取得快速周边组件互连装置的高级错误报告数据，对快速周边组件互连装置执行移除检测程序，以检测快速周边组件互连装置是否安插于连接器上，若快速周边组件互连装置安插于连接器上，依据高级错误报告数据，将快速周边组件互连装置的错误日志数据传送至基板管理控制器及高级配置和电源接口中，及若快速周边组件互连装置与连接器电性分离，过滤快速周边组件互连装置的错误日志数据，以使基板管理控制器及高级配置和电源接口接收过滤后的错误日志数据。
本发明的另一实施例提出一种快速周边组件互连装置的错误回报优化系统。快速周边组件互连装置的错误回报优化系统包含快速周边组件互连装置、连接器、处理器、基板管理控制器及高级配置和电源接口。处理器耦接于连接器，用以执行基本输入输出系统以及移除检测程序。基板管理控制器耦接于处理器，用以接收处理器过滤后的错误日志数据。高级配置和电源接口耦接于处理器，用以接收处理器过滤后的错误日志数据。处理器取得快速周边组件互连装置的高级错误报告数据。处理器对快速周边组件互连装置执行移除检测程序，以检测快速周边组件互连装置是否安插于连接器上。若快速周边组件互连装置安插于连接器上，依据高级错误报告数据，将快速周边组件互连装置的错误日志数据传送至基板管理控制器及高级配置和电源接口中。若快速周边组件互连装置与连接器电性分离，处理器过滤快速周边组件互连装置的错误日志数据，以使基板管理控制器及高级配置和电源接口接收过滤后的错误日志数据。
附图说明
图1为本发明实施例的快速周边组件互连装置的错误回报优化系统的实施例的方块图。
图2为图1的快速周边组件互连装置的错误回报优化系统执行移除检测程序的流程图。
图3为图1的快速周边组件互连装置的错误回报优化系统执行快速周边组件互连装置的错误回报优化方法的流程图。
附图符号说明：
100、快速周边组件互连装置的错误回报优化系统；
10、快速周边组件互连装置；
11、连接器；
12、处理器；
12a、基本输入输出系统；
12b、移除检测程序；
13、基板管理控制器；
14、高级配置和电源接口；
S1、过滤后的错误日志数据；
S201至S205、S301至S305、步骤。
具体实施方式
图1为本发明实施例的快速周边组件互连(Peripheral Component InterconnectExpress，PCIe)装置的错误回报优化系统100的实施例的方块图。PCIe装置的错误回报优化系统100包含快速周边组件互连(PCIe)装置10、连接器11、处理器12、基板管理控制器(Baseboard Management Controller，BMC)13以及高级配置和电源接口(AdvancedConfiguration and Power Interface，ACPI)14。PCIe装置10可为显示卡、硬盘、固态硬盘(Solid-State Disk)或网卡，但不限定于此。连接器11可用以连接PCIe装置10。PCIe装置10可用热插拔的方式电性连接于连接器11，或是与连接器11电性分离。处理器12耦接于连接器11，可用以执行基本输入输出系统(Basic Input/Output System，BIOS)12a以及移除检测程序12b。处理器12可为中央处理器(Central Processing Unit，CPU)。当连接器11连接于PCIe装置10时，处理器12与PCIe装置10可用以进行数据传输。BMC 13耦接于处理器12，用以接收处理器12过滤后的错误日志数据(Error Log Data)S1。ACPI 14耦接于处理器12，用以接收处理器12过滤后的错误日志数据S1。
在PCIe装置的错误回报优化系统100中，处理器12亦可以取得PCIe装置10的高级错误报告(Advanced Error Reporting，AER)数据。PCIe装置10的AER数据可包含可修正错误(Correctable Error)数据以及不可修正错误(Uncorrectable Error)数据。于此说明，当PCIe装置10与连接器11电性分离时，PCIe装置10的错误日志数据对应于PCIe装置10由连接器11拔起(Unplug)的可修正错误数据。进一步而言，在PCIe装置10由连接器11上拔起后，处理器12可执行系统管理中断(System Management Interrupt，SMI)程序。并且，在SMI程序执行后，可以取得PCIe装置10的AER数据。依据AER数据，操作接口的错误回报信息可用以显示错误日志数据类型为可修正错误数据，但不会显示所述笔错误日志数据的错误触发事件是对应于PCIe装置10与连接器11的电性分离。
在一些情境中，处理器12可屏蔽(Mask)特定错误条件对应的错误日志数据。然而，一旦屏蔽机制启用，不仅特定错误条件对应的错误日志数据会被屏蔽，剩下的错误条件对应的错误日志数据也将一律被屏蔽，使得BMC 13及ACPI 14不会接收到任何错误日志数据。由于各错误条件皆有其对应的状况，此做法虽可减少工程人员除错的复杂度，却无法判断特定错误条件对应的状况，亦无法仅排除特定错误条件对应的错误日志数据并继续传送剩下的错误日志数据至BMC 13及ACPI 14中，操作上欠缺弹性、便利性，且应用范围受限。
在本发明实施例中，可基于实际应用及设计要求过滤特定错误触发事件对应的错误日志数据，以减少工程人员除错的复杂度。举例而言，当PCIe装置10的错误日志数据对应于PCIe装置10由连接器11上拔起的可修正错误数据时，则可过滤所述笔错误日志数据。为此，需先确认所述笔错误日志数据的错误触发事件是否对应于PCIe装置10与连接器11的电性分离，因而在PCIe装置的错误回报优化系统100中，可引入移除检测程序12b。如此一来，处理器12取得AER数据后，可以对PCIe装置10执行移除检测程序12b，以检测PCIe装置10是否安插于连接器11上。
进一步而言，当PCIe装置10有错误日志数据产生，且处理器12判断PCIe装置10安插于连接器11上(即PCIe装置10电性连接于连接器11)，则表示所述笔错误日志数据的错误触发事件不对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据不包含PCIe装置10由连接器11上拔起的可修正错误数据。处理器12可依据AER数据，将PCIe装置10的错误日志数据传送至BMC 13及ACPI 14中，以将错误回报给工程人员；而当PCIe装置10有错误日志数据产生，且处理器12判断PCIe装置10与连接器11电性分离，则表示所述笔错误日志数据的错误触发事件确实对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据包含PCIe装置10由连接器11上拔起的可修正错误数据。处理器12可过滤所述笔错误日志数据，以使BMC 13及ACPI 14接收过滤后的错误日志数据S1。如此一来，PCIe装置10的可修正错误数据中，仅PCIe装置10由连接器11上拔起的可修正错误数据可被过滤，而不会被BMC 13及ACPI 14接收，亦不会回报给工程人员，并且剩下的可修正错误数据(即过滤后的错误日志数据S1)仍可被BMC 13及ACPI 14接收，从而将错误回报给工程人员。对于工程人员而言，不仅可减少除错的复杂度，且不会错失其他可修正错误数据的错误回报信息，操作上更具有弹性、便利性，并具有较广的应用范围。
图2为PCIe装置的错误回报优化系统100执行移除检测程序12b的流程图。移除检测程序12b的流程包含但不限定于步骤S201至步骤S205，且其顺序亦不限定于下述的顺序。步骤S201至步骤S205任何的技术变更或是硬件置换都属于本发明实施例所揭露的范畴。步骤S201至步骤S205说明如下：
步骤S201：程序开始；
步骤S202：检测PCIe装置10的连接状态(Link Status)，若连接状态的指标为真“+”进入步骤S203；否则，进入步骤S205；
步骤S203：检测PCIe装置10的插槽状态(Slot Status)，若插槽状态的指标为真“+”进入步骤S204；否则，进入步骤S205；
步骤S204：检测PCIe装置10的复数个接脚信号(Present Pin Signals)，若所述复数个接脚信号存在，则判断PCIe装置10为安插在连接器11上并进入步骤S205；否则，直接进入步骤S205；
步骤S205：程序结束。
上述的步骤S202至步骤S204可依据连接状态、插槽状态以及接脚信号，以判断PCIe装置10是否安插于连接器11上。然而，在其他实施例中，也可以仅利用连接状态、插槽状态以及接脚信号的至少一个检测结果判断PCIe装置10是否安插于连接器11上。其中，步骤S202及S203中的指标为真“+”皆用以表示PCIe装置10安插于连接器11上。若处理器12依据上述步骤判断PCIe装置10安插于连接器11上，则表示所述笔错误日志数据的错误触发事件不对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据不包含PCIe装置10由连接器11上拔起的可修正错误数据。反之，若处理器12依据上述步骤判断PCIe装置10与连接器11电性分离，则表示所述笔错误日志数据的错误触发事件对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据包含PCIe装置10由连接器11上拔起的可修正错误数据。因此，在此情况中，PCIe装置10由连接器11上拔起的可修正错误数据可被滤除。在其他实施例中，若BMC 13耦接于PCIe装置10，则在步骤S204中，BIOS 12a可以通过BMC 13读取所述复数个接脚信号，处理器12即可获取所述复数个接脚信号的存在性，如利用多个在位接脚(Present Pin)判断PCIe装置10是否安插于连接器11上。或者，若通用型输入输出(General-Purpose Input/Output，GPIO)装置耦接于PCIe装置10，则在步骤S204中，BIOS 12a可通过GPIO装置读取所述复数个接脚信号，同理，处理器12即可获取所述复数个接脚信号的存在性，以判断PCIe装置10是否安插于连接器11上。
图3为PCIe装置的错误回报优化系统100执行PCIe装置的错误回报优化方法的流程图。错误回报优化方法的流程包含但不限定于步骤S301至步骤S305，且其顺序亦不限定于下述的顺序，例如步骤S303与步骤S304可以交换。步骤S301至步骤S305的任何的技术变更或是硬件置换都属于本发明实施例所揭露的范畴。步骤S301至步骤S305说明如下：
步骤S301：取得PCIe装置10的AER数据；
步骤S302：对PCIe装置10执行移除检测程序12b，以检测PCIe装置10是否安插于连接器11上，若PCIe装置10安插于连接器11上，执行步骤S303；若PCIe装置10与连接器11电性分离，执行步骤S305；
步骤S303：依据AER数据，将PCIe装置10的错误日志数据传送至BMC 13中；
步骤S304：将PCIe装置10的错误日志数据传送至ACPI 14中；
步骤S305：结束程序。
步骤S301为取得PCIe装置10的AER数据。如前述提及，在PCIe装置10由连接器11上拔起后，处理器12可执行SMI程序。并且，在SMI程序执行后，可以取得PCIe装置10的AER数据。依据AER数据，操作接口的错误回报信息可用以显示错误日志数据类型为可修正错误数据，但不会显示所述笔错误日志数据的错误触发事件是对应于PCIe装置10与连接器11的电性分离。为了确认所述笔错误日志数据的错误触发事件是否对应于PCIe装置10与连接器11的电性分离，故在步骤S302中，处理器12可对PCIe装置10执行移除检测程序12b，以检测PCIe装置10是否安插于连接器11上。若PCIe装置10安插于连接器11上，则表示所述笔错误日志数据的错误触发事件不对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据不包含PCIe装置10由连接器11上拔起的可修正错误数据，故进入步骤S303及步骤S304，将PCIe装置10的错误日志数据传送至BMC 13中，以及将PCIe装置10的错误日志数据传送至ACPI 14中，从而将错误回报给工程人员。若PCIe装置10与连接器11电性分离，则表示所述笔错误日志数据的错误触发事件对应于PCIe装置10与连接器11的电性分离，也即此时PCIe装置10的错误日志数据包含PCIe装置10由连接器11上拔起的可修正错误数据。因此，所述笔可修正错误数据将不会被传送至步骤S303及步骤S304的BMC 13以及ACPI 14中。换句话说，当错误日志数据的错误触发事件对应于PCIe装置10与连接器11的电性分离，则处理器12可以过滤所述笔错误日志数据，以使剩下的可修正错误数据(即过滤后的错误日志数据S1)仍可被BMC 13及ACPI 14接收，从而将错误回报给工程人员。
综上所述，本发明实施例揭露一种PCIe装置的错误回报优化方法以及系统，目的在于过滤特定错误触发事件对应的错误日志数据，例如，PCIe装置10由连接器11上拔起的可修正错误数据，从而减少工程人员除错的复杂度，且不会错失其他错误日志数据的错误回报信息，使得操作上更具有弹性、便利性，并具有较广的应用范围。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明实施例的涵盖范围。

Claims (10)

1.一种快速周边组件互连装置的错误回报优化方法，其特征在于，包含：
取得一快速周边组件互连装置的高级错误报告数据；
对所述快速周边组件互连装置执行一移除检测程序，以检测所述快速周边组件互连装置是否安插于一连接器上；
若所述快速周边组件互连装置安插于所述连接器上，依据所述高级错误报告数据，将所述快速周边组件互连装置的错误日志数据传送至一基板管理控制器及一高级配置和电源接口中；及
若所述快速周边组件互连装置与所述连接器电性分离，过滤所述快速周边组件互连装置的所述错误日志数据，以使所述基板管理控制器及所述高级配置和电源接口接收过滤后的所述错误日志数据。
2.如权利要求1所述的方法，其特征在于，另包含：
提供所述快速周边组件互连装置及所述连接器；
在所述快速周边组件互连装置由所述连接器上拔起后，执行一系统管理中断程序；及
在所述系统管理中断程序执行后，取得所述快速周边组件互连装置的高级错误报告数据。
3.如权利要求1所述的方法，其特征在于，对所述快速周边组件互连装置执行所述移除检测程序包含：
检测所述快速周边组件互连装置的一连接状态；
依据所述连接状态，以判断所述快速周边组件互连装置是否安插于所述连接器上。
4.如权利要求1所述的方法，其特征在于，对所述快速周边组件互连装置执行所述移除检测程序包含：
检测所述快速周边组件互连装置的一插槽状态；
依据所述插槽状态，以判断所述快速周边组件互连装置是否安插于所述连接器上。
5.如权利要求1所述的方法，其特征在于，对所述快速周边组件互连装置执行所述移除检测程序包含：
检测所述快速周边组件互连装置的复数个接脚信号；
依据所述复数个接脚信号，以判断所述快速周边组件互连装置是否安插于所述连接器上。
6.如权利要求5所述的方法，其特征在于，另包含：
若所述基板管理控制器耦接于所述快速周边组件互连装置，一基本输入输出系统通过所述基板管理控制器读取所述复数个接脚信号。
7.如权利要求5所述的方法，其特征在于，另包含：
若一通用型输入输出装置耦接于所述快速周边组件互连装置，一基本输入输出系统通过所述通用型输入输出装置读取所述复数个接脚信号。
8.如权利要求1所述的方法，其特征在于，所述快速周边组件互连装置的所述高级错误报告数据包含可修正错误数据以及不可修正错误数据，且若所述快速周边组件互连装置与所述连接器电性分离时，所述快速周边组件互连装置的错误日志数据对应于所述快速周边组件互连装置由所述连接器拔起的可修正错误数据。
9.如权利要求8所述的方法，其特征在于，所述快速周边组件互连装置的所述可修正错误数据中，仅所述快速周边组件互连装置由所述连接器拔起的可修正错误数据被过滤，剩下的可修正错误数据被所述基板管理控制器及所述高级配置和电源接口接收。
10.一种快速周边组件互连装置的错误回报优化系统，其特征在于，包含：
一快速周边组件互连装置；
一连接器；
一处理器，耦接于所述连接器，用以执行一基本输入输出系统以及一移除检测程序；
一基板管理控制器，耦接于所述处理器，用以接收所述处理器过滤后的错误日志数据；及
一高级配置和电源接口，耦接于所述处理器，用以接收所述处理器过滤后的错误日志数据；
其中所述处理器取得所述快速周边组件互连装置的高级错误报告数据，所述处理器对所述快速周边组件互连装置执行所述移除检测程序，以检测所述快速周边组件互连装置是否安插于所述连接器上，若所述快速周边组件互连装置安插于所述连接器上，依据所述高级错误报告数据，将所述快速周边组件互连装置的错误日志数据传送至所述基板管理控制器及所述高级配置和电源接口中，且若所述快速周边组件互连装置与所述连接器电性分离，所述处理器过滤所述快速周边组件互连装置的所述错误日志数据，以使所述基板管理控制器及所述高级配置和电源接口接收过滤后的所述错误日志数据。
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