CN117632038A - 损耗平衡方法、存储器存储装置及存储器控制电路单元 - Google Patents
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- 230000005055 memory storage Effects 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 21
- 230000004044 response Effects 0.000 claims abstract description 16
- 230000001960 triggered effect Effects 0.000 claims description 9
- 230000000875 corresponding effect Effects 0.000 description 50
- 238000010586 diagram Methods 0.000 description 15
- 238000012937 correction Methods 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000013507 mapping Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000002035 prolonged effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000012005 ligant binding assay Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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Abstract
本发明提供一种损耗平衡方法、存储器存储装置及存储器控制电路单元。所述方法包括：记录多个实体单元各别对应的损耗计数值；获得多个第一实体单元的总数，其中每一个第一实体单元所对应的第一损耗计数值符合第一条件；响应于所述总数符合第二条件，触发损耗平衡操作；以及在损耗平衡操作中，将至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中。由此，可对针对可复写式非易失性存储器模块执行的损耗平衡操作进行优化。
Description
技术领域
本发明涉及一种存储器管理技术，尤其涉及一种损耗平衡方法、存储器存储装置及存储器控制电路单元。
背景技术
智能手机、平板计算机及笔记本计算机在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，在可复写式非易失性存储器模块使用一段时间后，可复写式非易失性存储器模块中的实体区块往往会出现损耗程度不均的情况。例如，在采用冷热数据分类存储的可复写式非易失性存储器模块中，用以存储热数据的实体区块的损耗程度增加较快，而用以存储冷数据的实体区块的损耗程度则不易增加。当某些实体区块的损耗程度过高时，此些实体区块很容易成为坏块，进而导致可复写式非易失性存储器模块的使用寿命缩短。因此，常见的存储器管理策略包含针对可复写式非易失性存储器模块中损耗程度最高(相对较高)及最低(相对较低)的实体区块执行损耗平衡(Wear Leveling, WL)，以使可复写式非易失性存储器模块整体的损耗程度的分布更佳均匀。
然而，现行的损耗平衡技术的技术目标都是着重在提高损耗平衡操作中对需要执行损耗平衡的实体区块的挑选策略，而忽略太过频繁的执行损耗平衡，可能对可复写式非易失性存储器模块造成过度的写入放大(Write Amplification)，进而缩短可复写式非易失性存储器模块的使用寿命等问题。
发明内容
本发明提供一种损耗平衡方法、存储器存储装置及存储器控制电路单元，可对针对可复写式非易失性存储器模块执行的损耗平衡操作进行优化，以延长可复写式非易失性存储器模块的使用寿命。
本发明的范例实施例提供一种损耗平衡方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述损耗平衡方法包括：记录所述多个实体单元各别对应的损耗计数值；获得所述多个实体单元中的多个第一实体单元的总数，其中每一个第一实体单元所对应的第一损耗计数值符合第一条件；响应于所述总数符合第二条件，触发损耗平衡操作；以及在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：记录所述多个实体单元各别对应的损耗计数值；获得所述多个实体单元中的多个第一实体单元的总数，其中每一个第一实体单元所对应的第一损耗计数值符合第一条件；响应于所述总数符合第二条件，触发损耗平衡操作；以及在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：记录所述多个实体单元各别对应的损耗计数值；获得所述多个实体单元中的多个第一实体单元的总数，其中每一个第一实体单元所对应的第一损耗计数值符合第一条件；响应于所述总数符合第二条件，触发损耗平衡操作；以及在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
基于上述，在记录可复写式非易失性存储器模块中的多个实体单元各别对应的损耗计数值后，多个第一实体单元的总数可被获得，且每一个第一实体单元所对应的第一损耗计数值符合第一条件。尔后，响应于所述总数符合第二条件，损耗平衡操作可被触发，以在损耗平衡操作中，将损耗计数值较小的第二实体单元中的有效数据搬移至所述第一实体单元中。由此，可对针对可复写式非易失性存储器模块执行的损耗平衡操作进行优化，进而延长可复写式非易失性存储器模块的使用寿命。
附图说明
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的范例实施例所示出的实体单元的损耗计数值的分布的示意图；
图8是根据本发明的范例实施例所示出的损耗平衡方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory, RAM)112、只读存储器(read only memory, ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。
在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。
在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive, SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication, NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System, GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。
图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital, SD)卡32、小型快闪(Compact Flash, CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card, eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package, eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。
连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是兼容于外设部件互连(Peripheral Component Interconnect Express, PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(SerialAdvanced Technology Attachment, SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment, PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers, IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I, UHS-I)接口标准、超高速二代(Ultra High Speed-II, UHS-II)接口标准、存储棒(Memory Stick, MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage, UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated DeviceElectronics, IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。
存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell, SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell, MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell, TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell, QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。
在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit, LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit, MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte, B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。
图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52、存储器接口53及错误检查与校正电路54。
存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。
在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。
主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是兼容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是兼容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code, ECC)和/或错误检查码(error detecting code, EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元42还包括缓冲存储器55与电源管理电路56。缓冲存储器55是连接至存储器管理电路51并且用以暂存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。
在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。
图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)~610(B)逻辑地分组至存储区601与闲置(spare)区602。
在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。在一范例实施例中，一个虚拟区块亦可包括一或多个实体区块。
存储区601中的实体单元610(0)~610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)~610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)~610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。
存储器管理电路51可配置逻辑单元612(0)~612(C)以映射存储区601中的实体单元610(0)~610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address, LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。
须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前储存的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前储存的数据为无效数据。
存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。
在一范例实施例中，存储器管理电路51可记录可复写式非易失性存储器模块43中的多个实体单元各别对应的损耗计数值。例如，一个实体单元对应的损耗计数值可反映此实体单元的损耗程度。例如，一个实体单元对应的损耗计数值可正相关于此实体单元的损耗程度。亦即，一个实体单元对应的损耗计数值越大，表示此实体单元的损耗程度越高。
在一范例实施例中，一个实体单元对应的损耗计数值与此实体单元被抹除的次数、被程序化的次数和/或被读取的次数有关。例如，一个实体单元对应的损耗计数值可正相关于此实体单元被抹除的次数、被程序化的次数和/或被读取的次数。亦即，一个实体单元对应的损耗计数值越大，表示此被抹除的次数、被程序化的次数和/或被读取的次数越高。
在一范例实施例中，存储器管理电路51可获得所述多个实体单元中特定的实体单元(亦称为第一实体单元)的总数。其中，每一个第一实体单元所对应的损耗计数值(亦称为第一损耗计数值)须符合特定条件(亦称为第一条件)。亦即，若某一个实体单元所对应的损耗计数值符合第一条件，则此实体单元可被识别或标记为第一实体单元。然而，若某一个实体单元所对应的损耗计数值不符合第一条件，则此实体单元可不被识别或标记为第一实体单元。
在一范例实施例中，所述第一条件包括实体单元所对应的损耗计数值须大于一个门槛值(亦称为第一门槛值)。亦即，若某一个实体单元所对应的损耗计数值大于第一门槛值，则此实体单元可被识别或标记为第一实体单元。然而，若某一个实体单元所对应的损耗计数值不大于第一门槛值，则此实体单元不可识别或标记为第一实体单元。在一范例实施例中，存储器管理电路51可动态设定所述第一门槛值。
在一范例实施例中，所述第一门槛值可介于可复写式非易失性存储器模块43中的多个实体单元所对应的最大损耗计数值与平均损耗计数值之间。此最大损耗计数值为可复写式非易失性存储器模块43中的多个实体单元所各别对应的损耗计数值中的最大者。此平均损耗计数值可反映可复写式非易失性存储器模块43中的多个实体单元所各别对应的损耗计数值的平均值(或中位数)。
在一范例实施例中，存储器管理电路51可根据此最大损耗计数值与此平均损耗计数值之间的差值获得一个数值(亦称为第一数值)。须注意的是，第一数值可小于上述差值。例如，存储器管理电路51可将所述差值除以N，以获得第一数值，其中N可为大于1的任意数值。例如，假设此最大损耗计数值与此平均损耗计数值之间的差值为K，则存储器管理电路51可将K除以2或3，并取K/2或K/3所最接近的整数(可为向上取整或向下取整)作为第一数值。
在一范例实施例中，存储器管理电路51可根据此平均损耗计数值与第一数值获得第一门槛值。特别是，第一门槛值与此平均损耗计数值之间的差值可受第一数值控制(或影响)。例如，存储器管理电路51可将此平均损耗计数值加上第一数值，以获得第一门槛值。例如，第一门槛值可反映此平均损耗计数值与第一数值的和。在一范例实施例中，通过将第一门槛值设定为大于此平均损耗计数值，搭配后续关于损耗平衡操作的触发条件的设定，可降低损耗平衡操作被触发的频率，和/或减少每一次被执行损耗平衡操作的实体单元的数量。
在一范例实施例中，如表1所示，表1为30个实体单元的损耗计数值PE(1)~PE(30)的示意图。
表1：
在表1中，损耗计数值PE(i)表示这30个实体单元中的第i个实体单元(即编号为“i”的实体单元)的损耗计数值。根据表1，可获得这30个实体单元所对应的最大损耗计数值为“180”以及这30个实体单元所对应的平均损耗计数值约为“123”。这30个实体单元所对应的最大损耗计数值与平均损耗计数值之间的差值为“57”(即K=57)。在一范例实施例中，假设N=2，则可根据K/2获得第一数值约为“28”，并可进一步获得第一门槛值为“151”(即123+28=151)。或者，在一范例实施例中，假设N=3，则可根据K/3获得第一数值为“19”，并可进一步获得第一门槛值为“142”(即123+19=142)。
图7是根据本发明的范例实施例所示出的实体单元的损耗计数值的分布的示意图。请参照图7，假设可复写式非易失性存储器模块43包括M个实体单元。每一个实体单元都对应一个损耗计数值。例如，编号为“1”的实体单元对应于损耗计数值PE(1)，编号为“2”的实体单元对应于损耗计数值PE(2)等，依此类推。
在图7的范例实施例中，损耗计数值PE(Max)用以表示这M个实体单元所对应的最大损耗计数值。损耗计数值PE(Avg)用以表示这M个实体单元所对应的平均损耗计数值。此外，参数TH(1)用以表示第一门槛值。例如，参数TH(1)可介于损耗计数值PE(Max)与PE(Avg)之间。例如，参数TH(1)与损耗计数值PE(Avg)之间的差值可受前述第一数值控制(或影响)。例如，第一数值可根据损耗计数值PE(Max)与PE(Avg)之间的差值获得。存储器管理电路51可将所对应的损耗计数值大于参数TH(1)的实体单元识别或标记为第一实体单元。
在一范例实施例中，存储器管理电路51可判断第一实体单元的总数是否符合特定条件(亦称为第二条件)。响应于第一实体单元的总数符合第二条件，存储器管理电路51可触发损耗平衡(Weal Leveling, WL)操作。然而，若第一实体单元的总数不符合第二条件，存储器管理电路51可不触发此损耗平衡操作。
在一范例实施例中，存储器管理电路51可判断第一实体单元的总数是否大于一个门槛值(亦称为第二门槛值)。例如，第二门槛值可为大于1的任意整数，且第二门槛值可根据实务需求进行设定或调整。响应于第一实体单元的总数大于第二门槛值，存储器管理电路51可判定第一实体单元的总数符合第二条件。然而，若第一实体单元的总数不大于第二门槛值，存储器管理电路51可判定第一实体单元的总数不符合第二条件。
以图7为例，假设存储器管理电路51统计所对应的损耗计数值大于参数TH(1)的实体单元(即第一实体单元)的总数为P。若P大于参数TH(2)(即第二门槛值)，存储器管理电路51可判定第一实体单元的总数符合第二条件并主动触发并执行损耗平衡操作。然而，若P不大于参数TH(2)，存储器管理电路51可判定第一实体单元的总数不符合第二条件且暂不触发损耗平衡操作。
在一范例实施例中，响应于损耗平衡操作被触发，在损耗平衡操作中，存储器管理电路51可将可复写式非易失性存储器模块43中的至少一实体单元(亦称为第二实体单元)中的有效数据搬移至所述多个第一实体单元的至少其中之一中。特别是，每一个第二实体单元所对应的损耗计数值(亦称为第二损耗计数值)会小于每一个第一实体单元所对应的损耗计数值(即第一损耗计数值)。
在一范例实施例中，在损耗平衡操作中，损耗计数值相对较低的实体单元(即第二实体单元)所存储的有效数据会被搬移(包括复制)至损耗计数值相对较高的实体单元(即第一实体单元)中进行保存。尔后，损耗计数值相对较低的实体单元(即第二实体单元)可被抹除并且可用于写入新数据。因此，通过执行损耗平衡操作，多个实体单元所对应的损耗计数值可被拉近(即均匀化或平均化)，从而避免因特定实体单元被过度使用而导致可复写式非易失性存储器模块43的使用寿命缩短。
在一范例实施例中，响应于所述损耗平衡操作被触发，存储器管理电路51可参照图7的实体单元的损耗计数值的分布，从图6的实体单元610(0)~610(A)(即存储区601)中挑选一或多个当前有储存有效数据且对应于最小或相对较小的损耗计数值的实体单元作为有效数据的来源节点(即第二实体单元)。同时，存储器管理电路51可从图6的实体单元610(A+1)~610(B)(即闲置区602)中挑选属于第一实体单元且对应于最大或相对较大的损耗计数值的实体单元作为有效数据的目标节点。然后，在所述损耗平衡操作中，存储器管理电路51可从所选定的有效数据的来源节点中读取有效数据并将所读取的有效数据重新存储至有效数据的目标节点中。
在一范例实施例中，响应于第一实体单元的总数符合第二条件并主动触发并执行损耗平衡操作，可视为是在触发传统的损耗平衡机制之前，根据第一实体单元的总数来提前执行损耗平衡操作。由此，可避免在经过一段时间后因为同时侦测到大量损耗计数值非常高的实体单元而导致需要快速且频繁的执行损耗平衡操作，而影响到存储器存储装置10或可复写式非易失性存储器模块43的存取效能。
在一范例实施例中，通过根据第一实体单元的总数来提前执行损耗平衡操作，存储器管理电路51可适度调配多个损耗平衡操作之间的间隔时间(或等待时间)。在此等待时间内，存储器管理电路51可暂停执行损耗平衡操作。在经过此等待时间后，存储器管理电路51可接续执行下一个损耗平衡操作，以进行数据搬移。由此，相较于传统上因为同时侦测到大量损耗计数值非常高的实体单元而导致需要快速且频繁的执行损耗平衡操作，通过提前并分散执行所需的损耗平衡操作，可减少所执行的损耗平衡操作对存储器存储装置10或可复写式非易失性存储器模块43的存取效能造成的不良影响(例如减少损耗平衡操作对存储器存储装置10或可复写式非易失性存储器模块43的数据传输频宽的占用)。
图8是根据本发明的范例实施例所示出的损耗平衡方法的流程图。请参照图8，在步骤S801中，记录多个实体单元各别对应的损耗计数值。在步骤S802中，获得所述多个实体单元中的多个第一实体单元的总数。每一个第一实体单元所对应的第一损耗计数值符合第一条件。在步骤S803中，判断所述总数是否符合第二条件。若所述总数符合第二条件，在步骤S804中，触发损耗平衡操作。在步骤S805中，在损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中。每一个第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。然而，若所述总数不符合第二条件，则可回到步骤S801，持续记录并更新所述多个实体单元各别对应的损耗计数值。
然而，图8中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图8中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图8的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，本发明的范例实施例所提出的损耗平衡方法、存储器存储装置及存储器控制电路单元，可根据第一实体单元的总数，来决定是否提早触发损耗平衡操作。由此，可对针对可复写式非易失性存储器模块执行的损耗平衡操作进行优化(包括降低损耗平衡操作对存储器存储装置或可复写式非易失性存储器模块的数据传输频宽造成的影响)，并可延长可复写式非易失性存储器模块的使用寿命。另一方面，通过将第一门槛值设定为大于此平均损耗计数值，搭配本发明的范例实施例所提出的关于损耗平衡操作的触发条件的设定，可降低损耗平衡操作被触发的频率，和/或减少每一次被执行损耗平衡操作的实体单元的数量。由此，同样可达到延长可复写式非易失性存储器模块的使用寿命的效果。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种损耗平衡方法，其特征在于，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述损耗平衡方法包括：
记录所述多个实体单元各别对应的损耗计数值；
获得所述多个实体单元中的多个第一实体单元的总数，其中每一个所述第一实体单元所对应的第一损耗计数值大于第一门槛值；
响应于所述总数大于第二门槛值，触发损耗平衡操作；以及
在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个所述第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
2.根据权利要求1所述的损耗平衡方法，其中所述第一门槛值介于所述多个实体单元所对应的最大损耗计数值与平均损耗计数值之间。
3.根据权利要求2所述的损耗平衡方法，还包括：
获得所述多个实体单元所对应的所述最大损耗计数值与所述平均损耗计数值；
根据所述最大损耗计数值与所述平均损耗计数值之间的差值获得第一数值，其中所述第一数值小于所述差值；以及
根据所述平均损耗计数值与所述第一数值获得所述第一门槛值，其中所述第一门槛值与所述平均损耗计数之间的差值受所述第一数值控制。
4.根据权利要求3所述的损耗平衡方法，其中根据所述最大损耗计数值与所述平均损耗计数值之间的所述差值获得所述第一数值的步骤包括：
将所述差值除以N，以获得所述第一数值，其中N可为大于1的任意数值。
5.根据权利要求3所述的损耗平衡方法，其中根据所述平均损耗计数值与所述第一数值获得所述第一门槛值的步骤包括：
将所述平均损耗计数值加上所述第一数值，以获得所述第一门槛值。
6.根据权利要求1所述的损耗平衡方法，还包括：
响应于所述总数不大于所述第二门槛值，不触发所述损耗平衡操作。
7.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其包括多个实体单元；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以：
记录所述多个实体单元各别对应的损耗计数值；
获得所述多个实体单元中的多个第一实体单元的总数，其中每一个所述第一实体单元所对应的第一损耗计数值大于第一门槛值；
响应于所述总数大于第二门槛值，触发损耗平衡操作；以及
在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个所述第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
8.根据权利要求7所述的存储器存储装置，其中所述第一门槛值介于所述多个实体单元所对应的最大损耗计数值与平均损耗计数值之间。
9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：
获得所述多个实体单元所对应的所述最大损耗计数值与所述平均损耗计数值；
根据所述最大损耗计数值与所述平均损耗计数值之间的差值获得第一数值，其中所述第一数值小于所述差值；以及
根据所述平均损耗计数值与所述第一数值获得所述第一门槛值，其中所述第一门槛值与所述平均损耗计数之间的差值受所述第一数值控制。
10.根据权利要求9所述的存储器存储装置，其中根据所述最大损耗计数值与所述平均损耗计数值之间的所述差值获得所述第一数值的操作包括：
将所述差值除以N，以获得所述第一数值，其中N可为大于1的任意数值。
11.根据权利要求9所述的存储器存储装置，其中根据所述平均损耗计数值与所述第一数值获得所述第一门槛值的操作包括：
将所述平均损耗计数值加上所述第一数值，以获得所述第一门槛值。
12.根据权利要求7所述的存储器存储装置，其中所述存储器控制电路单元还用以：
响应于所述总数不大于所述第二门槛值，不触发所述损耗平衡操作。
13.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以：
记录所述多个实体单元各别对应的损耗计数值；
获得所述多个实体单元中的多个第一实体单元的总数，其中每一个所述第一实体单元所对应的第一损耗计数值大于第一门槛值；
响应于所述总数大于第二门槛值，触发损耗平衡操作；以及
在所述损耗平衡操作中，将所述多个实体单元中的至少一第二实体单元中的有效数据搬移至所述多个第一实体单元的至少其中之一中，其中每一个所述第二实体单元所对应的第二损耗计数值小于所述第一损耗计数值。
14.根据权利要求13所述的存储器控制电路单元，其中所述第一门槛值介于所述多个实体单元所对应的最大损耗计数值与平均损耗计数值之间。
15.根据权利要求14所述的存储器控制电路单元，其中所述存储器管理电路还用以：
获得所述多个实体单元所对应的所述最大损耗计数值与所述平均损耗计数值；
根据所述最大损耗计数值与所述平均损耗计数值之间的差值获得第一数值，其中所述第一数值小于所述差值；以及
根据所述平均损耗计数值与所述第一数值获得所述第一门槛值，其中所述第一门槛值与所述平均损耗计数之间的差值受所述第一数值控制。
16.根据权利要求15所述的存储器控制电路单元，其中根据所述最大损耗计数值与所述平均损耗计数值之间的所述差值获得所述第一数值的操作包括：
将所述差值除以N，以获得所述第一数值，其中N可为大于1的任意数值。
17.根据权利要求15所述的存储器控制电路单元，其中根据所述平均损耗计数值与所述第一数值获得所述第一门槛值的操作包括：
将所述平均损耗计数值加上所述第一数值，以获得所述第一门槛值。
18.根据权利要求13所述的存储器控制电路单元，其中所述存储器管理电路还用以：
响应于所述总数不大于所述第二门槛值，不触发所述损耗平衡操作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410101917.4A CN117632038B (zh) | 2024-01-25 | 2024-01-25 | 损耗平衡方法、存储器存储装置及存储器控制电路单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410101917.4A CN117632038B (zh) | 2024-01-25 | 2024-01-25 | 损耗平衡方法、存储器存储装置及存储器控制电路单元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117632038A true CN117632038A (zh) | 2024-03-01 |
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Family
ID=90035780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202410101917.4A Active CN117632038B (zh) | 2024-01-25 | 2024-01-25 | 损耗平衡方法、存储器存储装置及存储器控制电路单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117632038B (zh) |
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| CN117632038B (zh) | 2024-04-02 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |