CN117631887A - 驱动电路、主动笔及触控面板 - Google Patents

驱动电路、主动笔及触控面板 Download PDF

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Abstract

一种驱动电路、主动笔及触控面板，驱动电路用于向电容性负载提供驱动电压，包括：第一正负电压产生电路、至少一个第二正负电压产生电路和开关电路，第一正负电压产生电路和至少一个第二正负电压产生电路通过开关电路连接与负载连接；第一正负电压产生电路用于输出第一正电压和第一负电压，第二正负电压产生电路用于输出第二正电压和第二负电压，第一正电压大于第二正电压，第一负电压小于第二负电压，开关电路用于断开和闭合，以使驱动电路向负载提供在第一正电压和第一负电压之间阶梯式上升和下降的驱动电压。该驱动电路可以为负载提供正负高压的同时，降低驱动电路的功耗。

Description

驱动电路、主动笔及触控面板
技术领域
本申请涉及触控技术领域，并且更具体地，涉及驱动电路、主动笔及触控面板。
背景技术
随着电子设备的快速发展，主动笔、触控屏得到了广泛的应用。目前移动终端所采用的触控屏主要有电容式触控屏和电阻式触控屏两种，其中电容式触控屏以其良好的清晰度、透光率和触感，得到了越来越多用户的青睐。
电容式触控屏除了可以用手指直接触控操作以外，还可以通过主动式触控手写笔(下文简称主动笔)代替手指进行触控操作。主动笔和触控屏之间的互动依靠主动笔发出的打码信号进行。为了提高主动笔的灵敏度和准确性，需要提高打码信号的电压幅度，以提升信噪比。但较高的电压幅度导致主动笔功耗过大。因此，如何在提供具有高信噪比的打码信号的同时，降低主动笔的功耗是一项亟待解决的技术问题。
发明内容
本申请实施例提供了一种驱动电路、主动笔及触控面板，该驱动电路可以为负载提供正负高压的同时，降低驱动电路的功耗。
第一方面，提供一种驱动电路，用于向电容性负载提供驱动电压，所述驱动电路包括：第一正负电压产生电路、至少一个第二正负电压产生电路和开关电路，所述第一正负电压产生电路和所述至少一个第二正负电压产生电路通过所述开关电路与所述负载连接；所述第一正负电压产生电路用于输出第一正电压和第一负电压，所述第二正负电压产生电路用于输出第二正电压和第二负电压，所述第一正电压大于所述第二正电压，所述第一负电压小于所述第二负电压，所述开关电路用于断开和闭合，以使所述驱动电路在向所述负载提供在所述第一正电压和所述第一负电压之间阶梯式上升和下降的驱动电压。
本申请的实施例中，通过在驱动电路中引入第二正负电压产生电路，其能产生数值在第一正电压和第一负电压之间的中间电压，通过第二正负电压产生电路依次对负载进行充电或放电，使得驱动电路能够向负载提供阶梯式变化的驱动电压，每次充电或放电后负载的电压也呈阶梯式变化。相比于传统的方波驱动电压，阶梯式的驱动电压能够有效降低整体电源的功耗，同时提升驱动电路输出的电压幅度。
在一些可能的实现方式中，所述第二正负电压产生电路包括：多个电源，所述多个电源中的一个用于输出所述第二正电压，所述多个电源中的另一个用于输出所述第二负电压；或多个储能电容，所述储能电容通过所述开关电路与所述负载连接，并与所述第二正负电压产生电路并联，所述储能电容中的一个用于输出所述第二正电压，所述储能电容中的另一个用于输出所述第二负电压。
在一些可能的实现方式中，所述开关电路具体用于，在第一时段控制部分所述至少一个第二正负电压产生电路依次对所述负载充电至所述负载的电压从所述第一负电压上升至所述第二负电压；在第二时段控制所述负载对地放电至所述负载的电压上升为地电压；在第三时段控制部分所述至少一个第二正负电压产生电路依次对所述负载充电至所述负载的电压从所述地电压上升至所述第二正电压；在第四时段控制所述第一正负电压产生电路对所述负载充电至所述负载的电压从所述第二正电压上升至所述第一正电压；在第五时段控制所述负载依次对部分所述至少一个第二正负电压产生电路放电至所述负载的电压从所述第一正电压下降至所述第二正电压；在第六时段控制所述负载对地放电至所述负载的电压下降为所述地电压；在第七时段控制所述负载依次对部分所述至少一个第二正负电压产生电路放电至所述负载的电压从所述地电压下降至所述第二负电压；在第八时段控制所述负载对所述第一正负电压产生电路放电至所述负载的电压从所述第二负电压下降至所述第一负电压。
在一些可能的实现方式中，所述开关电路包括第一开关单元、第二开关单元、以及第三开关单元；所述第一开关单元连接于所述第一正负电压产生电路与所述负载之间，所述第二开关单元连接于所述第二正负电压产生电路与所述负载之间，所述第三开关单元连接于所述负载与地之间；所述第一开关单元用于在所述第四时段或所述第八时段闭合，以使所述第一正负电压产生电路向所述负载充电至所述第一正电压，或使所述负载向所述第一正负电压产生电路放电至所述第一负电压；所述第二开关单元用于在所述第一时段、所述第三时段、所述第五时段、或所述第七时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二负电压、所述第二正电压，或使所述负载向所述第二正负电压产生电路放电至所述第二正电压、第二负电压；所述第三开关单元用于在所述第二时段或所述第六时段闭合，以使所述负载对地放电至所述地电压。
在一些可能的实现方式中，所述第一开关单元包括第一开关和第二开关，所述第一开关和所述第二开关的一端与所述第一正负电压产生电路连接，另一端与所述负载连接，所述第一开关用于在所述第四时段闭合，以使所述第一正负电压产生电路向所述负载充电至所述第一正电压；所述第二开关用于在所述第八时段闭合，以使所述负载向所述第一正负电压产生电路放电至所述第一负电压。
在一些可能的实现方式中，所述第二开关单元包括第三开关和第四开关，所述第三开关和所述第四开关的一端与所述第二正负电压产生电路连接，另一端与所述负载连接；所述第三开关用于在所述第三时段或所述第五时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二正电压，或使所述负载向所述第二正负电压产生电路放电至所述第二正电压；所述第四开关用于在所述第一时段或所述第七时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二负电压，或使所述负载向所述第二正负电压产生电路放电至所述第二负电压。
在一些可能的实现方式中，所述第三开关单元包括第五开关，所述第五开关的一端与地连接，另一端与所述负载连接；所述第五开关用于在所述第二时段或所述第六时段闭合，以使所述负载对地放电至所述地电压。
在一些可能的实现方式中，所述开关单元还包括第四开关单元，所述第一开关单元、所述第二开关单元以及所述第三开关单元通过所述第四开关单元与所述负载连接。
在一些可能的实现方式中，所述第四开关单元包括第六开关和第七开关，所述第六开关的一端与所述第三开关连接，另一端与所述负载连接；所述第七开关的一端与所述第四开关连接，另一端与所述负载连接。
在一些可能的实现方式中，所述第五开关包括并联的第一子开关和第二子开关，所述第四开关单元还包括第八开关和第九开关，所述第八开关的一端与所述第一子开关和所述第六开关连接，另一端与所述负载连接；所述第九开关的一端与所述第二子开关和所述第七开关连接，另一端与所述负载连接。
在一些可能的实现方式中，所述第二开关单元包括多个所述第三开关和多个所述第四开关，所述第四开关单元包括多个所述第六开关和多个所述第七开关；所述第三开关的数量与所述第六开关的数量相等，所述第四开关的数量与所述第七开关的数量相等。
在一些可能的实现方式中，多个所述第六开关中的一个与所述第一开关和多个所述第三开关中的一个连接；多个所述第七开关中的一个与所述第二开关和多个所述第四开关中的一个连接。
在一些可能的实现方式中，所述开关电路中的开关单元包括PMOS和NMOS；其中所述PMOS为P型LDMOS，所述NMOS为N型LDMOS。
在一些可能的实现方式中，所述至少一个第二正负电压产生电路中的至少部分，被配置为具有使能和禁止使能的功能。
在一些可能的实现方式中，所述驱动电路还包括控制电路，所述控制电路与所述开关电路连接，用于控制所述开关电路断开和闭合。
在一些可能的实现方式中，所述控制电路包括齐纳二极管，所述控制电路具体用于通过所述齐纳二极管控制PMOS、NMOS的栅极与源极之间的电压差，以使所述PMOS器件、NMOS器件导通和关断。
在一些可能的实现方式中，所述时段之间设置有用于切换所述开关电路的死区时间。
在一些可能的实现方式中，所述负载为电容式主动笔的笔尖电极，或者，所述负载为触控面板中的触控电极。
第二方面，提供一种主动笔，所述主动笔包括第一方面任一可能的实现方式中的驱动电路，以及与所述驱动电路连接的笔尖电极，所述驱动电路用于向所述笔尖电极提供驱动电压。
第三方面，提供一种触控面板，所述触控面板包括第一方面任一可能的实现方式中的驱动电路，以及与所述驱动电路连接的触控电极，所述驱动电路用于向所述触控电极提供驱动电压。
附图说明
图1是本申请实施例一种应用场景的示意图。
图2是传统的主动笔的驱动电路的示意图。
图3是图2所示的驱动电路输出的驱动电压的示意图。
图4是本申请实施例的一种驱动电路的示意图。
图5是图4所示的驱动电路输出的驱动电压的波形示意图。
图6是本申请实施例的另一种驱动电路的示意性结构图。
图7是本申请实施例一种多级正负电压驱动电压的波形示意图。
图8是本申请实施例的一种驱动电路的示意性结构图。
图9是本申请实施例的另一种驱动电路的示意性结构图。
图10是本申请实施例的又一种驱动电路的示意性结构图。
图11是本申请驱动电路的再一种驱动电路的示意性结构图。
图12是本申请驱动电路的一种驱动电路的具体结构图。
图13是本申请一种非对称LDMOS与电源的连接方式示意图。
图14是本申请实施例的一种非对称LDMOS与电源的连接方式示意图。
图15是本申请实施例的另一种驱动电路的示意性结构图。
图16是图15所示的驱动电路输出的驱动电压的波形示意图。
图17是本申请实施例的一种控制电路的示意性结构图。
图18是本申请实施例的一种控制电路的时序图。
图19是本申请实施例的另一种控制电路的示意性结构图。
具体实施方式
应理解，在本申请实施例和所附权利要求书中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。例如，在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“上述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
下面将结合附图，对本申请实施例中的技术方案进行描述。
本申请涉及一种打码信号的产生电路，应用于主动笔等需要产生打码信号的电子设备。首先，对常见的主动笔与终端设备的使用场景进行简单介绍。图1是目前常见的主动笔11与具有触控屏的终端设备12配合使用的场景示意图。如图1所示，主动笔11用于书写或输入指令到终端设备12。示例性地，终端设备12可以是电脑屏幕、移动设备、绘画板等。主动笔11包括笔尖111，为了实现主动笔11与终端设备12之间的通信，笔尖111需要发出打码信号。在主动笔11实现打码通信时，通常主动笔的笔壳是接地的，信号源提供的打码信号直接加在主动笔的笔尖上。
为了提高主动笔11与终端设备12之间的通讯的信噪比，笔尖111上的打码信号通常是高压信号。电压幅度较高的打码信号有助于提高信噪比，但同时，使得打码信号的驱动电路功耗过大。
一种传统的主动笔的驱动电路如图2所示。该驱动电路包括上拉网络和下拉网络，控制电路通过频率为f的控制信号驱动上拉网络和下拉网络输出如图3所示的高压的脉冲宽度调制(pulse width modulation，PWM)方波信号，对负载电容CL交替进行充电和放电。如图3所示，该方波信号的幅度位于0～HV，HV为电源电压，由此，可以计算出电源在驱动电路输出驱动信号的过程中所作的有效功的功率为P＝CL×HV2×f。
为了降低上下拉网络在上拉、下拉期间驱动电路的平均电流，本申请实施例通过引入如图4所示的正电源电压0.5HV和负电源电压-0.5HV以及开关SA、SB、SC，可以实现如图5所示的阶梯式电压，即阶梯波驱动信号。在同样的打码频率f下，在同一个周期内，电源0.5HV只在负载电容CL输出电压从0上升到0.5HV这个阶段消耗能量，因此电源0.5HV在输出驱动信号的过程中消耗的平均电流为0.5HV×CL×f，对应的平均功率P1＝0.25×CL×HV2×f，同理可知电源-0.5HV所对应的平均功率P2＝0.25×CL×HV2×f，即系统电源总的消耗功率为P＝P1+P2＝0.5×CL×HV2×f。也就是说，对于同样的驱动信号的幅度与频率，输出阶梯波驱动信号所消耗的平均功率是输出方波驱动信号所消耗的平均功率的一半。
有鉴于此，本申请实施例提供了一种驱动电路，能够输出拥有多级台阶的阶梯波驱动信号，提升驱动电路输出的电压幅度的同时降低驱动电路的消耗功率。
图6为本申请一种驱动电路的结构示意图，如图6所示，驱动电路100包括第一正负电压产生电路101、至少一个第二正负电压产生电路102和开关电路103，第一正负电压产生电路101通过开关电路103与负载连接，第二电压产生电路102通过开关电路103与负载连接。
具体来说，第一正负电压产生电路101可以产生第一正电压、第一负电压，第二正负电压产生电路102可以产生第二正电压、第二负电压。多个第二正负电压产生电路102可以产生多个不同的第二正电压、第二负电压。并且，第一正电压大于第二正电压，第一负电压小于第二负电压，换言之，第二正负电压产生电路102可以产生多个数值在第一正电压和第一负电压之间的中间电压。通过控制开关电路的断开和闭合，能够使得驱动电路能够为负载提供在第一正电压和第一负电压之间呈多级阶梯式上升和下降的驱动电压。由此，相比于传统的方波驱动电路，本申请提供的驱动电路100能够有效降低驱动电路的功耗。
另外，得益于驱动电路的功耗降低，第一正负电压产生电路101产生的第一正电压和第一负电压可以被设置成具有更高的电压幅度。示例性地，相比于图4中的驱动电路，图6中的驱动电路100的电压幅度可以被设置成-HV～HV。在另一个示例中，图6中驱动电路100的电压幅度也可以被设置成-2HV～2HV。由此，在驱动电路100的电压幅度接近的情况下，能够降低驱动电路100的消耗功率，或者在驱动电路100消耗功率相近的情况下，有助于提升驱动电路100输出的驱动电压的电压幅度。
图7示出了驱动电路100能够输出的一种驱动信号的波形图。通过控制开关电路103，可以使得驱动电路100输出至少具有三级台阶的阶梯式驱动信号。应理解，图7中仅示出了第一正负电压分别为HV、-HV，第二正负电压分别为0.5HV、-0.5HV的情况，在一些其他的示例中，第一正负电压也可以分别为2HV、-2HV，第二正负电压也可以分别为HV、-HV。
具体地，结合图6和图7，驱动信号的一个周期可以被划分为至少8个时段。
在第一时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从第一负电压-HV上升至第二负电压-0.5HV。
在第二时段内，开关电路103用于控制负载200对地放电，使负载200的电压从第二负电压-0.5HV上升至地电压0V。
在第三时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从地电压0V上升至第二正电压0.5HV。
在第四时段内，开关电路103用于控制第一正负电压产生电路101对负载200充电，使负载200的电压从第二正电压0.5HV上升至第一正电压HV。
在第五时段内，开关电路103用于控制负载200对第二正负电压产生电路102放电，使负载200的电压从第一正电压HV下降至第二正电压0.5HV。
在第六时段内，开关电路103用于控制负载200对地放电，使负载200的电压从第二正电压0.5HV下降至地电压0V。
在第七时段内，开关电路103用于控制负载200对第二正负电压产生电路102放电，使负载200的电压从地电压0V下降至第二负电压-0.5HV。
在第八时段内，开关电路103用于控制负载200对第一正负电压产生电路101放电，使负载200的电压从第二负电压-0.5HV下降至第一负电压-HV。
根据以上过程可以看出，在第一时段和第七时段第二正负电压产生电路102输出第二负电压-0.5HV，其先后对负载200输出功率并回收功率，且电压跳变幅值为±0.5HV，在一个周期内的输出和回收的功率相互抵消，不产生额外的功耗。同理，在第三时段和第五时段第二正负电压产生电路102输出第二正电压0.5HV，其先后对负载200输出功率并回收功率，电压跳变幅值也为±0.5HV，同样不产生额外的功耗。而在第四时段第一正负电压产生电路101输出第一正电压HV，其将负载200的电压从0.5HV提升至HV，在周期内的消耗功率为0.5×HV2×CL×f，其中，CL为负载电容，f为驱动信号的频率。在第八时段第一正负电压产生电路101输出第一负电压-HV，其将负载200的电压从-0.5HV降低至-HV，在周期内的消耗功率为0.5×HV2×CL×f。由此，驱动电路100在周期内的总消耗功率P＝HV2×CL×f。本方案产生的阶梯波信号幅度为2HV，即在-HV～HV之间变化。与之对应的，与信号幅度相同的方波信号相比，传统的方波驱动电路产生信号幅度为0-2HV的方波信号，在相同周期内的电源消耗功率为4×HV2×CL×f。可以看出，本申请提供的驱动电路100能够在降低电源平均电流的情况下，有效降低驱动电路100的消耗功率。
需要说明的是，图7仅示出了驱动电路100包括一个第二正负电压产生电路102的情况。在一些其他的示例中，驱动电路100还可以包括多个第二正负电压产生电路。在驱动电路100包括多个第二正负电压产生电路102的情况下，可以存在多个数值不同的第二正电压和第二负电压。
例如，驱动电路100可以包括两个第二正负电压产生电路102，其中一个产生0.4HV和-0.4HV，另一个产生0.7HV和-0.7HV。与图7所示的驱动信号相比，通过控制开关电路103，可以使得包括两个第二正负电压产生电路的驱动电路100可以输出具有五级台阶的阶梯式驱动信号。此时，驱动信号的一个周期可以被划分为12个时段。具体来说，第一时段、第三时段、第五时段以及第七时段可以包括相应数量的子时段。具体地，第一时段可以包括两个子时段和第三时段可以包括两个子时段和第五时段可以包括两个子时段和第七时段可以包括两个子时段和通过多个第二正负电压产生电路102，能够进一步节省驱动电路100的功耗。
在第一子时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从第一负电压-HV上升至第二负电压-0.7HV。
在第二子时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从第二负电压-0.7HV上升至另一第二负电压-0.4HV。
在第二时段内，开关电路103用于控制负载200对地放电，使负载200的电压从前述第二负电压-0.4HV上升至地电压0V。
在第三子时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从地电压0V上升至第二正电压0.4HV。
在第四子时段内，开关电路103用于控制第二正负电压产生电路102对负载200充电，使负载200的电压从第二正电压0.4HV上升至另一第二正电压0.7HV。
在第四时段内，开关电路103用于控制第一正负电压产生电路101对负载200充电，使负载200的电压从前述第二正电压0.7HV上升至第一正电压HV。
在第五子时段内，开关电路103用于控制负载200向第二正负电压产生电路102放电，使负载200的电压从第一正电压下降至前述第二正电压0.7HV。
在第六子时段内，开关电路103用于控制负载200向第二正负电压产生电路102放电，使负载200的电压从前述第二正电压0.7HV下降至第二正电压0.4HV。
在第六时段内，开关电路103用于控制负载200对地放电，使负载200的电压从第二正电压0.4HV下降至地电压0V。
在第七子时段内，开关电路103用于控制负载200对第二正负电压产生电路102放电，使负载200的电压从地电压0HV下降至前述第二负电压-0.4HV。
在第八子时段内，开关电路103用于控制负载200对第二正负电压产生电路102放电，使负载200的电压从地电压0HV下降至第二负电压-0.7HV。
在第八时段开关电路103用于控制负载200对第一正负电压产生电路101放电，使负载200的电压从第二负电压-0.7HV下降至第一负电压-HV。
应理解，上述“时段”、“子时段”仅为了区分不同的时段，不构成对时段长短的限定。
在一个实施例中，第二正负电压产生电路102具体可以包括多个电源，电源的一端接地，一端通过开关单元103与负载200连接。多个电源分别输出多个不同的第二正电压、第二负电压。
在另一个实施例中，第二正负电压产生电路102具体可以包括多个储能电容，储能电容的一端接地，一端通过开关单元103与负载200连接。多个储能电容分别输出多个不同的第二正电压、第二负电压。
具体来说，第一正负电压产生电路101与储能电容的一端均接地，且另一端均连接至负载200，相当于第一正负电压产生电路101与储能电容并联。在本实施例中，在相应的时段，电荷在储能电容与负载电容CL之间的转移再分配，根据电荷守恒的自平衡实现多个第二正电压、第二负电压的输出。应理解，相比于负载电容CL，储能电容远大于负载电容CL。例如，在主动笔的应用中，负载电容CL可以在pF量级比如在10pF至20pF的范围内，而储能电容较负载电容CL大至少一个量级，比如大于等于100pF。
接下来，对本申请涉及的开关电路103进行详细介绍。
图8示出了驱动电路的另一种示意性结构图。
在一个实施例中，如图8所示，开关电路103包括第一开关单元1031、第二开关单元1032以及第三开关单元1033。其中，第一开关单元1031连接于第一正负电压产生电路101与负载200之间，第二开关单元1032连接于第二正负电压产生电路102与负载200之间，第三开关单元1033连接于负载200和地之间。图8所示的驱动电路300输出的电压幅度为-HV～HV，波形如图7所示的驱动电压，第一正负电压产生电路101可以输出第一正电压HV和第一负电压-HV，第一正负电压产生电路101输出第一正电压HV的输出端和输出第一负电压-HV的输出端分别与第一开关单元1031连接。第二正负电压产生电路102可以输出第二正电压0.5HV和-0.5HV。第二正负电压产生电路102输出第二正电压0.5HV的输出端和输出第二负电压-0.5HV的输出端分别和第二开关单元1032连接。
结合图7和图8，第一开关单元1031用于在第四时段第八时段分别闭合，以使第一正负电压产生电路101分别在第四时段第八时段与负载200连接，从而使负载200被充电至第一正电压HV，或被放电至第一负电压-HV。第二开关单元1032用于分别在第一时段第三时段第五时段第七时段闭合，以使第二正负电压产生电路102分别在第一时段第三时段第五时段第七时段与负载200连接，从而使负载200被充电/放电至第二正电压0.5HV，或被充电/放电至第二负电压-0.5HV。通过控制第三开关1033分别在第二时段第六时段闭合，可以使负载200在第二时段第六时段接地，从而使负载对地放电至地电压0V。
图9展示了驱动电路300的另一种结构示意图。在一个实施例中，如图9所示，开关单元103还包括第四开关单元1034，第一开关单元1031、第二开关单元1032以及第三开关单元1033均通过第四开关单元1034与负载200连接。换言之，第四开关单元1034连接于第一开关单元1031、第二开关单元1032、第三开关单元1033与负载200之间。
图10展示了为驱动电路300的一种可能的实现方式。图10中省略了第一正负电压产生电路101、第二正负电压产生电路102的结构，仅示出了其输出的电压。
在一个实施例中，如图9和图10所示，第一开关单元1031包括第一开关S1和第二开关S2，第一开关S1和第二开关S2的一端与第一正负电压产生电路101(未示出)连接，另一端与负载电容CL连接。具体来说，第一开关S1的一端连接于第一正负电压产生电路101(未示出)输出第一正电压HV的输出端，另一端与负载电容CL连接。第二开关S2的一端连接于第一正负电压产生电路101(未示出)输出第一负电压-HV的输出端，另一端与负载电容CL连接。第一开关S1和第二开关S2的另一端与负载电容CL连接可以理解为第一开关S1和第二开关S2的另一端与负载电容CL直接连接，也可以理解为第一开关S1和第二开关S2的另一端间接与负载电容CL连接，例如，第一开关S1与负载电容CL之间还可以设置有其他开关或电路元件。
结合图7与图10，第一开关S1用于在第四时段闭合，以使第一正负电压产生电路101向负载电容CL充电至第一正电压HV。第二开关用于在第八时段闭合，以使负载电容CL向第一正负电压产生电路101放电至第一负电压-HV。
请继续参见图9和图10，在一个实施例中，第二开关单元1032包括第三开关S3和第四开关S4，第三开关S3和第四开关S4的一端与第二正负电压产生电路102(未示出)连接，另一端与负载电容CL连接。具体来说，第三开关S3的一端连接于第二正负电压产生电路102(未示出)输出第二正电压0.5HV的输出端，另一端与负载电容CL连接。第四开关S4的一端连接于第二正负电压产生电路102(未示出)输出第二负电压-0.5HV的输出端，另一端与负载电容CL连接。
第三开关S3用于在第三时段闭合，以使第二正负电压产生电路102向负载电容CL充电至第二正电压0.5HV。或者，第三开关S3用于在第五时段闭合，以使负载电容CL向第二正负电压产生电路102放电至第二正电压0.5HV。第四开关S4用于在第一时段闭合，以使第二正负电压产生电路102向负载电容CL充电至第二负电压-0.5HV。或者，第四开关S4用于在第七时段闭合，以使负载电容CL向第二正负电压产生电路102放电至第二负电压-0.5HV。
在一个实施例中，如图9和10所示，第三开关单元1031包括第五开关S5，第五开关S5的一端与地连接，另一端连接于负载电容CL。
图11示出了驱动电路300的另一种可能的实现方式。与图10类似，图11同样省略了第一正负电压产生电路101、第二正负电压产生电路102的结构，仅示出了其输出的电压。
在一个实施例中，如图9和图11所示，第四开关单元1034包括第六开关S6和第七开关S7，第六开关S6的一端与并联的第一开关S1和第三开关S3的输出端连接，另一端连接于负载电容CL。第七开关S7的一端与并联的第二开关S2和第四开关S4的输出端连接，另一端连向负载电容CL。
在一个实施例中，如图9和图11所示，第五开关S5包括第一子开关S5-1和第二子开关S5-2，第四开关单元1034还可以包括第八开关S8和第九开关S9。其中，第八开关S8的一端与并联的第六开关S6和第一子开关S5-1的输出端连接，另一端与负载电容CL连接。第九开关S9的一端与并联的第七开关S7和第二子开关S5-2的输出端连接，另一端与负载电容CL连接。
基于图11所示的驱动电路300，图12示出了一种更为具体的实现方式。
在一个实施例中，如图12所示，开关电路103中的开关单元包括PMOS和NMOS。本申请实施例中涉及的开关中的至少部分开关可以用MOS管实现，优选地，均使用MOS管实现。在应用于低压驱动的场景例如电压范围在3.3V至5V的场景，PMOS器件和NMOS器件可以采用低压MOS器件；在应用于高压驱动的场景例如电压范围在40V至60V的场景时，PMOS器件例如可以采用P型LDMOS器件，NMOS器件例如可以采用N型LDMOS器件。其中，LDMOS器件可以是非对称的LDMOS器件，用来实现单项导通。
结合图11和图12，在一个实施例中，第一开关S1包括第一PMOS(图中用P1表示)，第二开关S2包括第一NMOS(图中用N1表示)。其中，第一PMOS的源极与第一正负电压产生电路101输出第一正电压HV的输出端连接。第一NMOS的源极与第一正负电压产生电路101输出第一负电压-HV的输出端连接。
第三开关S3包括第二NMOS(图中用N2表示)，第四开关S4包括第二PMOS(图中用P2表示)。其中，第二NMOS的源极与第二正负电压产生电路102输出第二正电压0.5HV的输出端连接，第二PMOS的源极与第二正负电压产生电路102输出第二负电压-0.5HV的输出端连接；第二NMOS的漏极与第一PMOS的漏极连接，第二PMOS的漏极与第一NMOS的漏极连接。
第五开关S5中，第一子开关S5-1包括第三NMOS(图中用N3表示)，第二子开关S5-2包括第三PMOS(图中用P3表示)。另外，第六开关S6包括第四PMOS(图中用P4表示)，第七开关S7包括第四NMOS(图中用N4表示)，第八开关S8包括第五PMOS(图中用P5表示)，第九开关S9包括第五NMOS(图中用N5表示)。
其中，第三NMOS的源极接地，第三NMOS的漏极与第四PMOS的漏极连接。第三PMOS的源极接地，第三PMOS的漏极与第四NMOS的漏极连接。第四PMOS的源极与并联的第一PMOS的漏极和第二NMOS的漏极的输出端连接，第四NMOS的源极与并联的第一NMOS的漏极和第二PMOS的漏极的输出端连接。第五PMOS的漏极与负载电容CL连接，第五PMOS的源极与并联的第三NMOS的漏极和第四PMOS的漏极的输出端连接。第五NMOS的漏极与负载电容CL连接，第五NMOS的源极与并联的第三PMOS的漏极与第四NMOS的漏极的输出端连接。
由此，形成了如图12所示的由PMOS和NMOS构成的PN对偶开关网络。在该PN对偶网络开关中，相邻的两个PMOS和NMOS形成一组对偶开关，分别控制两个输出的电压数值一高一低的电压产生电路到输出节点的“接入”与“断开”，其输出节点再次作为新的高/低电压接入下一对相邻的PN对偶开关，直到其输出节点最终汇聚至与负载连接的最终输出节点上。
以图12中的PN对偶网络开关为示例进行说明。在正负电压产生电路输出的正电压范围的一侧，相邻的第一PMOS和第二NMOS分别控制输出HV的第一正负电压产生电路101、输出0.5HV的第二正负电压产生电路102至输出节点A之间的“接入”和“断开”，然后输出节点A再次作为较高的输出电压，接入第四PMOS和第三NMOS中。对于相邻的第四PMOS和第三NMOS，其分别控制能够输出HV/0.5HV的输出节点A、能够输出地电压0V的接地端与输出节点C之间的“接入”和“断开”，然后输出节点C再次作为较高的输出电压，接入第三PMOS和第四NMOS中。同理，在正负电压产生电路输出的负电压范围的一侧，相邻的第一NMOS和第二PMOS分别控制输出-HV的第一正负电压产生电路101、输出-0.5HV的第二正负电压产生电路102至输出节点B之间的“接入”和“断开”，然后输出节点B作为较低的输出电压，接入第四NMOS和第三PMOS中。对于相邻的第四NMOS和第三PMOS，其分别控制能够输出-HV/-0.5HV的输出节点B、能够输出地电压0V的接地端与输出节点D之间的“接入”和“断开”，然后输出节点D再次作为较低的输出电压，接入第三PMOS和第四NMOS中。对于相邻的第三PMOS和第四NMOS，其分别控制能够输出HV/0.5HV/0V的输出节点C、能够输出-HV/-0.5HV/0V的输出节点D与输出节点E之间的“接入”和“断开”，输出节点E作为最终汇聚的输出节点，连接至负载电容CL上。
由此，通过控制对应的PMOS或NMOS的通断，该PN对偶网络开关使得驱动电路对负载输出电压台阶为-HV→-0.5HV→0V→0.5HV→HV、电压幅度为-HV～HV的正负多级阶梯式驱动电压。
另一方面，对于主动笔这一应用场景，其发射电极所需的电压范围往往较高，通常在12V以上，故在驱动电路中需要使用耐高压的LDMOS器件。对于LDMOS器件来说，其通常具有非对称结构，即LDMOS的源极和漏极之间、漏极和栅极之间耐高压，但栅极和源极之间、栅极和衬底之间不耐高压(耐压范围通常为5～5.5V)，因此，将多个正负电压产生电路通过LDMOS与负载直接连接时，在切换不同的电压时可能会出现无法完全关断的情况。
图13展示了一种非对称LDMOS与电压产生电路的连接方式。图14展示了本申请提供的PN对偶开关结构与电压产生电路的连接方式。应理解，图13、图14中所示的PMOS和NMOS均为能够耐高压的非对称LDMOS。
如图13所示，P6控制能够输出30V的电压产生电路与输出节点F之间的通断，P7控制能够输出15V的电压产生电路与输出节点F之间的通断，在节点F向外切换输出电压的过程中，30V的电压产生电路可能会影响P7的通断。具体来说，当P6的栅极偏置电压为25V时，P6管导通，节点F对外输出30V。此时P7的栅极偏置电压为15V，即栅极和源极电压相等，理论上P7应处于关断状态。但由于此时P7的漏极电压为30V，即P7的漏极电压大于源极电压。此时，若P7的衬底与源极保持连接，那么漏极与衬底之间的寄生PN结二极管会正向偏置，电流从漏极向源极倒灌从而发生短路，即F点无法输出预期的30V高压。若为了避免寄生PN结二极管正向偏置，使衬底与漏极(30V)连接，此时栅极与衬底之间的电压差将达到15V，由于LDMOS的栅极与衬底之间不耐高压，远超过了LDMOS的耐受值(一般为5V～5.5V)。P7则存在过压击穿的问题。所以非对称的LDMOS器件，其衬底难以找到一种安全的接法，既能避免衬底寄生二极管漏电，又能避免栅极与衬底之间过压击穿。
而本申请提供的PN对偶网络开关结构除了能够帮助实现多级阶梯的驱动电压的输出，还能够有效解决高压正负阶梯电压使用场景下，LDMOS器件中可能出现的短路或击穿问题。
如图14所示的P8与N6形成的PN对偶开中，P8控制能够输出30V的电压产生电路与输出节点G之间的通断，N6控制能够输出15V的电压产生电路与输出节点G之间的通断。当P8的栅极偏置电压为25V时，P7管导通，节点G向外输出30V电压。此时N6的栅极偏置电压为15V，N5管关断。当N6的栅极偏置电压为20V时，N6管导通，节点G向外输出15V电压。此时P8的栅极偏置电压为30V，漏极电压为15V，P8管关断。
由此，通过控制P8与N6的栅极偏置电压，能够切换P8与N6的导通与关断，使节点G向外输出30V/15V的电压，不同的电压产生电路之间不会因为LDMOS无法完全关断或短路而互相影响。基于此，逐级形成图12所示的PN对偶开关网络，使得驱动电路支持正负高压阶梯电压的输出，有效提升了驱动电路输出的驱动电压的电压幅值。
而对于P8→N6、N6→P8的开关切换过程，可以通过设置死区时间来避免P8和N6同时导通，帮助简化开关控制电路的复杂度。
应理解，前述实施例均以能够输出三级正负阶梯电压的驱动电路为示例介绍了开关电路103。具有PN对偶开关网络的开关电路103不限于此，也可以用于能够输出更多级数的正负阶梯电压的驱动电路。
在一个实施例中，第二开关单元1032包括多个第三开关S3和多个第四开关S4，第四开关单元1034包括多个第六开关S6和多个第七开关S7。其中，第三开关的数量与第六开关的数量相等，第四开关的数量与第七开关的数量相等。由此，形成的开关网络能够将第二正负电压产生电路102输出的两个以上的中间电压连接至负载。例如，第二正负电压产生电路102能够输出3个数值不同的第二正电压，3个数值不同的第二负电压，那么第二开关单元1032可以包括3个第三开关S3和3个第四开关，第四开关单元1034可以包括3个相应的第六开关和第七开关。又例如，第二正负电压产生电路102能够输出5个数值不同的第二正电压，3个数值不同的第二负电压，那么第二开关单元1032可以包括5个第三开关S3和3个第四开关，第四开关单元1034可以包括5个相应的第六开关和3个相应的第七开关。
图15示出了一种能够输出2n+1级正负阶梯电压的驱动电路的PN对偶开关网络。图16为图15对应的驱动电路输出的驱动电压波形示意图。
如图15和图16所示，驱动电路的多个电压产生电路除了能够产生正电压HV和负电压-HV之间的多个数值不同的电压，还能够产生电压在-HVn～HVn之间的2n-1个数值不同的电压(n为正整数)。通过如图15所示的多级PN对偶开关网络，能够实现多个不同数值的电压输出，结合对PN对偶开关的时序性控制，使驱动电路输出级数更多的正负阶梯电压。应理解，HV1、HV2、…、HVn均为数值不同的电压，其具有HV1＜HV2＜…＜HVn的关系。相邻两个电压的差值可以相同，也可以不同。图15和图16展示了驱动电路可以输出n个不同数值的正电压、n个数值不同的负电压的情况，在一些其他的示例中，该驱动电路还可以输出n+3个数值不同的正电压、n-3个数值不同的负电压。换言之，该驱动电路输出的正电压数量和负电压数量可以相等，也可以不等。
在一个实施例中，多个第六开关S6中的一个与第一开关S1和多个第三开关S3中的一个连接；多个第七开关S7中的一个与第二开关S2和多个第四开关S4中的一个连接。
以图15为示例的多级PN对偶网络中，第一开关S1可以被认为是图中与HVn连接的PMOS，第三开关S3可以被认为是图中与HVn-1、HVn-2、…等中间正电压连接的NMOS。第六开关S6可以被认为是连接于相邻两个正电压之间的PMOS。由此可以看出，在多个第六开关S6中，连接于HVn-1和HVn-2之间的PMOS，其与HVn-1连接的一端同时还和与HVn连接的PMOS连接。换言之，该第六开关S6的一端除了与第三开关S3连接，还与第一开关S1连接。第七开关S7的连接方式同理可得，在此不再赘述。由此，通过多个第三开关S3、第四开关S4以及相应的多个第六开关S6、第七开关S7可以形成多级开关网络。
应理解，图15仅为开关网络的一种示例，在一些其他的实现方式中，前述开关还可以是二极管、三极管等可能的元件。
在一个实施例中，驱动电路100、驱动电路300还包括控制电路，控制电路与开关电路103连接，用于控制开关电路103断开或闭合。
前文已经提及，非对称结构LDMOS的栅极和源极之间的耐压范围通常在5V～5.5V，为了保证LDMOS的正常导通和关断，除了关注源极和漏极之间的电流倒灌，还需要控制栅极和源极之间的电压差，避免压差过大击穿器件，换言之，栅极的控制电压变化范围需要随源极电压的变化一起跟随着调整，使栅极和源极的压差保持在安全范围内。
基于此，在一个实施例中，控制电路包括齐纳二极管，控制电路具体用于控制齐纳二极管控制PMOS、NMOS的栅极电压，以使PMOS、NMOS导通或关断。
图17示出了一种用于控制LDMOS的栅极电压的控制电路的实现方式。如图17所示，控制电路400包括N型非对称LDMOS管M1、M2，P型非对称LDMOS管M0，齐纳二极管Z0、Z1以及耐高压电阻R0。该控制电路400可以用于控制驱动电路100或驱动电路300中(第二开关单元1032、第三开关单元1033…)的P型LDMOS管的栅极电压，例如图12所示的P4，这类P型LDMOS的特点在于，其源极所接节点电位是在打码期间有较大变化的。
以图12中的PMOS和NMOS为示例，对栅极控制电路400进行说明。图12所示的驱动电路300可以在周期内输出电压为-HV→-0.5HV→0V→0.5HV→HV→0.5HV→0V→-0.5HV→-HV的正负阶梯电压。在输出0V→0.5HV→HV→0.5HV的时段，P4需要保持导通状态，在随后的其他时段，P4需要保持关断状态。图18展示了栅极控制电路400在两个周期内的控制时序。
具体的控制流程如下：
在时段开始前的t0时刻，输出节点A的电压保持前一个周期的电平，为0.5HV。而P4的栅极G4的电压亦由前一个周期的操作，保持与输出节点A一样的电平(0.5HV)。因为电阻R0的存在，栅极控制电路400中M0管的栅极GM0的电压与输出节点A的电位一致，即M0管的栅极电压和源极电压的压差为0V，所以M0管保持关闭，而且M1、M2管的栅极电压G1、G2也保持低电平，亦未开启。
在时段，P1管已关闭而N2管将开启，此时，将输出节点A的电压强偏置到0.5HV。待P4管开启时，将通过P4将节点A的0.5HV传输到节点C，再经由后续开关管将输出端负载电容的电压拉至0.5HV。所以在t0时刻，栅极控制电路400的M1管的栅极G1输入一个低压VDD电压域的高电平脉冲，M1开启，将P4的栅极G4电压往下拉，但由于齐纳二极管Z0的反向击穿稳压和钳位的作用，G4电压被下拉至0.5HV-Vz(Vz为齐纳二极管的反向击穿稳压时的电压，Vz不超过LDMOS管的栅源击穿电压)，此时P4管的栅极电压和源极电压的差的绝对值为Vz，大于P4管的阈值电压Vth，P4管开启，A点电压0.5HV能够传输到P4管的漏极，即节点C。
在时段，需要驱动电路300输出电压为HV。在时段结束时(t1时刻)，输出节点A已经通过P1、N2管的切换，被P1拉到更高的电压HV，由于电阻R0的存在，M0管的栅极GM0也随之上升到HV，该过程中M0管依旧保持关闭。齐纳二极管Z0的寄生电容和稳压特性，时段输出节点A与P4的栅极G4之间仍然保持Vz的电压差，即P4仍然保持开启，节点A可以将HV传输至节点C，对下一级PN对偶开关输出电压HV。可以看到Z0的存在，使得即使管P4的源极电压(输出节点A)发生0.5HV→HV这样的跳变，跳变幅度达到0.5HV，也可以使得P4管的栅极电压G4保持小于或等于Vz的差值，使P4管的栅极电压G4随源极电压变化而变化，有效保护了P4管的栅源氧化层，提高了驱动电路300的安全性和耐久性。
在时段，驱动电路300的输出将从HV切换至0.5HV，在t2时刻前，输出节点A由于P1、N2管的切换，从HV切换至0.5HV，由于电阻R0的存在，M0管的栅极GM0也随之下降到0.5HV，M0保持关闭。而G4由于齐纳二极管Z0的正向导通，在t2时刻初期也下降到0.5HV-0.7V≈0.5HV。其中0.7V是Z0等PN结正向导通的开启电压，即此时P4管的栅极电压和源极电压接近，压差几乎为0，不能开启P4管，换言之，输出节点A处的0.5HV无法被传递至节点C以及到下一级PN对偶开关。因此在t2时刻，输出节点A稳定接通0.5HV后，M1管栅极G1再次输入一个低压VDD电压域的高电平脉冲，通过M1开启强下拉，反向击穿Z0产生时段新的栅源电压Vz维持P4管的开启，将0.5HV电平从节点A传递给节点C和下一级对偶开关，直至输出至负载200。
在时段以及周期内的其他时段，P4需要保持关闭。在时段开始的t3时刻，M2管的栅极G2输入一个低压VDD电压域的高电平脉冲，将GM0强下拉，通过齐纳二极管Z1的反向击穿，给M0管的栅极电压和源极电压产生压差Vz，从而开启M0，进而将输出节点A与P4管的栅极G4短路，P4管的栅源电压差降为0，从而实现P4管的关断。
同理，栅极控制电路400通过对偶对易，即P型器件与N型器件对调，可得到针对N型LDMOS的栅极控制电路，其具有与控制P型LDMOS的栅极控制电路对称的结构以及相似的控制逻辑，电路结构图如图19所示，在此不再赘述。
通过本申请提供的栅极控制电路400，能够使得PN对偶开关网络中的PMOS管和NMOS管的栅极电压随源极电压的变化灵活变化，该控制电路400具有低功耗、安全性强的优点。
本申请还提供一种主动笔，包括上述任一实施例中所述的驱动电路100、驱动电路300连接的笔尖电极，驱动电路100、驱动电路300用于向笔尖电极提供驱动电压。
本申请还提供一种触控面板，包括上述任一实施例中所述的驱动电路100、驱动电路300、以及与驱动电路100、驱动电路300连接的触控电极例如TX电极，驱动电路100、驱动电路300用于向触控电极提供驱动电压。
本申请实施例中所揭露的装置，可以通过其它的方式实现。例如，以上所描述的方法实施例的一些特征可以忽略或者不执行。以上所描述的装置实施例仅仅是示意性的，单元的划分仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，多个单元或组件可以结合或者可以集成到另一个系统。另外，各单元之间的耦合或各个组件之间的耦合可以是直接耦合，也可以是间接耦合，上述耦合包括电的、机械的或其它形式的连接。
本申请所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块。另外，在本申请各个实施例中的各功能模块可以集成在一个处理单元中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个单元中。
为便于说明，在本申请的各实施例中，相同的附图标记表示相同的部件，并且为了简洁，在不同实施例中，省略对相同部件的详细说明。
除非另有说明，本申请实施例所使用的所有技术和科学术语与本申请的技术领域的技术人员通常理解的含义相同。本申请中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本申请的范围。本申请所使用的术语“和/或”包括一个或多个相关的所列项的任意的和所有的组合。
应理解，本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围，本领域技术人员可以在上述实施例的基础上进行各种改进和变形，而这些改进或者变形均落在本申请的保护范围内。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种驱动电路，其特征在于，用于向电容性负载提供驱动电压，所述驱动电路包括：
第一正负电压产生电路、至少一个第二正负电压产生电路和开关电路，所述第一正负电压产生电路和所述至少一个第二正负电压产生电路通过所述开关电路与所述负载连接；
所述第一正负电压产生电路用于输出第一正电压和第一负电压，所述第二正负电压产生电路用于输出第二正电压和第二负电压，所述第一正电压大于所述第二正电压，所述第一负电压小于所述第二负电压，所述开关电路用于断开和闭合，以使所述驱动电路向所述负载提供在所述第一正电压和所述第一负电压之间阶梯式上升和下降的驱动电压。
2.根据权利要求1所述的驱动电路，其特征在于，所述第二正负电压产生电路包括：
多个电源，所述多个电源中的一个用于输出所述第二正电压，所述多个电源中的另一个用于输出所述第二负电压；或
多个储能电容，所述储能电容与所述第二正负电压产生电路并联，所述储能电容中的一个用于输出所述第二正电压，所述储能电容中的另一个用于输出所述第二负电压。
3.根据权利要求1或2所述的驱动电路，其特征在于，所述开关电路具体用于，
在第一时段控制部分所述至少一个第二正负电压产生电路依次对所述负载充电至所述负载的电压从所述第一负电压上升至所述第二负电压；
在第二时段控制所述负载对地放电至所述负载的电压上升为地电压；
在第三时段控制部分所述至少一个第二正负电压产生电路依次对所述负载充电至所述负载的电压从所述地电压上升至所述第二正电压；
在第四时段控制所述第一正负电压产生电路对所述负载充电至所述负载的电压从所述第二正电压上升至所述第一正电压；
在第五时段控制所述负载依次对部分所述至少一个第二正负电压产生电路放电至所述负载的电压从所述第一正电压下降至所述第二正电压；
在第六时段控制所述负载对地放电至所述负载的电压下降为所述地电压；
在第七时段控制所述负载依次对部分所述至少一个第二正负电压产生电路放电至所述负载的电压从所述地电压下降至所述第二负电压；
在第八时段控制所述负载对所述正负电压产生电路放电至所述负载的电压从所述第二负电压下降至所述第一负电压。
4.根据权利要求1-3中任一项所述的驱动电路，其特征在于，所述开关电路包括第一开关单元、第二开关单元、以及第三开关单元；
所述第一开关单元连接于所述第一正负电压产生电路与所述负载之间，所述第二开关单元连接于所述第二正负电压产生电路与所述负载之间，所述第三开关单元连接于所述负载与地之间；
所述第一开关单元用于在所述第四时段或所述第八时段闭合，以使所述第一正负电压产生电路向所述负载充电至所述第一正电压，或使所述负载向所述第一正负电压产生电路放电至所述第一负电压；
所述第二开关单元用于在所述第一时段、所述第三时段、所述第五时段、或所述第七时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二负电压、所述第二正电压，或使所述负载向所述第二正负电压产生电路放电至所述第二正电压、第二负电压；
所述第三开关单元用于在所述第二时段或所述第六时段闭合，以使所述负载对地放电至所述地电压。
5.根据权利要求4所述的驱动电路，其特征在于，所述第一开关单元包括第一开关和第二开关，所述第一开关和所述第二开关的一端与所述第一正负电压产生电路连接，另一端连接于所述负载；
所述第一开关用于在所述第四时段闭合，以使所述第一正负电压产生电路向所述负载充电至所述第一正电压；
所述第二开关用于在所述第八时段闭合，以使所述负载向所述第一正负电压产生电路放电至所述第一负电压。
6.根据权利要求4或5所述的驱动电路，其特征在于，所述第二开关单元包括第三开关和第四开关，所述第三开关和所述第四开关的一端与所述第二正负电压产生电路连接，另一端连接于所述负载；
所述第三开关用于在所述第三时段或所述第五时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二正电压，或使所述负载向所述第二正负电压产生电路放电至所述第二正电压；
所述第四开关用于在所述第一时段或所述第七时段闭合，以使所述第二正负电压产生电路向所述负载充电至所述第二负电压，或使所述负载向所述第二正负电压产生电路放电至所述第二负电压。
7.根据权利要求4-6中任一项所述的驱动电路，其特征在于，所述第三开关单元包括第五开关，所述第五开关的一端与地连接，另一端连接于所述负载；
所述第五开关用于在所述第二时段或所述第六时段闭合，以使所述负载对地放电至所述地电压。
8.根据权利要求4-7中任一项所述的驱动电路，其特征在于，所述开关单元还包括第四开关单元，所述第一开关单元、所述第二开关单元以及所述第三开关单元通过所述第四开关单元与所述负载连接。
9.根据权利要求8所述的驱动电路，其特征在于，所述第四开关单元包括第六开关后和第七开关，所述第六开关的一端与所述第三开关连接，另一端连接于所述负载；所述第七开关的一端与所述第四开关连接，另一端连接于所述负载。
10.根据权利要求9所述的驱动电路，其特征在于，所述第五开关包括第一子开关和第二子开关，
所述第四开关单元还包括第八开关和第九开关，所述第八开关的一端与所述第一子开关和所述第六开关连接，另一端与所述负载连接；所述第九开关的一端与所述第二子开关和所述第七开关连接，另一端与所述负载连接。
11.根据权利要求9或10所述的驱动电路，其特征在于，
所述第二开关单元包括多个所述第三开关和多个所述第四开关，所述第四开关单元包括多个所述第六开关和多个所述第七开关；
所述第三开关的数量与所述第六开关的数量相等，所述第四开关的数量与所述第七开关的数量相等。
12.根据权利要求11所述的驱动电路，其特征在于，
多个所述第六开关中的一个与所述第一开关和多个所述第三开关中的一个连接；多个所述第七开关中的一个与所述第二开关和多个所述第四开关中的一个连接。
13.根据权利要求1-12中任一项所述的驱动电路，其特征在于，所述开关电路中的开关单元包括PMOS和NMOS；
其中，所述PMOS为P型LDMOS，所述NMOS为N型LDMOS。
14.根据权利要求1-13中任一项所述的驱动电路，其特征在于，所述至少一个第二正负电压产生电路中的至少部分，被配置为具有使能和禁止使能的功能。
15.根据权利要求1-14中任一项所述的驱动电路，其特征在于，所述驱动电路还包括控制电路，所述控制电路与所述开关电路连接，用于控制所述开关电路断开或闭合。
16.根据权利要求15所述的驱动电路，其特征在于，所述控制电路包括齐纳二极管，所述控制电路具体用于通过所述齐纳二极管控制PMOS、NMOS的栅极与源极之间的电压差，以使所述PMOS、NMOS导通或关断。
17.根据权利要求3-16中任一项所述的驱动电路，其特征在于，所述时段之间设置有用于切换所述开关电路的死区时间。
18.根据权利要求1-17中任一项所述的驱动电路，其特征在于，所述负载为电容式主动笔的笔尖电极，或者，所述负载为触控面板中的触控电极。
19.一种主动笔，其特征在于，包括如权利要求1-18中任一项所述的驱动电路，以及与所述驱动电路连接的笔尖电极，所述驱动电路用于向所述笔尖电极提供驱动电压。
20.一种触控面板，其特征在于，包括如权利要求1-18中任一项所述的驱动电路，以及与所述驱动电路连接的触控电极，所述驱动电路用于向所述触控电极提供驱动电压。
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