CN117594612A - 阵列基板和显示面板 - Google Patents

阵列基板和显示面板 Download PDF

Info

Publication number
CN117594612A
CN117594612A CN202311683942.XA CN202311683942A CN117594612A CN 117594612 A CN117594612 A CN 117594612A CN 202311683942 A CN202311683942 A CN 202311683942A CN 117594612 A CN117594612 A CN 117594612A
Authority
CN
China
Prior art keywords
transistor
line
gate
sub
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311683942.XA
Other languages
English (en)
Inventor
叶亮
王程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority to CN202311683942.XA priority Critical patent/CN117594612A/zh
Publication of CN117594612A publication Critical patent/CN117594612A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Abstract

本申请提供一种阵列基板和显示面板，该阵列基板包括阵列排布在衬底上的多个子像素，子像素包括第一晶体管、第一氧化物晶体管以及第二氧化物晶体管，阵列基板还包括与第一氧化物晶体管的栅极连接的第一扫描线、与第二氧化物晶体管的栅极连接的第二扫描线、连接于第一氧化物晶体管的漏极与第一晶体管的栅极之间第一连接线以及连接于第一氧化物晶体管的漏极与第二氧化物晶体管的源极之间第二连接线；第一扫描线、第二扫描线在衬底上的正投影均与第一连接线和第二连接线在衬底上的正投影相离，以缓解现有LTPO显示面板存在严重横向面串扰的问题。

Description

阵列基板和显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板和显示面板。
背景技术
平面显示面板具有机身薄、省电、无辐射等众多优点，得到了广泛地应用。现有的平面显示面板主要包括液晶显示(Liquid Crystal Display，LCD)面板及有机发光二极管显示(Organic Light Emitting Display，OLED)面板。薄膜晶体管(Thin FilmTransistor，TFT)是平面显示面板的重要组成部分。TFT可形成在玻璃基板或塑料基板上，通常作为开关部件和驱动部件用在诸如LCD、OLED等平面显示面板上。
目前，大部分的OLED面板采用的是LTPS(Low Temperature Poly-silicon低温多晶硅)TFT的显示面板技术。LTPS显示面板拥有高分辨率、高反应速度、高亮度、高开口率等优势，但其具有生产成本较高、所需功耗较大的劣势。因此，随着显示技术的发展，出现了LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)显示面板技术，即将LTPS显示面板技术和氧化物(Oxide)显示面板技术相结合得到的LTPO显示面板，使得LTPO显示面板中包括LTPS薄膜晶体管和氧化物薄膜晶体管。LTPO显示面板不仅具有LTPS显示面板的高分辨率、高反应速度、高亮度、高开口率等优势，其还具有生产成本低和功耗低的优势。
然而，目前的LTPO显示面板中，氧化物薄膜晶体管的扫描线与像素电路中连接Q点的连接走线之间存在较大的耦合电容，导致LTPO显示面板会出现严重的横向面串扰(Crosstalk)问题。
发明内容
本申请提供一种阵列基板和显示面板，以缓解现有LTPO显示面板存在严重横向面串扰的技术问题。
为解决上述问题，本申请提供的技术方案如下：
本申请实施例提供一种阵列基板，其。
在本申请实施例提供的阵列基板中，包括衬底以及阵列排布在所述衬底上的多个子像素，每个所述子像素包括第一晶体管以及与所述第一晶体管连接的第一氧化物晶体管和第二氧化物晶体管，第一氧化物晶体管的漏极与所述第一晶体管的栅极连接，并与第二氧化物晶体管的源极连接，第二氧化物晶体管的漏极与所述第一晶体管的漏极连接；
所述阵列基板还包括：
第一连接线，连接于第一氧化物晶体管的漏极与所述第一晶体管的栅极之间；
第二连接线，连接于第一氧化物晶体管的漏极与与第二氧化物晶体管的源极之间；
第一扫描线，与第一氧化物晶体管的栅极连接；以及
第二扫描线，与第二氧化物晶体管的栅极连接；
其中，所述第一扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第二扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离。
在本申请实施例提供的阵列基板中，所述第一扫描线和所述第二扫描线均沿第一方向延伸，并沿第二方向间隔设置，所述第一方向和所述第二方向不同；所述第一连接线沿所述第二方向延伸，所述第一扫描线位于所述第一连接线远离所述第一晶体管或远离第一氧化物晶体管的一侧；和/或，所述第二扫描线位于所述第一连接线远离所述第一晶体管或远离第一氧化物晶体管的一侧。
在本申请实施例提供的阵列基板中，在所述第二方向上，所述第一晶体管和第一氧化物晶体管分别位于所述第一连接线的两端，所述第一扫描线和所述第二扫描线均位于所述第一连接线远离所述第一晶体管的一侧。
在本申请实施例提供的阵列基板中，在所述第二方向上，第二氧化物晶体管位于所述第一晶体管和第一氧化物晶体管之间，所述第二连接线连接于所述第一氧化物晶体管和第二氧化物晶体管之间，所述第一扫描线位于所述第二扫描线远离所述第二连接线的一侧。
在本申请实施例提供的阵列基板中，所述阵列基板还包括第三连接线和第四连接线，所述第三连接线和所述第四连接线均沿所述第二方向延伸，所述第三连接线连接于所述第一扫描线和第一氧化物晶体管的栅极之间，所述第四连接线连接于所述第二扫描线和第二氧化物晶体管的栅极之间；所述第三连接线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第四连接线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离。
在本申请实施例提供的阵列基板中，所述第一氧化物晶体管的栅极包括相对设置的第一栅极和第二栅极，所述第一栅极与所述第二栅极电连接，所述第三连接线与所述第一栅极和所述第二栅极中的一个电连接；
所述第二氧化物晶体管的栅极包括相对设置的第三栅极和第四栅极，所述第三栅极与所述第四栅极电连接，所述第四连接线与所述第三栅极和所述第四栅极中的一个电连接。
在本申请实施例提供的阵列基板中，所述第一氧化物晶体管的栅极包括相对设置的第一栅极和第二栅极，所述第三连接线包括第一子线和第二子线，所述第一子线连接于所述第一扫描线和所述第一栅极之间，所述第二子线连接于所述第一扫描线和所述第二栅极之间；
所述第二氧化物晶体管的栅极包括相对设置的第三栅极和第四栅极，所述第四连接线包括第三子线和第四子线，所述第三子线连接于所述第二扫描线和所述第三栅极之间，所述第四子线连接于所述第二扫描线和所述第四栅极之间。
在本申请实施例提供的阵列基板中，所述第一栅极与所述第三栅极同层设置，所述第二栅极与所述第四栅极同层设置，所述第一子线与所述第一栅极同层设置，所述第二子线与所述第二栅极同层设置，所述第三子线与所述第三栅极同层设置，所述第四子线与所述第四栅极同层设置。
在本申请实施例提供的阵列基板中，所述第一扫描线与所述第一栅极和所述第二栅极位于不同层，所述第二扫描线与所述第三栅极和所述第四栅极位于不同层，所述第一扫描线通过第一连接点与所述第一子线连接，并通过第二连接点与所述第二子线连接，所述第二扫描线通过第三连接点与所述第三子线和所述第四子线中的一个连接，所述第三子线和所述第四子线之间通过第四连接点连接。
在本申请实施例提供的阵列基板中，所述第一子线在所述衬底上的正投影与所述第二子线在所述衬底上的正投影至少部分重叠，所述第三子线在所述衬底上的正投影与所述第四子线在所述衬底上的正投影至少部分重叠。
在本申请实施例提供的阵列基板中，每个所述子像素还包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及补偿电容，其中，所述第三晶体管和所述第四晶体管为氧化物晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管为多晶硅晶体管，所述第四晶体管为所述第一氧化物晶体管，所述第三晶体管为所述第二氧化物晶体管；
其中，所述第四晶体管的漏极还与所述存储电容的第一极板以及所述补偿电容的第一极板连接，所述存储电容的第一极板与所述第一晶体管的栅极一体设置，所述补偿电容的第二极板与所述第二晶体管的栅极连接，所述存储电容的第二极板与所述第五晶体管的源极连接，所述第五晶体管的漏极与所述第一晶体管的源极连接，第一晶体管的漏极与所述第三晶体管的漏极以及所述第六晶体管的源极连接，所述第六晶体管的漏极与所述第七晶体管的漏极连接，所述第一晶体管的源极、所述第二晶体管的漏极以及所述第五晶体管的漏极均与所述第八晶体管的漏极连接。
在本申请实施例提供的阵列基板中，所述阵列基板还包括：
第一半导体层，设置在所述衬底上，所述第一半导体层包括所述第一晶体管的有源层；
第一金属层，设置在所述第一半导体层远离所述衬底的一侧，所述第一金属层包括所述第一晶体管的栅极；
第二金属层，设置在所述第一金属层远离所述第一半导体层的一侧；
第二半导体层，设置在所述第二金属层远离所述第一金属层的一侧，所述第二半导体层包括所述第一氧化物晶体管的有源层、所述第二氧化物晶体管的有源层、所述第一连接线以及所述第二连接线；
第三金属层，设置在所述第二半导体层远离所述第二金属层的一侧，所述第一氧化物晶体管的栅极以及所述第二氧化物晶体管的栅极形成在所述第三金属层和所述第二金属层；
第四金属层，设置在所述第三金属层远离所述第二半导体层的一侧，所述第四金属层包括所述第一扫描线和所述第二扫描线。
本申请实施例还提供一种显示面板，其包括前述实施例其中之一的阵列基板。
本申请的有益效果为：本申请提供的阵列基板和显示面板中，阵列基板包括衬底以及阵列排布在所述衬底上的多个子像素，每个所述子像素包括第一晶体管以及与所述第一晶体管连接的第一氧化物晶体管和第二氧化物晶体管，所述阵列基板还包括：连接于第一氧化物晶体管的漏极与所述第一晶体管的栅极之间第一连接线；连接于第一氧化物晶体管的漏极与与第二氧化物晶体管的源极之间第二连接线；与第一氧化物晶体管的栅极连接的第一扫描线，以及与第二氧化物晶体管的栅极连接的第二扫描线，所述第一扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第二扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，以使第一扫描线和第二扫描线均与第一连接线和第二连接线不存在重叠部分，从而可减小第一扫描线和第二扫描线与第一连接线和第二连接线之间的耦合电容，进而解决了现有LTPO显示面板存在严重横向面串扰的技术问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有LTPO显示面板中一个子像素的像素电路示意图。
图2为现有LTPO显示面板中一个子像素的平面示意图。
图3为图2中移除部分竖向走线后的平面示意图。
图4为本申请实施例提供的阵列基板上像素的排布示意图。
图5为图3中一个子像素的像素电路示意图。
图6为图3中一个子像素的平面示意图。
图7为图6中移除第一数据线和第一电源线后的平面示意图。
图8为图7中第二金属层、第三金属层以及第二半导体层的部分平面示意图。
图9为图7中部分晶体管的膜层结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。在附图中，为了清晰理解和便于描述，夸大了一些层和区域的厚度。即附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
针对现有LTPO显示面板中，氧化物薄膜晶体管的扫描线与像素电路中连接Q点的连接走线之间存在较大的耦合电容，导致LTPO显示面板会出现严重的横向面串扰(Crosstalk)问题，本申请的发明人在研究中发现主要是由于氧化物薄膜晶体管的扫描线与像素电路中连接Q点的连接走线之间存在重叠区域，进而导致扫描线与连接走线之间存在较大的耦合电容。
具体地，参照图1至图3，图1为现有LTPO显示面板中一个子像素的像素电路示意图，图2为现有LTPO显示面板中一个子像素的平面示意图，图3为图2中移除部分竖向走线后的平面示意图。结合参照图1至图3，每个子像素包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。所述第一晶体管T1和所述第二晶体管T2均为多晶硅晶体管，所述第三晶体管T3和所述第四晶体管T4为氧化物晶体管，其中所述第一晶体管T1为驱动晶体管，所述第二晶体管T2为开关晶体管。
所述第四晶体管T4的漏极与所述第一晶体管T1的栅极连接，且所述第四晶体管T4的漏极还与所述第三晶体管T3的源极连接，所述第四晶体管T4的栅极与第一扫描线Nscan-T4连接，所述第一扫描线Nscan-T4与所述第四晶体管T4的栅极同层设置。所述第三晶体管T3的漏极与所述第一晶体管T1的漏极连接，所述第三晶体管T3的栅极与第二扫描线Nscan-T3连接，所述第三晶体管T3的栅极与所述第四晶体管T4的栅极同层设置，且所述第二扫描线Nscan-T3与所述第三晶体管T3的栅极同层设置。其中，Q点位于所述第四晶体管T4与所述第一晶体管T1以及所述第三晶体管T3之间，Q点的电压也即连接所述第四晶体管T4与所述第一晶体管T1以及所述第三晶体管T3的连接走线ZL上的电压。
参照图2和图3，所述第二扫描线Nscan-T3与连接所述第四晶体管T4和所述第一晶体管T1的连接走线ZL之间存在重叠区域OL，使得所述第二扫描线Nscan-T3与所述连接走线ZL之间存在较大的耦合电容，较大的耦合电容会严重影响Q点的电位，进而导致LTPO显示面板出现严重的横向面串扰问题。
为此，本申请的发明人经过进一步的深入研究，提出了一种阵列基板和显示面板以解决上述横向面串扰的问题。
请参照图4至图9，图4为本申请实施例提供的阵列基板100上像素的排布示意图，图5为图3中一个子像素SP的像素电路示意图，图6为图3中一个子像素SP的平面示意图，图7为图6中移除第一数据线和第一电源线后的平面示意图，图8为图7中第二金属层、第三金属层以及第二半导体层的部分平面示意图，图9为图7中部分晶体管的膜层结构示意图。参照图4，阵列基板100包括衬底10以及阵列排布在所述衬底10上的多个像素P，每个像素P包括至少三个颜色不同的子像素SP，比如三个颜色不同的子像素SP分别为红色子像素R、绿色子像素G和蓝色子像素B。相同颜色的子像素SP排布成子像素行，不同颜色的子像素SP排布成子像素列。
结合参照图5、图6和图7，每个所述子像素SP包括第一晶体管T1以及与所述第一晶体管T1连接的第一氧化物晶体管T4和第二氧化物晶体管T3，第一氧化物晶体管T4的漏极与所述第一晶体管T1的栅极连接，并与第二氧化物晶体管T3的源极连接，第二氧化物晶体管T3的漏极与所述第一晶体管T1的漏极连接。
具体地，每个所述子像素SP包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、存储电容C1以及补偿电容C2，其中，所述第三晶体管T3和所述第四晶体管T4为氧化物晶体管，所述第一晶体管T1、所述第二晶体管T2、所述第三晶体管T3、所述第四晶体管T4、所述第五晶体管T5、所述第六晶体管T6、所述第七晶体管T7以及所述第八晶体管T8为多晶硅晶体管，所述第四晶体管T4即为第一氧化物晶体管T4，所述第三晶体管T3即为第二氧化物晶体管T3，在后文的描述中采用第一氧化物晶体管T4、第二氧化物晶体管T3进行说明。需要说明是，本申请实施例仅以8T2C的像素电路架构为例说明每个所述子像素SP的结构，但本申请不限于此，本申请的所述子像素SP还可以采用7T2C、7T1C、6T1C、5T1C等像素电路架构。
参照图5，所述第一氧化物晶体管T4的漏极还与所述存储电容C1的第一极板以及所述补偿电容C2的第一极板连接，所述存储电容C1的第一极板与所述第一晶体管T1的栅极一体设置，所述补偿电容C2的第二极板与所述第二晶体管T2的栅极连接，所述存储电容C1的第二极板与所述第五晶体管T5的源极连接，所述第五晶体管T5的漏极与所述第一晶体管T1的源极连接，第一晶体管T1的漏极与所述第二氧化物晶体管T3的漏极以及所述第六晶体管T6的源极连接，所述第六晶体管T6的漏极与所述第七晶体管T7的漏极连接，所述第一晶体管T1的源极、所述第二晶体管T2的漏极以及所述第五晶体管T5的漏极均与所述第八晶体管T8的漏极连接。
结合参照图5和图6，所述阵列基板100还包括多个扫描线和多个信号线，比如与所述第一氧化物晶体管T4的栅极连接的第一扫描线Nscan-T4，与所述第一氧化物晶体管T4的源极连接的第一信号线VI-T4-2；与所述第二氧化物晶体管T3的栅极连接的第二扫描线Nscan-T3；与所述第二晶体管T2的栅极连接的第三扫描线Pscan，与所述第二晶体管T2的源极连接的第一数据线Data1；与所述第五晶体管T5和所述第六晶体管T6的栅极连接的第二信号线EM1，与所述第五晶体管T5的源极连接的第一电源线VDD；与所述第七晶体管T7的栅极连接的第四扫描线Pscan2，与所述第七晶体管T7的源极连接的第三信号线VI-A-3；与所述第八晶体管T8的栅极连接的第四扫描线Pscan2，与所述第八晶体管T8的源极连接的第四信号线VI-T8-1。
进一步地，所述阵列基板100还包括第一连接线ZL1和第二连接线ZL2，所述第一连接线ZL1连接于第一氧化物晶体管T4的漏极与所述第一晶体管T1的栅极之间。所述第二连接线ZL2连接于第一氧化物晶体管T4的漏极与与第二氧化物晶体管T3的源极之间，所述第一连接线ZL1和所述第二连接线ZL2上的电压均会影响Q点的电位。所述第一扫描线Nscan-T4在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影相离，所述第二扫描线Nscan-T3在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影相离。其中，正投影相邻是指两个正投影不存在重叠的部分，比如所述第一扫描线Nscan-T4在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影相离，是指所述第一扫描线Nscan-T4在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影不存在重叠的部分。
如此，所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3均与所述第一连接线ZL1和所述第二连接线ZL2不存在重叠部分，从而可减小所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3与所述第一连接线ZL1和所述第二连接线ZL2之间的耦合电容，进而解决了现有LTPO显示面板存在严重横向面串扰的技术问题。
下面将具体阐述如何实现所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3的正投影与所述第一连接线ZL1和所述第二连接线ZL2的正投影相离。
参照图6和图7，所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3均沿第一方向X延伸，并沿第二方向Y间隔设置，所述第一方向X和所述第二方向Y不同，比如所述第一方向X为行方向，所述第二方向Y为列方向，所述第一方向X垂直于所述第二方向Y。所述行方向即为所述子像素行的排布方向，所述列方向即为所述子像素列的排布方向。可选地，所述第三扫描线Pscan、所述第四扫描线Pscan2、所述第一信号线VI-T4-2、所述第二信号线EM1、所述第三信号线VI-A-3以及所述第四信号线VI-T8-1均沿所述第一方向X延伸，所述第一数据线Data1、所述第一电源线VDD均沿所述第二方向Y延伸。
所述第一连接线ZL1沿所述第二方向Y延伸，所述第一扫描线Nscan-T4位于所述第一连接线ZL1远离所述第一晶体管T1或远离第一氧化物晶体管T4的一侧；和/或，所述第二扫描线Nscan-T3位于所述第一连接线ZL1远离所述第一晶体管T1或远离第一氧化物晶体管T4的一侧。本申请实施例以所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3均位于所述第一连接线ZL1远离第一晶体管T1的一侧为例说明。
在所述第二方向Y上，所述第一晶体管T1和第一氧化物晶体管T4分别位于所述第一连接线ZL1的两端，所述第一扫描线Nscan-T4和所述第二扫描线Nscan-T3均位于所述第一连接线ZL1远离所述第一晶体管T1的一侧。进一步地，在所述第二方向Y上，第二氧化物晶体管T3位于所述第一晶体管T1和第一氧化物晶体管T4之间，所述第二连接线ZL2连接于所述第一氧化物晶体管T4和第二氧化物晶体管T3之间，所述第二连接线ZL2先沿所述第一方向延伸，然后再沿所述第二方向延伸。所述第一扫描线Nscan-T4位于所述第二扫描线Nscan-T3远离所述第二连接线ZL2的一侧，如此可方便所述第一扫描线Nscan-T4与所述第一氧化物晶体管T4的连接，以及所述第二扫描线Nscan-T3与所述第二氧化物晶体管T3的连接。
所述第一扫描线Nscan-T4与所述第一氧化物晶体管T4的连接，以及所述第二扫描线Nscan-T3与所述第二氧化物晶体管T3的连接可通过如下方式实现：
继续参照图6和图7，所述阵列基板100还包括第三连接线ZL3和第四连接线ZL4，所述第三连接线ZL3和所述第四连接线ZL4均沿所述第二方向Y延伸，所述第三连接线ZL3连接于所述第一扫描线Nscan-T4和第一氧化物晶体管T4的栅极之间，所述第四连接线ZL4连接于所述第二扫描线Nscan-T3和第二氧化物晶体管T3的栅极之间。
所述第三连接线ZL3在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影相离，所述第四连接线ZL4在所述衬底10上的正投影与所述第一连接线ZL1和所述第二连接线ZL2在所述衬底10上的正投影相离。如此，所述第三连接线ZL3和所述第四连接线ZL4均与所述第一连接线ZL1和所述第二连接线ZL2不存在重叠部分，从而可减小所述第三连接线ZL3和所述第四连接线ZL4与所述第一连接线ZL1和所述第二连接线ZL2之间的耦合电容，进而可进一步改善现有LTPO显示面板存在严重横向面串扰的问题。
结合参照图7和图8，所述第一氧化物晶体管T4的栅极包括相对设置的第一栅极GE1和第二栅极GE2，所述第三连接线ZL3包括第一子线ZL3-1和第二子线ZL3-2，所述第一子线ZL3-1连接于所述第一扫描线Nscan-T4和所述第一氧化物晶体管T4的所述第一栅极GE1之间，所述第二子线ZL3-2连接于所述第一扫描线Nscan-T4和所述第一氧化物晶体管T4的所述第二栅极GE2之间。所述第一栅极GE1和所述第二栅极GE2位于不同层，所述第一栅极GE1在所述衬底10上的正投影位于所述第二栅极GE2在所述衬底10上的正投影的范围内。所述第一子线ZL3-1与所述第一栅极GE1同层设置，所述第二子线ZL3-2与所述第二栅极GE2同层设置。
所述第一扫描线Nscan-T4与所述第一氧化物晶体管T4的第一栅极GE1和第二栅极GE2位于不同层。所述第一扫描线Nscan-T4通过第一连接点HD1与所述第一子线ZL3-1连接，并通过第二连接点HD2与所述第二子线ZL3-2连接，也即所述第一子线ZL3-1和所述第二子线ZL3-2通过不同的连接点与所述第一扫描线Nscan-T4连接，所述第一子线ZL3-1和所述第二子线ZL3-2上的电压相同。如此，可使所述第一子线ZL3-1在所述衬底10上的正投影与所述第二子线ZL3-2在所述衬底10上的正投影至少部分重叠，以节省走线空间。
相应地，所述第二氧化物晶体管T3的栅极包括相对设置的第三栅极GE3和第四栅极GE4，所述第三栅极GE3与所述第一栅极GE1同层设置，所述第四栅极GE4与所述第二栅极GE2同层设置。所述第四连接线ZL4包括第三子线ZL4-1和第四子线ZL4-2，所述第三子线ZL4-1连接于所述第二扫描线Nscan-T3和所述第二氧化物晶体管T3的所述第三栅极GE3之间，所述第四子线ZL4-2连接于所述第二扫描线Nscan-T3和所述第二氧化物晶体管T3的所述第四栅极GE4之间。所述第三栅极GE3和所述第四栅极GE4位于不同层，所述第三栅极GE3在所述衬底10上的正投影位于所述第四栅极GE4在所述衬底10上的正投影的范围内。所述第三子线ZL4-1与所述第三栅极GE3同层设置，所述第四子线ZL4-2与所述第四栅极GE4同层设置。
所述第二扫描线Nscan-T3与所述第二氧化物晶体管T3的所述第三栅极GE3和所述第四栅极GE4位于不同层。所述第二扫描线Nscan-T3通过第三连接点HD3与所述第三子线ZL4-1和所述第四子线ZL4-2中的一个连接，本实施例以所述第二扫描线Nscan-T3通过所述第三连接点HD3与所述第三子线ZL4-1连接为例说明。所述第三子线ZL4-1和所述第四子线ZL4-2通过第四连接点HD4连接。也即所述第三子线ZL4-1和所述第四子线ZL4-2通过不同的连接点与所述第二扫描线Nscan-T3连接，所述第三子线ZL4-1和所述第四子线ZL4-2上的电压相同。如此，可使所述第三子线ZL4-1在所述衬底10上的正投影与所述第四子线ZL4-2在所述衬底10上的正投影至少部分重叠，以节省走线空间。
需要说明的是，本申请中的“同层设置”是指在制备工艺中，将相同材料形成的膜层进行图案化处理得到至少两个不同的结构，则所述至少两个不同的结构同层设置。比如，本实施例中的所述第一子线ZL3-1、所述第三子线ZL4-1、所述第一栅极GE1以及所述第三栅极GE3由同一导电膜层进行图案化处理后得到，则所述第一子线ZL3-1、所述第三子线ZL4-1、所述第一栅极GE1以及所述第三栅极GE3同层设置。
在另一种实施例中，所述第一氧化物晶体管T4的栅极包括相对设置的第一栅极GE1和第二栅极GE2，所述第一栅极GE1与所述第二栅极GE2电连接，所述第三连接线ZL3与所述第一栅极GE1和所述第二栅极GE2中的一个电连接，也即所述第一栅极GE1与所述第二栅极GE2之间先导通电连接起来，然后使所述第一栅极GE1和所述第二栅极GE2的其中之一通过所述第三连接线ZL3与所述第一扫描线Nscan-T4实现电连接，如此，可节省所述第三连接线ZL3的数量，节省布线空间。
相对应地，所述第二氧化物晶体管T3的栅极包括相对设置的第三栅极GE3和第四栅极GE4，所述第三栅极GE3与所述第四栅极GE4电连接，所述第四连接线ZL4与所述第三栅极GE3和所述第四栅极GE4中的一个电连接，也即所述第三栅极GE3与所述第四栅极GE4之间先导通电连接起来，然后使所述第三栅极GE3和所述第四栅极GE4的其中之一通过所述第四连接线ZL4与所述第二扫描线Nscan-T3实现电连接，如此，可节省所述第四连接线ZL4的数量，节省布线空间。
下面接着以所述子像素SP中的第一晶体管T1和第三晶体管T3为例说明所述第一扫描线Nscan-T4、所述第二扫描线Nscan-T3、所述第一连接线ZL1以及所述第二连接线ZL2在所述阵列基板100的膜层结构中的位置关系。
结合参照图7和图9，所述阵列基板100还包括：
第一半导体层20，设置在所述衬底10上，所述第一半导体层20包括所述第一晶体管T1的有源层AS；当然地，所述第一半导体层20还包括所述第二晶体管T2、所述第五晶体管T5、所述第六晶体管T6、所述第七晶体管T7以及所述第八晶体管T8的有源层。
第一金属层30，设置在所述第一半导体层20远离所述衬底10的一侧，所述第一金属层30包括所述第一晶体管T1的栅极GE；当然地，所述第一金属层30还包括所述第二晶体管T2、所述第五晶体管T5、所述第六晶体管T6、所述第七晶体管T7以及所述第八晶体管T8的栅极。
第二金属层40，设置在所述第一金属层30远离所述第一半导体层20的一侧，所述第二金属层40包括所述存储电容C1的第二极板41、所述第二氧化物晶体管T3的第三栅极GE3以及与所述第三栅极GE3连接的第三子线ZL4-1；当然地，所述第二金属层40还包括第一氧化物晶体管T4的第一栅极GE1以及与所述第一栅极GE1连接的第一子线ZL3-1。
第二半导体层50，设置在所述第二金属层40远离所述第一金属层30的一侧，所述第二半导体层50包括所述第二氧化物晶体管T3的有源层OX、所述第一连接线ZL1以及所述第二连接线ZL2(需要说明的是，此处的第一连接线ZL1和第二连接线ZL2都可以通过对第二半导体层50进行导体化后制备而成)，如图9示意性示出了所述第二连接线ZL2；当然地，所述第二半导体层50还包括所述第一氧化物晶体管T4的有源层。
第三金属层60，设置在所述第二半导体层50远离所述第二金属层40的一侧，所述第三金属层60包括第二氧化物晶体管T3的第四栅极GE4以及与所述第四栅极GE4连接的第四子线ZL4-2，也即所述第二氧化物晶体管T3的栅极形成在所述第三金属层60和所述第二金属层40；当然地，所述第三金属层60还包括第一氧化物晶体管T4的第二栅极GE2以及与所述第二栅极GE2连接的第二子线ZL3-2，也即所述第一氧化物晶体管T4的栅极同样形成在所述第三金属层60和所述第二金属层40。
第四金属层70，设置在所述第三金属层60远离所述第二半导体层50的一侧，所述第四金属层70包括所述第一扫描线Nscan-T4、所述第二扫描线Nscan-T3、所述第一晶体管T1的漏极D1、所述第二氧化物晶体管T3的漏极D3，如图9示意性示出了所述第二扫描线Nscan-T3；
第五金属层80，设置在所述第四金属层70远离所述第三金属层60的一侧，所述第五金属层80包括所述第一数据线Data1以及所述第一电源线VDD，如图9示意性示出了所述第一数据线Data1。
其中，所述第一金属层30、所述第二金属层40、所述第三金属层60、所述第四金属层70以及所述第五金属层80均可选自钼(Mo)、铜(Cu)、铝(Al)、钛(Ti)等金属中的一种或多种或以上金属任意组合形成的合金中的一种或多种或其他合适的材料形成。此外，所述第一金属层30、所述第二金属层40、所述第三金属层60、所述第四金属层70以及所述第五金属层80也可为单层或多层结构。所述第一半导体层20的材料包括低温多晶硅等。所述第二半导体层50可采用铟镓锌氧化物(indium gallium zinc oxide，IGZO)、铟锡锌氧化物(indium tin zinc oxide，ITZO)或铟镓锌锡氧化物(indium gallium zinc tin oxide，IGZTO)等形成的单层结构或多层结构。
可选地，所述阵列基板100还可包括设置在所述衬底10和所述第一半导体层20之间的遮光层90，所述遮光层90包括对应所述第一晶体管T1的有源层AS设置的遮光电极91，以对所述第一晶体管T1的有源层AS进行遮光。所述衬底10可以为刚性基板或柔性基板；所述衬底10为刚性基板时，可包括玻璃基板、石英基板或者硅片等硬性基板；所述衬底10为柔性基板时，可包括聚酰亚胺(Polyimide，PI)薄膜、超薄玻璃薄膜等柔性基板，本申请实施例以所述衬底10为双层聚酰亚胺为例说明。所述遮光层90的材料包括遮光金属等具有遮光功能的材料。
当然地，所述阵列基板100还包括设置在各个金属层以及半导体层之间的多个绝缘层，比如多个绝缘层包括：设置在所述衬底10与所述遮光层90之间的第一缓冲层11；设置在所述遮光层90与所述第一半导体层20之间的第二缓冲层12；设置在所述第一半导体层20与所述第一金属层30之间的第一栅极绝缘层13；设置在所述第一金属层30和所述第二金属层40之间的第二栅极绝缘层14；设置在所述第二金属层40与所述第二半导体层50之间的第三栅极绝缘层15；设置在所述第二半导体层50与所述第三金属层60之间的第四栅极绝缘层16；设置在所述第三金属层60和所述第四金属层70之间的层间绝缘层17；设置在所述第四金属层70与所述第五金属层80之间的第一平坦化层18；覆盖在所述第五金属层80上的第二平坦化层19。其中，所述第一缓冲层11、所述第二缓冲层12、所述第一栅极绝缘层13、所述第二栅极绝缘层14、所述第三栅极绝缘层15、所述第四栅极绝缘层16以及所述层间绝缘层17的材料包括氧化硅、氮化硅等无机材料。所述第一平坦化层18以及所述第二平坦化层19的材料包括有机光阻等有机材料。
基于同一发明构思，本申请实施例还提供一种显示面板，所述显示面板包括前述实施例其中之一的阵列基板100。所述显示面板包括有机发光二极管显示面板等。
根据上述实施例可知：
本申请提供一种阵列基板和显示面板中，阵列基板包括衬底以及阵列排布在所述衬底上的多个子像素，每个所述子像素包括第一晶体管以及与所述第一晶体管连接的第一氧化物晶体管和第二氧化物晶体管，所述阵列基板还包括：连接于第一氧化物晶体管的漏极与所述第一晶体管的栅极之间第一连接线；连接于第一氧化物晶体管的漏极与与第二氧化物晶体管的源极之间第二连接线；与第一氧化物晶体管的栅极连接的第一扫描线，以及与第二氧化物晶体管的栅极连接的第二扫描线，所述第一扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第二扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，以使第一扫描线和第二扫描线均与第一连接线和第二连接线不存在重叠部分，从而可减小第一扫描线和第二扫描线与第一连接线和第二连接线之间的耦合电容，进而解决了现有LTPO显示面板存在严重横向面串扰的技术问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (13)

1.一种阵列基板，其特征在于，包括衬底以及阵列排布在所述衬底上的多个子像素，每个所述子像素包括第一晶体管以及与所述第一晶体管连接的第一氧化物晶体管和第二氧化物晶体管，所述第一氧化物晶体管的漏极与所述第一晶体管的栅极连接，并与所述第二氧化物晶体管的源极连接，所述第二氧化物晶体管的漏极与所述第一晶体管的漏极连接；
所述阵列基板还包括：
第一连接线，连接于所述第一氧化物晶体管的漏极与所述第一晶体管的栅极之间；
第二连接线，连接于所述第一氧化物晶体管的漏极与与所述第二氧化物晶体管的源极之间；
第一扫描线，与所述第一氧化物晶体管的栅极连接；以及
第二扫描线，与所述第二氧化物晶体管的栅极连接；
其中，所述第一扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第二扫描线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一扫描线和所述第二扫描线均沿第一方向延伸，并沿第二方向间隔设置，所述第一方向和所述第二方向不同；所述第一连接线沿所述第二方向延伸，所述第一扫描线位于所述第一连接线远离所述第一晶体管或远离所述第一氧化物晶体管的一侧；和/或，所述第二扫描线位于所述第一连接线远离所述第一晶体管或远离所述第一氧化物晶体管的一侧。
3.根据权利要求2所述的阵列基板，其特征在于，在所述第二方向上，所述第一晶体管和所述第一氧化物晶体管分别位于所述第一连接线的两端，所述第一扫描线和所述第二扫描线均位于所述第一连接线远离所述第一晶体管的一侧。
4.根据权利要求3所述的阵列基板，其特征在于，在所述第二方向上，所述第二氧化物晶体管位于所述第一晶体管和所述第一氧化物晶体管之间，所述第二连接线连接于所述第一氧化物晶体管和所述第二氧化物晶体管之间，所述第一扫描线位于所述第二扫描线远离所述第二连接线的一侧。
5.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括第三连接线和第四连接线，所述第三连接线和所述第四连接线均沿所述第二方向延伸，所述第三连接线连接于所述第一扫描线和所述第一氧化物晶体管的栅极之间，所述第四连接线连接于所述第二扫描线和所述第二氧化物晶体管的栅极之间；
所述第三连接线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离，所述第四连接线在所述衬底上的正投影与所述第一连接线和所述第二连接线在所述衬底上的正投影相离。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一氧化物晶体管的栅极包括相对设置的第一栅极和第二栅极，所述第一栅极与所述第二栅极电连接，所述第三连接线与所述第一栅极和所述第二栅极中的一个电连接；
所述第二氧化物晶体管的栅极包括相对设置的第三栅极和第四栅极，所述第三栅极与所述第四栅极电连接，所述第四连接线与所述第三栅极和所述第四栅极中的一个电连接。
7.根据权利要求5所述的阵列基板，其特征在于，所述第一氧化物晶体管的栅极包括相对设置的第一栅极和第二栅极，所述第三连接线包括第一子线和第二子线，所述第一子线连接于所述第一扫描线和所述第一栅极之间，所述第二子线连接于所述第一扫描线和所述第二栅极之间；
所述第二氧化物晶体管的栅极包括相对设置的第三栅极和第四栅极，所述第四连接线包括第三子线和第四子线，所述第三子线连接于所述第二扫描线和所述第三栅极之间，所述第四子线连接于所述第二扫描线和所述第四栅极之间。
8.根据权利要求7所述的阵列基板，其特征在于，所述第一栅极与所述第三栅极同层设置，所述第二栅极与所述第四栅极同层设置，所述第一子线与所述第一栅极同层设置，所述第二子线与所述第二栅极同层设置，所述第三子线与所述第三栅极同层设置，所述第四子线与所述第四栅极同层设置。
9.根据权利要求8所述的阵列基板，其特征在于，所述第一扫描线与所述第一栅极和所述第二栅极位于不同层，所述第二扫描线与所述第三栅极和所述第四栅极位于不同层，所述第一扫描线通过第一连接点与所述第一子线连接，并通过第二连接点与所述第二子线连接，所述第二扫描线通过第三连接点与所述第三子线和所述第四子线中的一个连接，所述第三子线和所述第四子线之间通过第四连接点连接。
10.根据权利要求7所述的阵列基板，其特征在于，所述第一子线在所述衬底上的正投影与所述第二子线在所述衬底上的正投影至少部分重叠，所述第三子线在所述衬底上的正投影与所述第四子线在所述衬底上的正投影至少部分重叠。
11.根据权利要求1所述的阵列基板，其特征在于，每个所述子像素还包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、存储电容以及补偿电容，其中，所述第三晶体管和所述第四晶体管为氧化物晶体管，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管以及所述第八晶体管为多晶硅晶体管，所述第四晶体管为所述第一氧化物晶体管，所述第三晶体管为所述第二氧化物晶体管；
其中，所述第四晶体管的漏极还与所述存储电容的第一极板以及所述补偿电容的第一极板连接，所述存储电容的第一极板与所述第一晶体管的栅极一体设置，所述补偿电容的第二极板与所述第二晶体管的栅极连接，所述存储电容的第二极板与所述第五晶体管的源极连接，所述第五晶体管的漏极与所述第一晶体管的源极连接，第一晶体管的漏极与所述第三晶体管的漏极以及所述第六晶体管的源极连接，所述第六晶体管的漏极与所述第七晶体管的漏极连接，所述第一晶体管的源极、所述第二晶体管的漏极以及所述第五晶体管的漏极均与所述第八晶体管的漏极连接。
12.根据权利要求1至11中任一项所述的阵列基板，其特征在于，所述阵列基板还包括：
第一半导体层，设置在所述衬底上，所述第一半导体层包括所述第一晶体管的有源层；
第一金属层，设置在所述第一半导体层远离所述衬底的一侧，所述第一金属层包括所述第一晶体管的栅极；
第二金属层，设置在所述第一金属层远离所述第一半导体层的一侧；
第二半导体层，设置在所述第二金属层远离所述第一金属层的一侧，所述第二半导体层包括所述第一氧化物晶体管的有源层、所述第二氧化物晶体管的有源层、所述第一连接线以及所述第二连接线；
第三金属层，设置在所述第二半导体层远离所述第二金属层的一侧，所述第一氧化物晶体管的栅极以及所述第二氧化物晶体管的栅极形成在所述第三金属层和所述第二金属层；
第四金属层，设置在所述第三金属层远离所述第二半导体层的一侧，所述第四金属层包括所述第一扫描线和所述第二扫描线。
13.一种显示面板，其特征在于，包括如权利要求1至12中任一项所述的阵列基板。
CN202311683942.XA 2023-12-07 2023-12-07 阵列基板和显示面板 Pending CN117594612A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311683942.XA CN117594612A (zh) 2023-12-07 2023-12-07 阵列基板和显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311683942.XA CN117594612A (zh) 2023-12-07 2023-12-07 阵列基板和显示面板

Publications (1)

Publication Number Publication Date
CN117594612A true CN117594612A (zh) 2024-02-23

Family

ID=89913221

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311683942.XA Pending CN117594612A (zh) 2023-12-07 2023-12-07 阵列基板和显示面板

Country Status (1)

Country Link
CN (1) CN117594612A (zh)

Similar Documents

Publication Publication Date Title
US10937816B2 (en) Switching element, manufacturing method thereof, array substrate and display device
US9653494B2 (en) Array substrate, display panel and display apparatus
US9171866B2 (en) Array substrate for narrow bezel type liquid crystal display device and method of manufacturing the same
US9529236B2 (en) Pixel structure and display panel
US9244317B2 (en) Active matrix substrate and display device
US20140167052A1 (en) Array substrate for narrow bezel type liquid crystal display device and method of manufacturing the same
WO2016165189A1 (zh) Tft布局结构
US8686980B2 (en) Array substrate and liquid crystal display panel
WO2019033812A1 (zh) 显示基板、显示面板及显示装置
US20150355517A1 (en) Array substrate and display device
US20230102513A1 (en) Array substrate and display panel
CN103676369A (zh) 一种阵列基板及其制造方法、显示器件
US11971639B2 (en) Array substrate, manufacturing method thereof, and display panel
US20220406816A1 (en) Display panel
KR100714819B1 (ko) 박막 반도체 장치, 전기 광학 장치 및 전자 기기
WO2023217261A1 (zh) 显示面板和显示装置
CN114730538A (zh) 显示基板及其制备方法、显示装置
US20240013727A1 (en) Display device
CN112599540B (zh) 阵列基板及其制备方法、显示面板
CN114023771A (zh) 显示基板及显示装置
US20130100005A1 (en) LCD Panel and Method of Manufacturing the Same
CN115398641B (zh) 显示基板及其制备方法、显示装置
CN117594612A (zh) 阵列基板和显示面板
US20220320228A1 (en) Display Substrate and Manufacturing Method Thereof, and Display Apparatus
US20220320241A1 (en) Display Substrate and Preparing Method Thereof, and Display Apparatus

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination