CN117577536A - 一种半导体结构的制造方法、芯片和电子设备 - Google Patents

一种半导体结构的制造方法、芯片和电子设备 Download PDF

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Abstract

本公开涉及半导体集成电路制造技术领域，具体涉及一种半导体结构的制造方法、芯片和电子设备，包括：在衬底中形成深阱区域；形成浅隔离槽，用于在所述深阱区域中隔离出有源区；在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区位于所述第二掺杂区下方并且具有比所述第二掺杂区更大的宽度；在所述有源区中定义欧姆接触区域和肖特基区域；通过合金层与欧姆接触区域和肖特基区域形成接触孔区域。本发明针对寄生结构肖特基无法调节和耐压性不强的问题，通过第一掺杂区给予寄生肖特基器件一定的调节能力，可有效降低肖特基二极管正向的开启电压，增大正向电流导通能力，提高肖特基二极管耐压能力。

Description

一种半导体结构的制造方法、芯片和电子设备
技术领域
本公开涉及半导体集成电路制造技术领域，具体涉及一种半导体结构的制造方法、芯片和电子设备。
背景技术
在半导体集成电路制造领域，功率器件一直有着非常广泛的应用，特别是新能源汽车充电与电机驱动系统、光伏产业的逆变器等系统中均大量使用功率器件。在功率器件中，LDMOS器件以其与逻辑电路器件的高兼容性受到了广泛关注。由于应用端的复杂性，很多功率电路产品设计不仅仅使用LDMOS器件，还需要部分高性能的寄生器件，比如高正向导通、低反向漏电的寄生肖特基二极管。但是，现有技术的寄生肖特基二极管的结构决定了其P型体区和N型深阱区域的注入浓度较高，从而难以满足器件耐高压和高导通电流的需求。
发明内容
为了解决相关技术中的问题，本公开实施例提供一种半导体结构的制造方法、芯片和电子设备。
第一方面，本公开实施例提供一种半导体结构的制造方法，包括：在衬底中形成深阱区域；形成浅隔离槽，用于在所述深阱区域中隔离出有源区；在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；在有源区中进行高浓度掺杂定义欧姆接触区域和肖特基区域；在所述欧姆接触区域和所述肖特基区域上形成合金层，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
根据本公开的实施例，所述衬底为P型衬底，所述在衬底中形成深阱区域，包括：在所述衬底上形成牺牲层；经由所述牺牲层向所述衬底注入用于形成高压P型阱HPW的P型离子，向所述衬底注入形成高压N型阱HNW的N型离子；进行高温退火以形成所述HPW和所述HNW；去除所述牺牲层。所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
根据本公开的实施例，所述形成浅隔离槽，包括：在所述HNW中形成多个浅隔离槽，从而在所述HNW中隔离出第一有源区和第二有源区。所述第一有源区位于两个第二有源区之间。
根据本公开的实施例，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，包括：在所述第一有源区中执行P型离子注入，以形成第一掺杂区；在所述第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区，所述第一掺杂区与所述第二掺杂区相邻；在所述第二有源区中执行N型离子注入，以形成第三掺杂区。所述第一掺杂区为P型减小表面场区PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区，包括：在所述第一有源区中形成两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；
根据本公开的实施例，所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
根据本公开的实施例，所述两组掺杂区的两个第一掺杂区之间的间距为c，所述方法还包括：根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
根据本公开的实施例，所述在所述有源区中进行高浓度掺杂定义欧姆接触区域，包括：在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域；或者在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域。
根据本公开的实施例，所述在所述欧姆接触区域和所述肖特基区域上形成合金层，包括：形成氧化层；去除所述欧姆接触区域和所述肖特基区域上的氧化层；沉积金属层；执行高温反应，从而在所述欧姆接触区域和所述肖特基区域上形成金属与硅的合金层。
第二方面，本公开实施例中提供了一种半导体结构，使用根据以上所述的方法制造。
根据本公开的实施例. 一种半导体结构，包括：衬底；在所述衬底中形成的深阱区域；有源区，位于所述深阱区域中；位于所述有源区中的第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；欧姆接触区域和肖特基区域，位于所述有源区中；合金层，形成在所述欧姆接触区域和所述肖特基区域上，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
根据本公开的实施例，所述衬底为P型衬底，所述深阱区域包括高压P型阱HPW和高压N型阱HNW。所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
根据本公开的实施例，半导体结构还包括在所述HNW中形成的多个浅隔离槽，从而在所述HNW中隔离出第一有源区和第二有源区。
根据本公开的实施例，所述第一有源区位于两个第二有源区之间。所述第一掺杂区位于所述第一有源区中，所述第一掺杂区的注入离子为P型离子；所述第二掺杂区位于所述第一有源区中，所述第二掺杂区的注入离子为P型离子，所述第一掺杂区与所述第二掺杂区相邻；所述第三掺杂区位于所述第二有源区中，所述第三掺杂区的注入离子为N型离子。所述第一掺杂区为P型减小表面场PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。在所述第一有源区中包括两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；
根据本公开的实施例，所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
根据本公开的实施例，所述两组掺杂区的两个第一掺杂区之间的间距为c；根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
根据本公开的实施例，所述欧姆接触区域包括：在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域；或者在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域，以及在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入形成的高浓度掺杂区域。
第三方面，本公开实施例中提供了一种芯片，包括以上任一项所述的半导体结构。
第四方面，本公开实施例中提供了一种电子设备，包括以上任一项所述的半导体结构，或以上所述的芯片。
本公开实施例提高了寄生肖特基器件的耐压程度，降低了正向开启电压，并增大了正向电流导通能力。进一步地，通过引入LDMOS工艺已有的PRF层，不仅仅优化了器件性能，并可以通过调节PRF层宽度来调节器件性能。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
结合附图，通过以下非限制性实施方式的详细描述，本公开的其它特征、目的和优点将变得更加明显。在附图中：
图1示出根据本公开实施例的半导体结构制造方法的流程图。
图2示出根据本公开实施例的深阱区域的示意图。
图3示出根据本公开实施例的浅隔离槽的示意图。
图4示出根据本公开实施例的掺杂区的示意图。
图5a示出了在包含肖特基势垒二极管的半导体结构中形成欧姆接触区域的示意图。
图5b示出了在包含结势垒控制肖特基二极管的半导体结构中形成欧姆接触区域的示意图。
图6示出根据本公开实施例的包含肖特基势垒二极管的半导体结构中a、b、c位置的示意图。
图7示出根据本公开实施例的包含结势垒控制肖特基二极管的半导体结构中a、b、c位置的示意图。
图8示出根据本公开实施例的PRF伸出PB长度变化的击穿电场仿真图。
图9示出根据本公开实施例的PRF伸出PB长度变化的耐压仿真曲线图。
具体实施方式
下文中，将参考附图详细描述本公开的示例性实施例，以使本领域技术人员可容易地实现它们。此外，为了清楚起见，在附图中省略了与描述示例性实施例无关的部分。
在本公开中，应理解，诸如“包括”或“具有”等的术语旨在指示本说明书中所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，并且不欲排除一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在或被添加的可能性。
另外还需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
当前新能源产业的发展进一步增大了功率器件的需求量，特别是新能源汽车充电与电机驱动系统，光伏产业的逆变器系统等，均大量使用功率器件。在功率器件中，LDMOS器件以其与逻辑电路器件的高兼容性受到了广泛关注。由于应用端的复杂性，很多功率电路产品设计不只是使用LDMOS器件，还需要部分高性能的寄生器件，比如高正向导通，低反向漏电的寄生肖特基二极管。
但是，现有技术的寄生肖特基二极管的结构决定了其P型体区和N型深阱区域的注入浓度较高，从而难以满足器件耐高压和高导通电流的需求。具体而言，LDMOS的P体区PB用来控制LDMOS阈值电压，由于器件的寄生特性，PB注入浓度高，一般很难满足器件耐高压的需求，限制了寄生肖特基二极管的使用范围。另外，高压N型阱的注入浓度较高，导致二极管正向导通开启电压较高，正向导通能力难以满足高电流需求。
同时，现有技术中为了降低成本多采用无N型势垒层设计LDMOS器件，此结构深度N型阱（DNW）需要改为HNW工艺才能满足隔离的需要，HNW长时间退火导致HNW表面浓度很高，寄生肖特基正向导通能力差，难以满足设计需求。由于集成电路工艺中肖特基一般为寄生结构，无法改变肖特基二极管电压和正向导通能力，没有可以调控的手段方法。本发明增加了辅助调控层设计，可以根据不同工艺适当调整关键位置的尺寸，可以给予寄生肖特基器件一定的调节能力，在不增加成本的前提下，使器件的应用范围得到巨大的提升。本发明可以应用于当前集成电路中主流的肖特基二极管：肖特基势垒二极管（Schottky barrierdiode，SBD）和结势垒控制肖特基二极管（Junction barrier Schottky diode，JBSD）。
图1示出根据本公开实施例的半导体结构制造方法的流程图。如图1所示，所述半导体结构制造方法包括以下步骤S101 - S105。
在步骤S101中，在衬底中形成深阱区域。
图2示出了根据本公开实施例的深阱区域的示意图。
根据本公开的实施例，深阱区域可以包括高压N型阱HNW和高压P型阱HPW。在衬底中形成深阱区域，可以包括在P型衬底上生长氧化层作为牺牲层，在牺牲层上涂覆光刻胶，根据要形成的深阱区域对光刻胶图案化，在P型衬底中注入N离子和P离子，然后高温长时间退火推结，使掺杂离子向硅单晶体区扩散，形成高压N型阱HNW和高压P型阱HPW。根据本公开的实施例，所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
在步骤S102中，形成浅隔离槽，用于在所述深阱区域中隔离出有源区。图3示出根据本公开实施例的浅隔离槽的示意图，即采用光刻、刻蚀工艺在步骤S101形成的结构表面刻蚀出浅槽，在浅槽中填充二氧化硅后使用化学物理抛光工艺（CMP）磨平，形成有源区之间的浅隔离槽。
根据本公开的实施例，所述形成浅隔离槽，包括：在所述HNW中形成多个浅隔离槽，从而在所述HNW中隔离出第一有源区和第二有源区，所述第一有源区位于两个第二有源区之间。
在步骤S103中，在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度。
根据本公开的实施例，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，包括：在所述第一有源区中执行P型离子注入，以形成第一掺杂区；在所述第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区，所述第一掺杂区与所述第二掺杂区相邻；在所述第二有源区中执行N型离子注入，以形成第三掺杂区。
根据本公开的实施例，所述第一掺杂区为P型减小表面场区PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。
根据本公开的实施例，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区，包括：在所述第一有源区中形成两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；其中，所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
图4示出根据本公开实施例的掺杂区的示意图，可以利用LDMOS工艺中的RESURF（减小表面场）工艺，在第一有源区中执行P型离子注入，以形成第一掺杂区P型减小表面场区PRF。在第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区PB，PRF与PB相邻，且PRF的宽度大于PB的宽度。在所述第二有源区中执行N型离子注入，以形成第三掺杂区NW。可以采用现有的离子注入工艺实现上述离子注入过程，具体过程此处不再赘述。
在步骤S104中，在所述有源区中进行高浓度掺杂定义了欧姆接触区域和肖特基区域。
根据本公开的实施例，所述在所述有源区中进行高浓度掺杂定义了欧姆接触区域和肖特基区域，包括：在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域；或者在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域。在第一有源区中两个第二掺杂区之间的非高浓度掺杂区形成肖特基区域。
图5a示出了在包含肖特基势垒二极管的半导体结构中形成欧姆接触区域的示意图，图5b示出了在包含结势垒控制肖特基二极管的半导体结构中形成欧姆接触区域的示意图。
具体地，可以采用两道光刻工艺，分别进行高浓度N离子和高浓度P离子注入，形成高浓度掺杂区域，即图5a和图5b中的N+和P+区域，从而形成欧姆接触区域。第一有源区中两个第二掺杂区之间的非高浓度掺杂区即为肖特基区域，换言之，第一有源区中两个第二掺杂区PB之间未注入高浓度P离子的区域为肖特基二极管区域。
如图5a所示，在包含肖特基势垒二极管的半导体结构中，在PB中执行P+离子注入，在NW中执行N+离子注入，形成了欧姆接触区域，PB之间的HNW顶部区域为肖特基区域。
如图5b所示，在包含结势垒控制肖特基二极管的半导体结构中，除了在PB中执行P+离子注入，在NW中执行N+离子注入之外，还在HNW中执行P+离子注入，形成了欧姆接触区域，PB之间的HNW顶部区域中未形成欧姆接触区域的部分为肖特基区域。
在步骤S105中，在所述欧姆接触区域和所述肖特基区域上形成合金层，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
具体地，可以采用自对准硅化物阻挡层（SAB）工艺，先覆盖一层二氧化硅，之后经过干刻蚀和湿刻蚀，去除需要形成CoSi合金区域的二氧化硅，Co沉积后经过高温合金反应，由有源区的Si与Co形成CoSi合金。CoSi合金层与欧姆接触区域和肖特基区域形成接触孔区域。后续可以经过酸洗去除掉二氧化硅上未反应的Co金属。
根据本公开实施例的半导体结构制造方法解决了由于肖特基器件的寄生特性，PB和HNW注入浓度高导致器件难以满足耐高压和正向导通能力要求的技术问题，针对这个技术问题，本公开在不提高成本的前提下，引入LDMOS工艺已有的PRF层，优化了器件性能。
进一步地，本公开实施例可以通过调节PRF层宽度来调节器件性能。
根据本公开的实施例，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区，包括：在所述第一有源区中形成两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；其中，所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
根据本公开的实施例，所述两组掺杂区的两个第一掺杂区之间的间距为c，所述方法还包括：根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
图6示出了根据本公开实施例的包含肖特基势垒二极管的半导体结构中a、b、c位置的示意图。其中，Hi为半导体结构正极，Lo为半导体结构负极。对于图6中的左侧掺杂区，a即为第一掺杂区PRF左侧伸出第二掺杂区PB区的长度，b即为第一掺杂区PRF右侧伸出第二掺杂区PB区的长度。对于图6中的右侧掺杂区，a即为第一掺杂区PRF右侧伸出第二掺杂区PB区的长度，b即为第一掺杂区PRF左侧伸出第二掺杂区PB区的长度。c即为两个第一掺杂区PRF之间的间距。
图7示出了根据本公开实施例的包含结势垒控制肖特基二极管的半导体结构中a、b、c位置的示意图。其中，Hi为半导体结构正极，Lo为半导体结构负极。对于图7中的左侧掺杂区，a即为第一掺杂区PRF左侧伸出第二掺杂区PB区的长度，b即为第一掺杂区PRF右侧伸出第二掺杂区PB区的长度。对于图7中的右侧掺杂区，a即为第一掺杂区PRF右侧伸出第二掺杂区PB区的长度，b即为第一掺杂区PRF左侧伸出第二掺杂区PB区的长度。即为两个第一掺杂区PRF之间的间距。
本公开实施例将PB底部的耗尽区转移到PRF域，在PB和PRF夹角以及PRF周边形成多个方向的耗尽叠加，扩大了耗尽区区域范围，提高了耐压。通过调节PRF伸出PB的长度b可以进一步调节开启电压和电流导通能力。同时，由于PRF的拖尾效应，降低了其正上方区域HNW表面的掺杂浓度，可以有效的降低肖特基二极管正向的开启电压VFB，增大正向电流导通能力。a、b中的较短者决定了肖特基二极管的耐压程度，而b的长度决定了对肖特基二极管区域HNW掺杂浓度的降低程度，换言之，b的长度还决定了肖特基二极管正向开启电压的降低程度以及正向电流导通能力的增大程度，因此一般建议b大于或者等于a，使得优化后的肖特基二极管不仅仅能够提高耐压，还能进一步降低正向开启电压和增大正向电流导通。
当PB间距固定时，b和c互相钳制，增大b可以有效的降低肖特基二极管正向的开启电压VFB，增大正向电流导通能力，同时c会减小，导通电阻增大，通过在器件上进行实验，可以得到一个满足设计要求的平衡结构尺寸。
本公开利用PRF注入反向掺杂降低HNW表面浓度，提高正向导通能力，同时Pbody耗尽区变形提高肖特基二极管耐压性，并通过对PRF伸出PB区尺寸a、b进行调节实现对寄生肖特基二极管性能的调节。在未增加新的生产成本基础上，利用已有层次来设计新结构，提高了肖特基二极管耐压的同时也增加了正向导通能力，而且此结构可以适用于无NBL工艺的各个平台中寄生肖特基二极管的性能优化。在性能优化的基础上，还可以根据工艺特点，通过调节关键的a、b尺寸来适应不同平台，使寄生肖特基二极管具备了前所未有的普适性和可控性。
本公开实施例还提供了一种半导体结构，包括：衬底；在所述衬底中形成的深阱区域；位于所述深阱区域中的有源区；位于所述有源区中的第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；欧姆接触区域和肖特基区域，位于所述有源区中；合金层，形成在所述欧姆接触区域和所述肖特基区域上，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
根据本公开的实施例，所述衬底为P型衬底，所述在衬底中形成深阱区域，包括：在所述衬底上形成牺牲层；在牺牲层上涂覆光刻胶，根据要形成的深阱区域对光刻胶图案化，经由所述牺牲层向所述衬底注入用于形成高压P型阱HPW的P型离子，向所述衬底注入形成高压N型阱HNW的N型离子；进行高温退火推结，使掺杂离子向硅单晶体区扩散，以形成所述HPW和所述HNW；去除所述牺牲层。所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
根据本公开的实施例，此半导体结构还包括在所述HNW中形成的多个浅隔离槽，即采用光刻、刻蚀工艺在步骤S101形成的结构表面刻蚀出浅槽，在浅槽中填充二氧化硅后使用化学物理抛光工艺（CMP）磨平，形成有源区之间的浅隔离槽。从而在所述HNW中隔离出第一有源区和第二有源区。所述第一有源区位于两个第二有源区之间。
根据本公开的实施例，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，包括：在所述第一有源区中执行P型离子注入，以形成第一掺杂区；在所述第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区，所述第一掺杂区与所述第二掺杂区相邻；所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度。在所述第二有源区中执行N型离子注入，以形成第三掺杂区。所述第一掺杂区为P型减小表面场区PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区，包括：在所述第一有源区中形成两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；
根据本公开的实施例，所述第一掺杂区为P型减小表面场PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。
根据本公开的实施例，在所述第一有源区中包括两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
根据本公开的实施例，可以利用LDMOS工艺中的RESURF（减小表面场）工艺，在第一有源区中执行P型离子注入，以形成第一掺杂区P型减小表面场区PRF。在第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区PB，PRF与PB相邻，且PRF的宽度大于PB的宽度。在所述第二有源区中执行N型离子注入，以形成第三掺杂区NW。可以采用现有的离子注入工艺实现上述离子注入过程，具体过程此处不再赘述。
具体地，本公开实施例将PB底部的耗尽区转移到PRF域，在PB和PRF夹角以及PRF周边形成多个方向的耗尽叠加，扩大了耗尽区区域范围，提高了耐压。通过调节PRF伸出PB的长度b可以进一步调节开启电压和电流导通能力。同时，由于PRF的拖尾效应，降低了其正上方区域HNW表面的掺杂浓度，可以有效的降低肖特基二极管正向的开启电压VFB，增大正向电流导通能力。a、b中的较短者决定了肖特基二极管的耐压程度，而b的长度决定了对肖特基二极管区域HNW掺杂浓度的降低程度，换言之，b的长度还决定了肖特基二极管正向开启电压的降低程度以及正向电流导通能力的增大程度，因此一般建议b大于或者等于a，使得优化后的肖特基二极管不仅仅能够提高耐压，还能进一步降低正向开启电压和增大正向电流导通。
根据本公开的实施例，所述两组掺杂区的两个第一掺杂区之间的间距为c；根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
具体地，当PB间距固定时，b和c互相钳制，增大b可以有效的降低肖特基二极管正向的开启电压VFB，增大正向电流导通能力，同时c会减小，导通电阻增大，通过在器件上进行实验，可以得到一个满足设计要求的平衡结构尺寸。
根据本公开的实施例，在所述有源区中进行高浓度掺杂定义了欧姆接触区域，所述第一有源区中两个第二掺杂区之间未进行高浓度掺杂的区域形成肖特基区域。所述欧姆接触区域包括：在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域；或者在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域，以及在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入形成的高浓度掺杂区域。
具体地，可以采用两道光刻工艺，分别进行高浓度N离子和高浓度P离子注入，形成高浓度掺杂区域，从而形成欧姆接触区域。欧姆接触区域之外的有源区即为肖特基二极管区域，换言之，未注入高浓度N离子和高浓度P离子的高压N型阱区为肖特基二极管区域。
图6、图7分别示出了根据本公开实施例的半导体结构结构示意图。其中，图6为包含肖特基势垒二极管的半导体结构示意图，图7为包含结势垒控制肖特基二极管的半导体结构示意图。
如图6所示，包含肖特基势垒二极管的半导体结构包含：衬底；在所述衬底中形成的深阱区域；位于所述深阱区域中的有源区；位于所述有源区中的第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；欧姆接触区域，位于所述第二掺杂区、所述第三掺杂区中，所述第一有源区中两个第二掺杂区之间的区域形成肖特基区域；合金层，形成在所述欧姆接触区域和所述肖特基区域上，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
具体而言，如图6所示，最下面的灰色区域为P型衬底，HPW和HNW为深阱区域，浅隔离槽在深阱区域中隔离出有源区。第一掺杂区为PRF，第二掺杂区为PB区，第三掺杂区为NW区。标记了N+（高浓度N离子）和P+（高浓度P离子）的部分即为欧姆接触区域。第一有源区中两个第二掺杂区之间的区域形成肖特基区域，即，PB之间的HNW顶部区域为肖特基区域。位于器件上表面的粗黑色横线即为合金层。在欧姆接触区域，合金层与欧姆接触区域和肖特基区域共同形成接触孔区域。Hi为半导体结构正极，Lo为半导体结构负极。
如图7所示，包含结势垒控制肖特基二极管的半导体结构包含：衬底；在所述衬底中形成的深阱区域；位于所述深阱区域中的有源区；位于所述有源区中的第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；欧姆接触区域，位于所述第二掺杂区、所述第三掺杂区、相邻第二掺杂区之间的有源区中，所述相邻第二掺杂区之间的有源区中的欧姆接触区域之外的区域形成肖特基区域；合金层，形成在所述欧姆接触区域和所述肖特基区域上，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
具体而言，如图7所示，最下面的灰色区域为P型衬底，HPW和HNW为深阱区域，浅隔离槽在深阱区域中隔离出有源区。第一掺杂区为PRF，第二掺杂区为PB区，第三掺杂区为NW区。标记了N+（高浓度N离子）和P+（高浓度P离子）的部分即为欧姆接触区域，除了在PB和NW中形成欧姆接触区域之外，结势垒控制肖特基二极管在HNW中也形成欧姆接触区域，HNW中欧姆接触区域之外的区域即为肖特基区域。位于器件上表面的粗黑色横线即为合金层。合金层与欧姆接触区域和肖特基区域共同形成接触孔区域。Hi为半导体结构正极，Lo为半导体结构负极。
图8示出了根据本公开实施例的PRF伸出PB长度变化的击穿电场仿真图，其中，围绕着PB和PRF的各线条为电场等势线，j为PRF伸出PB长度，即a和b，此仿真图为a=b的情形，a也可以不等于b。图中最内和最外两根白线之间的区域为耗尽区，可见PRF伸出PB长度越长，耗尽区范围越大，耐压性越强。
图9示出了根据本公开实施例的PRF伸出PB长度变化的耐压仿真曲线图，j为PRF伸出PB长度，即a和b，此仿真图为a=b的情形，a也可以不等于b。从图9可见PRF伸出PB长度越长，x坐标轴显示的耐压性越好。
本公开实施例还提供了一种芯片，包括如上所述的半导体结构。
本公开实施例还提供了一种电子设备，包括如上所述的半导体结构或如上所述的芯片。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的（但不限于）具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (24)

1.一种半导体结构的制造方法，其特征在于，包括：
在衬底中形成深阱区域；
形成浅隔离槽，用于在所述深阱区域中隔离出有源区；
在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；
在有源区中进行高浓度掺杂定义欧姆接触区域和肖特基区域；
在所述欧姆接触区域和所述肖特基区域上形成合金层，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
2.根据权利要求1所述的方法，其中，所述衬底为P型衬底，所述在衬底中形成深阱区域，包括：
在所述衬底上形成牺牲层；
经由所述牺牲层向所述衬底注入用于形成高压P型阱HPW的P型离子，向所述衬底注入形成高压N型阱HNW的N型离子；
进行高温退火以形成所述HPW和所述HNW；
去除所述牺牲层。
3.根据权利要求2所述的方法，其中，所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
4.根据权利要求2所述的方法，其中，所述形成浅隔离槽，包括：
在所述HNW中形成多个浅隔离槽，从而在所述HNW中隔离出第一有源区和第二有源区。
5.根据权利要求4所述的方法，其中，所述第一有源区位于两个第二有源区之间。
6.根据权利要求4所述的方法，其中，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区、第三掺杂区，包括：
在所述第一有源区中执行P型离子注入，以形成第一掺杂区；
在所述第一有源区中执行P型离子注入，以在所述第一掺杂区上方形成第二掺杂区，所述第一掺杂区与所述第二掺杂区相邻；
在所述第二有源区中执行N型离子注入，以形成第三掺杂区。
7.根据权利要求6所述的方法，其中，所述第一掺杂区为P型减小表面场区PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。
8.根据权利要求4所述的方法，其中，所述在所述有源区中执行离子注入，形成第一掺杂区、第二掺杂区，包括：
在所述第一有源区中形成两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；
其中，所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
9.根据权利要求8所述的方法，其中，所述两组掺杂区的两个第一掺杂区之间的间距为c，所述方法还包括：
根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
10. 根据权利要求8所述的方法，其中，所述在所述有源区中进行高浓度掺杂定义欧姆接触区域，包括：
在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域；或者
在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入，在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入，以形成高浓度掺杂区域作为欧姆接触区域。
11.根据权利要求1所述的方法，其中，所述在所述欧姆接触区域和所述肖特基区域上形成合金层，包括：
形成氧化层；
去除所述欧姆接触区域和所述肖特基区域上的氧化层；
沉积金属层；
执行高温反应，从而在所述欧姆接触区域和所述肖特基区域上形成金属与硅的合金层。
12.一种半导体结构，其特征在于，使用根据权利要求1-11中任一项所述的方法制造。
13.一种半导体结构，其特征在于，包括：
衬底；
在所述衬底中形成的深阱区域；
有源区，位于所述深阱区域中；
位于所述有源区中的第一掺杂区、第二掺杂区、第三掺杂区，所述第一掺杂区的注入离子与所述第二掺杂区的注入离子具有相同的导电类型，与所述第三掺杂区的离子具有不同的导电类型，所述第一掺杂区位于所述第二掺杂区下方，并且具有比所述第二掺杂区更大的宽度；
欧姆接触区域和肖特基区域，位于所述有源区中；
合金层，形成在所述欧姆接触区域和所述肖特基区域上，所述合金层与所述欧姆接触区域和所述肖特基区域形成接触孔区域。
14.根据权利要求13所述的半导体结构，其中，所述衬底为P型衬底，所述深阱区域包括高压P型阱HPW和高压N型阱HNW。
15.根据权利要求14所述的半导体结构，其中，所述HNW的深度大于所述HPW的深度，所述HNW位于两个HPW之间。
16.根据权利要求14所述的半导体结构，还包括在所述HNW中形成的多个浅隔离槽，从而在所述HNW中隔离出第一有源区和第二有源区。
17.根据权利要求16所述的半导体结构，其中，所述第一有源区位于两个第二有源区之间。
18.根据权利要求17所述的半导体结构，其中：
所述第一掺杂区位于所述第一有源区中，所述第一掺杂区的注入离子为P型离子；
所述第二掺杂区位于所述第一有源区中，所述第二掺杂区的注入离子为P型离子，所述第一掺杂区与所述第二掺杂区相邻；
所述第三掺杂区位于所述第二有源区中，所述第三掺杂区的注入离子为N型离子。
19.根据权利要求18所述的半导体结构，其中，所述第一掺杂区为P型减小表面场PRF，所述第二掺杂区为P型体区PB，所述第三掺杂区为N型阱区NW。
20.根据权利要求18所述的半导体结构，其中：
在所述第一有源区中包括两组掺杂区，每组掺杂区包括一个第一掺杂区和一个第二掺杂区；
所述第一掺杂区在第一方向上超出所述第二掺杂区的宽度a小于等于所述第一掺杂区在第二方向上超出所述第二掺杂区的宽度b，所述第一方向为第二方向的反方向，所述第二方向为从所述第一掺杂区指向同一第一有源区中的另一第一掺杂区的方向。
21.根据权利要求20所述的半导体结构，其中：
所述两组掺杂区的两个第一掺杂区之间的间距为c；
根据肖特基正向的开启电压VFB和肖特基的导通电阻对b和c进行设置，当b增大时，肖特基正向的开启电压VFB降低，当c减小时，肖特基的导通电阻增大。
22. 根据权利要求20所述的半导体结构，其中，所述欧姆接触区域包括：
在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域；或者
在所述第二掺杂区和所述第三掺杂区中执行与相应掺杂区相同导电类型的高浓度离子注入形成的高浓度掺杂区域，以及在所述两组掺杂区的两个第二掺杂区之间的有源区中执行与所述有源区相反导电类型的高浓度离子注入形成的高浓度掺杂区域。
23.一种芯片，包括根据权利要求13-22中任一项所述的半导体结构。
24.一种电子设备，包括根据权利要求13-22中任一项所述的半导体结构，或根据权利要求23所述的芯片。
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