CN117558315A - 刷新控制电路及存储器 - Google Patents

Abstract

本公开提供一种刷新控制电路及存储器，包括：译码电路、计数电路、指示电路、以及使能电路；译码电路对周期选择信号和比例选择信号进行译码，输出多个刷新周期的模式信号和多个比例信号；计数电路根据指示电路当前输出的至少一个刷新周期的指示信号，响应于常规刷新时钟对字线地址进行间隔计数，输出每次刷新的目标字线地址；指示电路根据处于有效状态的比例信号，确定不同于标准刷新周期的调节刷新周期对应的地址范围并输出至少一个刷新周期的指示信号；使能电路根据当前的目标字线地址和当前各刷新周期的指示信号，输出刷新使能信号。本方案能够实现灵活的刷新控制方案。

Description

刷新控制电路及存储器

技术领域

本公开涉及存储器技术，尤其涉及一种刷新控制电路及存储器。

背景技术

伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）的使用非常广泛。

实际应用中，存储器的存储单元（cell）需要基于刷新周期（tREF）进行定期刷新，以保证存储数据的稳定性。其中，关于刷新周期的设定，一方面除了需要考虑存储单元能够维持数据稳定的时长以外，另一方面需要考虑刷新带来的电流影响。因此，需要提供一种灵活的刷新控制方案。

发明内容

本公开的实施例提供一种刷新控制电路及存储器。

根据一些实施例，本公开第一方面提供一种刷新控制电路，包括：译码电路、计数电路、指示电路、以及使能电路；译码电路，接收周期选择信号和比例选择信号，用于对周期选择信号和比例选择信号进行译码，输出多个刷新周期的模式信号和多个比例信号；其中，多个刷新周期的模式信号中有且仅有周期选择信号对应的标准刷新周期的模式信号有效；多个比例信号中最多仅有一个比例信号有效；计数电路，耦接于指示电路，接收常规刷新时钟，用于根据指示电路当前输出的至少一个刷新周期的指示信号，响应于常规刷新时钟对字线地址进行间隔计数，输出每次刷新的目标字线地址；其中，计数电路的计数间隔与至少一个指示信号表征的刷新周期匹配；指示电路，耦接于译码电路和计数电路，用于根据处于有效状态的比例信号，确定不同于标准刷新周期的调节刷新周期对应的地址范围，并输出至少一个刷新周期的指示信号；其中，当目标字线地址位于调节刷新周期对应的地址范围时，至少一个刷新周期的指示信号的信号状态用于表征该调节刷新周期；否则，至少一个刷新周期的指示信号的信号状态表征标准刷新周期；其中，处于有效状态的比例信号表征调节刷新周期对应的地址范围在所有字线地址中的占比；使能电路，耦接于计数电路和指示电路，用于根据当前的目标字线地址和当前各刷新周期的指示信号，输出刷新使能信号；刷新使能信号用于压缩刷新。

在一些示例中，刷新控制电路，还包括：脉冲生成电路；脉冲生成电路，用于响应于刷新命令，输出常规刷新时钟和刷新脉冲；其中，每个刷新命令的刷新窗口下包括两个刷新脉冲，且用于常规刷新的每个刷新脉冲对应常规刷新时钟的一个时钟脉冲。

在一些示例中，多个刷新周期包括：第一周期、第二周期、第三周期和第四周期；第一周期下每个刷新窗口对应激活1根字线，第二周期下每个刷新窗口对应激活2根字线，第三周期下每个刷新窗口对应激活4根字线，第四周期下每个刷新窗口对应激活8根字线。

在一些示例中，计数电路包括：时钟选择电路和处理电路；时钟选择电路，耦接于指示电路，用于根据当前至少一个刷新周期的指示信号，输出间隔计数时钟；处理电路，耦接于时钟选择电路，接收常规刷新时钟和间隔计数时钟，用于当第一周期的指示信号有效时，按照每两个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当第二周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当第三周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数两次的计数间隔进行计数；当第四周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数四次的计数间隔进行计数。

在一些示例中，处理电路，包括：第一触发器和多级第二触发器；每级第二触发器的正输出端用于输出目标字线地址的一位；第一触发器和第二触发器的输入端连接自身的负输出端；第一触发器的时钟端接收常规刷新时钟；首级第二触发器、第二级第二触发器和第三级第二触发器的时钟端连接时钟选择电路，接收对应的间隔计数时钟，其他每级第二触发器的时钟端连接上一级第二触发器的负输出端。

在一些示例中，时钟选择电路，包括：第一选择器、第二选择器以及第三选择器；第一选择器的第一输入端接收常规刷新时钟，第二输入端与第一触发器的负输出端连接，控制端接收第一周期的指示信号，输出端与首级第二触发器的时钟端连接，第一选择器用于当第一周期的指示信号有效时，输出第二输入端的信号，当第一周期的指示信号无效时，输出第一输入端的信号；第二选择器的第一输入端与首级第二触发器的负输出端连接，第二输入端接收常规刷新时钟，控制端接收第三周期的指示信号，输出端与第二级第二触发器的时钟端连接，第二选择器用于当第三周期的指示信号有效时，输出第二输入端的信号，当第三周期的指示信号无效时，输出第一输入端的信号；第三选择器的第一输入端与第二级第二触发器的负输出端连接，第二输入端接收常规刷新时钟，控制端接收第四周期的指示信号，输出端与第三级第二触发器的时钟端连接，第三选择器用于当第四周期的指示信号有效时，输出第二输入端的信号，当第四周期的指示信号无效时，输出第一输入端的信号。

在一些示例中，指示电路包括：第一解析电路和第二解析电路；第一解析电路，耦接于计数电路并接收各比例信号，用于检测当前目标字线地址中的至少一位与当前处于有效的比例信号对应的标准位是否一致，若一致，则输出有效的切换信号，否则，输出无效的切换信号；第二解析电路，耦接于第一解析电路并接收各刷新周期的模式信号，用于输出至少一个刷新周期的指示信号；其中，当切换信号无效时，该至少一个刷新周期的指示信号表征标准刷新周期；当切换信号有效时，该至少一个刷新周期的指示信号表征调节刷新周期。

在一些示例中，多个比例信号，包括：表征占比为二分之一的第一比例信号、表征占比为八分之一的第二比例信号、表征占比为四分之一的第三比例信号、表征占比为八分之三的第四比例信号、表征占比为八分之五的第五比例信号、表征占比为八分之七的第六比例信号以及表征占比为四分之三的第七比例信号。

在一些示例中，第一解析电路，包括：每个比例信号对应的逻辑运算电路和输出电路；第一比例信号对应的逻辑运算电路，用于对第一比例信号和目标字线地址的最高位信号进行与非运算；第二比例信号对应的逻辑运算电路，用于对目标字线地址的前三位信号的求与结果和第二比例信号进行与非运算；第三比例信号对应的逻辑运算电路，用于对目标字线地址的前两位信号的求与结果和第三比例信号进行与非运算；第四比例信号对应的逻辑运算电路，用于对第四比例信号和第一中间信号进行与非运算，其中第一中间信号为1表征目标字线地址的最高位为1且该最高位之后的两位信号中至少一位信号为1；第五比例信号对应的逻辑运算电路，用于对第五比例信号和第二中间信号进行与非运算，其中第二中间信号为1表征目标字线地址的最高位信号的反相信号为1且该最高位之后的两位信号均为1；第六比例信号对应的逻辑运算电路，用于对目标字线地址的前三位信号的求或结果和第六比例信号进行与非运算；第七比例信号对应的逻辑运算电路，用于对目标字线地址的前两位信号的求或结果和第七比例信号进行与非运算；输出电路，耦接于各比例信号对应的逻辑运算电路，用于若任一逻辑运算电路输出的运算结果为0，则输出切换信号。

在一些示例中，第二解析电路，包括：至少一个刷新周期对应的子解析电路：第一周期对应的子解析电路，包括：第一与非门、第二与非门和第三与非门；第一与非门的输入端分别接收切换信号和第二周期的模式信号；第二与非门的输入端分别接收切换信号的反相信号和第一周期的模式信号；第三与非门的输入端分别连接第一与非门和第二与非门的输出端，第三与非门用于输出第一周期的指示信号；第三周期对应的子解析电路，包括：第四与非门、第五与非门和第六与非门；第四与非门的输入端分别接收切换信号和第四周期的模式信号；第五与非门的输入端分别接收切换信号的反相信号和第三周期的模式信号；第六与非门的输入端分别连接第四与非门和第五与非门的输出端，第六与非门用于输出第三周期的指示信号；第四周期对应的子解析电路，包括：第一与门；第一与门的输入端分别接收切换信号的反相信号和第四周期的模式信号，第一与门用于输出第四周期的指示信号。

在一些示例中，使能电路，包括：第三触发器、第一多输入与非门、第二非门以及第二与门；第三触发器的输入端与自身的负输出端连接，第三触发器的时钟端接收刷新脉冲，第三触发器的正输出端与第一多输入与非门的第一输入端连接；第二非门的输入端接收防护刷新窗口信号，第二非门的输出端与第一多输入与非门的第二输入端连接；第一多输入与非门的第三输入端接收第一周期的指示信号，第一多输入与非门的输出端与第二与门的第一输入端连接；第二与门的第二输入端接收刷新脉冲，第二与门用于输出刷新使能信号。

在一些示例中，每个存储块的字线地址数量为64K。

在一些示例中，周期选择信号的数据长度为两个比特。

在一些示例中，比例选择信号的数据长度为三个比特；其中，比例选择信号为全零信号表征调节刷新周期对应的地址范围在所有字线地址中的占比为零，多个比例信号均无效。

根据一些实施例，本公开第二方面提供一种存储器，包括：字线激活电路以及如前的刷新控制电路；字线激活电路，耦接于刷新控制电路，用于当刷新控制电路输出的刷新使能信号有效时，根据刷新控制电路输出的字线地址，执行压缩刷新。

本公开实施例提供的刷新控制电路及存储器中，包括译码电路、计数电路、指示电路和使能电路；译码电路对周期选择信号和比例选择信号进行译码，指示电路根据译码电路输出的各模式信号和各比例信号中的有效信号，确定需按照周期选择信号指定的标准刷新周期进行刷新的字线地址范围，和需按照调节刷新周期进行刷新的字线地址范围，并根据计数电路当前输出的目标字线地址所在的范围，输出各刷新周期的指示信号，过程中，计数电路会根据指示电路当前输出的各刷新周期的指示信号中的有效信号，按照对应的计数间隔进行计数，更新每次刷新的目标字线地址。本方案针对不同的字线地址范围，按照不同的刷新周期进行刷新，从而在整体上呈现出更多可用的扩展刷新周期，实现灵活的刷新控制方案。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开实施例的原理。

图1为一示例的存储器的架构示例图；

图2为一示例的存储单元的结构示例图；

图3为一示例的刷新控制电路的结构示意图；

图4为一示例的时序关系图；

图5为一示例的计数电路的结构示意图；

图6为一示例的处理电路的结构示意图；

图7为一示例的时钟选择电路的结构示意图；

图8为一示例的指示电路的结构示意图；

图9为一示例的第一解析电路的结构示意图；

图10为一示例的第一解析电路的结构示意图；

图11为示例的时序图；

图12为示例的时序图；

图13为一示例的第二解析电路的结构示意图；

图14为一示例的使能电路的结构示意图；

图15为一示例的存储器的结构示例图。

通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。

本公开中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；逻辑符号“/”用于表示“或者”的逻辑含义；用语“第一”和“第二”等仅作为标记或区分使用，不是对其对象的先后顺序或数量限制。此外，附图中的不同元件和区域只是示意性示出，因此不限于附图中示出的尺寸或距离。本公开中的“连接”可以是直接连接、也可以是间接连接。

下面以具体的实施例对技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本公开的实施例进行描述。

图1为一示例的存储器的架构示例图，如图1所示，以DRAM作为示例，包括数据输入/输出缓冲、行解码器、列解码器、感测放大器以及存储阵列。其中，数据输入/输出缓冲属于外围区电路，感测放大器、行解码器、列解码器以及存储阵列属于阵列区电路。存储阵列主要由字线、位线和存储单元组成。存储阵列中的字线沿行方向延伸，存储阵列中的位线沿列方向延伸，字线与位线的交叉处为存储阵列的存储单元。

其中，每个存储单元用于存储一个位（bit）的数据。如图2所示，图2为一示例的存储单元的结构示例图，存储单元主要由晶体管开关M和电容C组成。其中，电容用于存储数据，晶体管开关用于根据选中状态，关断或导通。

可以通过控制字线和位线来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中的数据时，可以通过行解码器选中该存储单元所在行的字线，相应的，图示中的晶体管M导通，通过对位线信号的感测放大就可以感知到此时电容C上的状态。例如，如果存储单元中存储的bit数据为1，那么晶体管M导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入bit数据时，比如写入1。可以通过行解码器选中该存储单元所在行的字线，相应的图示中的晶体管M导通，通过将位线的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。

结合前述存储器的工作原理，可知数据存储实际上是利用存储单元中的电容存储一定的电荷实现的，比如，电容上有电荷表明存放的数据为1，无电荷表示存放的数据为0。实际应用中，由于电容上的电荷会伴随时间发生流失，存储单元能够维持数据稳定的时间称为存储单元维持时间（cell retention time）。因此为了保留存储的数据，设定存储器每隔一段时间对各存储单元中的电容补充电荷，以维持电容上的电荷处于该存储单元所存储的数据所对应的状态。具体的，会对存储器的存储单元基于刷新周期（tREF）进行定期的常规刷新。其中，刷新周期表示对存储器中所有字线下的存储单元进行刷新所需的时间。实际应用中，存储器基于刷新命令进行刷新，每个刷新命令即一次刷新，对应一刷新窗口，即定义一个时间段，每个刷新命令对应的刷新窗口所定义的时间段，位于该刷新命令与下一刷新命令之间。

关于刷新周期的设定，一方面除了需要考虑存储单元能够维持数据稳定的时间以外，另一方面需要考虑刷新带来的电流影响。实际应用中，考虑到存储器的参数、型号、性能的不同，可以调节存储器的刷新周期。作为示例，可以通过修改每次刷新的字线数，来调整刷新周期。举例来说，假设某存储块包含64k（千）根字线，则每次刷新的字线数不同会对应不同的刷新周期。比如，按照每次刷新2根字线，则针对64k根字线，完成存储块刷新所需的刷新次数32k次，即需经过32k次刷新命令；按照每次刷新4根字线，则针对64k根字线，完成存储块刷新所需的刷新次数16k次，即需经过16k次刷新命令。具体的，考虑到每根字线下的存储单元有多个，故还配置有相邻刷新命令之间的时间间隔。以相关标准中设定的，相邻刷新命令之间的最大间隔（tREFI）为3.9微秒为例，可知，每次刷新2根字线的刷新方案对应的刷新周期为32k×3.9微秒，即大约128毫秒；每次刷新4根字线的刷新方案对应的刷新周期为16k×3.9微秒，即大约64毫秒；每次刷新8根字线的刷新方案对应的刷新周期为8k×3.9微秒，即大约32毫秒。在示例技术中，通过修改每次刷新的字线数来调整刷新完所有cell的时间来调整刷新周期，比如结合上述示例，通过设定每次刷新的字线数为1根，2 根，4根，8根…等，来实现不同的刷新周期。这种调整方案的问题是，由于每次刷新的字线数是固定的，因此刷新周期只能成倍的增大或减小，能够实现的刷新周期较为固定和有限，不够灵活，难以最大化利用存储单元维持时间的同时达到节省功耗的目的。本公开实施例的一些方面涉及上述考虑。以下结合一些实施例对方案进行示例介绍。

在一些实施例中，图3为一示例的刷新控制电路的结构示意图，如图3所示，该刷新控制电路包括：译码电路11、计数电路12、指示电路13以及使能电路14；

译码电路11，接收周期选择信号TM1和比例选择信号TM2，用于对周期选择信号TM1和比例选择信号TM2进行译码，输出多个刷新周期的模式信号<…>Ref和多个比例信号<…>lower；其中，多个刷新周期的模式信号<…>Ref中有且仅有周期选择信号TM1对应的标准刷新周期的模式信号有效；多个比例信号<…>lower中最多仅有一个比例信号有效；

计数电路12，耦接于指示电路13，接收常规刷新时钟CBRClk，用于根据指示电路13当前输出的至少一个刷新周期的指示信号<…>Ref_loc，响应于常规刷新时钟CBRClk对字线地址进行间隔计数，输出每次刷新的目标字线地址 ；其中，计数电路12的计数间隔与至少一个指示信号<…>Ref_loc表征的刷新周期匹配；

指示电路13，耦接于译码电路11和计数电路12，用于根据处于有效状态的比例信号<…>lower，确定不同于标准刷新周期的调节刷新周期对应的地址范围，并输出至少一个刷新周期的指示信号<…>Ref_loc；其中，当目标字线地址RA<…>位于调节刷新周期对应的地址范围时，至少一个刷新周期的指示信号<…>Ref_loc的信号状态用于表征该调节刷新周期；否则，至少一个刷新周期的指示信号<…>Ref_loc的信号状态表征标准刷新周期；其中，处于有效的比例信号表征调节刷新周期对应的地址范围在所有字线地址中的占比；

使能电路14，耦接于计数电路12和指示电路13，用于根据当前的目标字线地址RA<…>和当前各刷新周期的指示信号<…>Ref_loc，输出刷新使能信号Active WL；刷新使能信号Active WL用于压缩刷新。

实际应用中，本实施例提供的电路可应用在各种存储器，作为示例，可以应用在包括但不限双倍速率同步动态随机存储器（简称DDR）等。其中，多个刷新周期指基于每次固定刷新一定数量的字线数确定的刷新周期，比如，可以包括但不限于每次刷新1/2/4/8根字线所对应的刷新周期。即在一个示例中，多个刷新周期包括：第一周期、第二周期、第三周期和第四周期；第一周期下每个刷新窗口对应激活1根字线，第二周期下每个刷新窗口对应激活2根字线，第三周期下每个刷新窗口对应激活4根字线，第四周期下每个刷新窗口对应激活8根字线。作为示例，每个存储块的字线地址数量为64K。以相邻刷新之间的最大间隔为3.9微秒为例，按照每次刷新的字线数不变，固定为1、2、4、8的设定，得到多个刷新周期分别为256毫秒/ 128毫秒/64毫秒/32毫秒。可将这里的四种刷新周期视为四种刷新模式，即将每次固定刷新一定数量的字线定义为一种刷新模式。结合上述举例，可以定义四种刷新模式，分别称为64k模式（对应的刷新周期为256毫秒）、32k模式（对应128毫秒）、16k模式（对应64毫秒）以及8k模式（对应32毫秒）。

具体的，本示例中将存储块的所有字线进行划分，针对划分得到的一部分字线，按照周期选择信号对应的标准刷新周期进行刷新；针对另一部分字线，按照不同于标准刷新周期的调节刷新周期进行刷新。其中，周期选择信号用于确定标准刷新周期，比例选择信号则指示按照调节刷新周期进行刷新的字线在所有字线中的占比。也就是说，本实施例在对存储器的所有字线进行刷新的过程中，不同于示例技术中在整个过程下每次刷新的字线数固定不变的方式，本实施例基于周期选择信号能够选择多种模式（结合前述，不同模式下每次固定刷新的字线数不同），并基于比例选择信号确定采用每种模式进行刷新的字线范围，也即是说，针对不同的字线范围，每次刷新的字线数不同。可以理解，不同的模式结合每种模式对应的字线范围占比不同，能够实现除上述四种刷新模式对应的刷新周期以外的更多可能的扩展刷新周期，以提高刷新周期调节的灵活性。作为示例，结合表1进行说明：

表1

参见表1，以多个刷新周期包含四种设定的刷新周期，即前述的8k模式、16k模式、32k模式以及64k模式对应的刷新周期为例，周期选择信号TM1用于指示标准刷新周期和调节刷新周期。举例来说，假设当前TM1的取值为00，则标准刷新周期为16k模式对应的刷新周期，即64毫秒；假设当前TM1的取值为11，则标准刷新周期为64k模式对应的刷新周期，即256毫秒。具体的，调节刷新周期不同于标准刷新周期，作为示例，当标准刷新周期为16k模式对应的刷新周期时，设定刷新周期更长的32k模式对应的刷新周期为调节刷新周期。以此类推，当标准刷新周期为8k模式对应的刷新周期时，调节刷新周期为16k模式对应的刷新周期；当标准刷新周期为32k模式对应的刷新周期时，调节刷新周期为64k模式对应的刷新周期。需要说明的是，这里只是一种示例的调节刷新周期的确定方式，还可以采用其它的确定方式只要使得调节刷新周期不同于标准刷新周期即可。

其中，比例选择信号TM2用于确定调节刷新周期对应的字线范围在存储块的所有字线中的占比。结合表1的示例，比例选择信号TM2为包含三比特的二进制数，不同取值的比例选择信号TM2对应不同的占比，比如，假设当前的比例选择信号TM2为001，则表示调节刷新周期对应的字线地址在存储块的所有字线地址中的占比为1/8，也就是说，存储器的所有字线中，有1/8的字线按照调节刷新周期对应的模式进行刷新，其余7/8的字线按照标准刷新周期对应的模式进行刷新。结合举例，假定当前的周期选择信号TM1为00，则有1/8的字线按照32k模式对应的刷新周期进行刷新，即对这1/8的字线进行刷新时，每次刷新2根字线，而对其余7/8的字线进行刷新时，按照16k模式对应的刷新周期进行刷新，即每次刷新4根字线，最终完成一次对存储器的所有字线的刷新所需的刷新周期为72毫秒。需要说明的是，考虑到方案兼容，本实施例的方案还支持按照每次刷新固定的字线数来进行刷新，作为示例，比例选择信号TM2为全零时，译码得到的多个比例信号均处于无效状态，表示调节刷新周期的占比为零，即存储块的所有字线均始终按照标准刷新周期进行刷新。例如，TM1为00，TM2为000时得到的刷新周期为64毫秒。结合上述示例，可以基于周期选择信号和比例选择信号的设定，能够实现从32毫秒到256毫秒的多种选择，相较于只能提供四种刷新周期供选择，本实施例的方案基于有限的刷新模式，通过针对不同字线范围采用不同的刷新周期，能够进一步扩展实现更多可能的扩展刷新周期供选择，有效提高刷新周期调节的灵活性。需要说明的是，上述只是一种示例，实际应用中，周期选择信号和比例选择信号的数据长度可以根据需要进行设置，而不限于上述示例的情形。在一种示例中，周期选择信号的数据长度为两个比特。同样作为示例，比例选择信号的数据长度为三个比特；其中，比例选择信号为全零信号表征调节刷新周期对应的地址范围在所有字线地址中的占比为零，多个比例信号均无效。

结合图3的电路，译码电路11对接收的周期选择信号TM1和比例选择信号TM2进行译码，输出多个刷新周期的模式信号<…>Ref和多个比例信号<…>lower。结合前述举例，译码电路11输出的多个刷新周期的模式信号<…>Ref可以包括<64k>Ref、<32k>Ref、<16k>Ref和<8k>Ref，译码电路11输出的多个比例信号<…>lower可以包括<1/8>lower、<2/8>lower、<3/8>lower、<4/8>lower、<5/8>lower、<6/8>lower和<7/8>lower。其中，模式信号中仅有周期选择信号TM1对应的刷新周期的模式信号有效，比例信号中仅有比例选择信号TM2对应的比例信号有效。举例来说，假设TM1为10，TM2为100，则译码电路11输出的模式信号中仅<32k>Ref有效，其余模式信号均无效，输出的比例信号中仅<4/8>lower有效，其余比例信号均无效。作为示例，可以通过信号处于不同电平状态表示信号处于有效或无效状态，比如，可以设定高电平为有效状态，低电平为无效状态。

具体的，计数电路12响应于常规刷新时钟CBRClk对字线地址进行间隔计数，输出每次刷新的目标字线地址RA<…>。实际应用中，每次刷新也就是每个刷新窗口下会包含预定数量的刷新脉冲RefPump，该刷新脉冲RefPump用于常规刷新或者行锤击防护刷新。具体的，每个用于常规刷新的刷新脉冲RefPump在常规刷新时钟CBRClk下会对应一时钟脉冲，每个刷新脉冲RefPump在行锤击防护刷新时钟RHRClk下均会对应一时钟脉冲。基于上述时序关系，便于实现常规刷新和防护刷新的刷新频率控制。作为示例，图4为一示例的时序关系图，包括刷新命令Refcmd、刷新脉冲RefPump、常规刷新时钟CBRClk、行锤击防护刷新时钟RHRClk以及防护刷新窗口信号RHR的时序状态。需要说明的是，上述仅为一种示例，实际应用中，每个刷新窗口下的刷新脉冲数量以及防护刷新窗口信号的窗口时段可以根据实际需要设定，图中仅是一种示例。为了提供常规刷新时钟，在一个示例中，刷新控制电路，还包括：脉冲生成电路15；脉冲生成电路15，用于响应于刷新命令Refcmd，输出常规刷新时钟CBRClk和刷新脉冲RefPump；其中，每个刷新命令Refcmd的刷新窗口下包括两个刷新脉冲RefPump，且用于常规刷新的每个刷新脉冲RefPump对应常规刷新时钟CBRClk的一个时钟脉冲。通过脉冲生成电路能够提供常规刷新时钟和刷新脉冲，从而便于计数电路响应于常规刷新时钟进行计数，同时便于实现对常规刷新和行锤击防护刷新频率的控制。此外，基于本实施例的方案，能够在不改变刷新脉冲的频率的同时，灵活调节常规刷新的刷新周期，从而避免行锤击防护刷新的频率受到影响。

其中，计数电路12的计数间隔与指示电路13当前输出的处于有效的指示信号对应的刷新周期匹配。需要说明的是，这里的计数间隔指每次刷新对字线地址叠加的值，该叠加的值可以为正整数。举例来说，当计数间隔为1时，计数电路12响应于常规刷新时钟CBRClk，将字线地址加1。指示电路13基于译码电路11当前输出的处于有效状态的比例信号，确定调节刷新周期对应的地址范围，除该地址范围以外的字线地址范围即标准刷新周期对应的地址范围，基于计数电路12当前输出的目标字线地址RA<…>，输出至少一个刷新周期的指示信号<…>Ref_loc。其中，指示电路输出的指示信号数量可以根据需要确定，举例来说，可以包括每个周期的指示信号，比如，包括<64k>Ref_loc、<32k>Ref_loc、<16k>Ref_loc和<8k>Ref_loc，相应的，处于有效状态的指示信号对应的刷新周期记为当前刷新需采用的刷新周期；或者，也可以包括部分刷新周期的指示信号，比如，仅包括<64k>Ref_loc、<16k>Ref_loc和<8k>Ref_loc，相应的，对于64k、16k和8k模式来说，哪个指示信号处于有效状态即表征哪个模式对应的周期，对于32k模式来说，即便没有专门对应的指示信号，也可以通过上述三个指示信号的信号状态来表征，比如设定当<64k>Ref_loc、<16k>Ref_loc和<8k>Ref_loc均处于无效状态时，即表征32k模式对应的周期。

结合前述内容，可知不同刷新周期下每次刷新的字线数不同，故计数电路12的计数间隔也不同。可以理解，计数间隔与刷新周期之间的匹配，取决于该刷新周期下每次刷新的字线数和每次刷新下包含的刷新脉冲数量。举例来说，假设每个刷新窗口下包含两个刷新脉冲，即对应每次常规刷新，在常规刷新时钟下存在两个时钟脉冲。结合前述举例，对于8k模式（每次刷新8根字线），计数电路12响应于常规刷新时钟CBRClk的每个时钟脉冲，将当前输出的目标字线地址加4；对于16k模式（每次刷新4根字线），计数电路12响应于常规刷新时钟CBRClk的每个时钟脉冲，将当前输出的目标字线地址加2；对于32k模式（每次刷新2根字线），计数电路12响应于常规刷新时钟CBRClk的每个时钟脉冲，将当前输出的目标字线地址加1；对于64k模式（每次刷新1根字线），计数电路12响应于常规刷新时钟CBRClk的每两个时钟脉冲，将当前输出的目标字线地址加1。

初始时，指示电路13输出的指示信号<…>Ref_loc表征标准刷新周期，计数电路12按照与标准刷新周期匹配的计数间隔进行计数，更新输出的目标字线地址RA<…>。结合前述举例，8k模式的计数间隔与第四周期对应的计数间隔一致，16k模式的计数间隔与第三周期对应的计数间隔一致…以此类推，故作为示例，为便于在图中示出，将8k模式对应的刷新周期的指示信号，也可视为第四周期的指示信号，记为<8k>Ref_loc；16k模式对应的刷新周期的指示信号，也可视为第三周期的指示信号，记为<16k>Ref_loc；32k模式对应的刷新周期的指示信号，也可视为第二周期的指示信号，记为<32k>Ref_loc；64k模式对应的刷新周期的指示信号，也可视为第一周期的指示信号，记为<64k>Ref_loc。

同时，指示电路13检测计数电路12当前输出的目标字线地址RA<…>是否落在调节刷新周期对应的字线地址范围，若未落入，则继续输出表征标准刷新周期的指示信号。计数电路12继续计数，直至当前计数电路12输出的目标字线地址RA<…>落入调节刷新周期对应的字线地址范围，则指示电路13输出的指示信号<…>Ref_loc，更新为用于表征调节刷新周期。相应的，计数电路12根据指示电路的当前输出，调节计数间隔至与调节刷新周期匹配后，按照调节后的计数间隔进行计数，输出每次刷新的目标字线地址。使能电路14则根据计数电路输出的目标字线地址和指示电路13输出的指示信号，输出用于压缩刷新的刷新使能信号。具体的，可以理解为计数电路12输出每次刷新的起始字线地址，指示电路13输出的指示信号则用于确定压缩刷新的字线数量，从而使能电路14生成对应的刷新使能信号，压缩刷新在该刷新使能信号有效的前提下执行。其中，压缩刷新可以理解为对目标字线地址的至少一个位地址进行压缩激活，以压缩激活2根字线为例，举例来说，假设字线地址为RA<15:0>，对RA<0>执行压缩激活，即表示在RA<15:1>的比特值确定的前提下，RA<0>为1或0的2根字线被同时激活，具体手段可以参照相关技术，在此不再赘述。

其中，计数电路12用于根据指示电路13输出的指示信号，采用匹配的计数间隔进行计数，输出每次刷新的目标字线地址，其实现电路不限。在一个示例中，图5为一示例的计数电路的结构示意图，如图5所示，计数电路12包括：时钟选择电路121和处理电路122；

时钟选择电路121，耦接于指示电路13，用于根据当前至少一个刷新周期的指示信号<…>Ref_loc，输出间隔计数时钟RA_CLK；

处理电路122，耦接于时钟选择电路，接收常规刷新时钟CBRClk和间隔计数时钟RA_CLK，用于当至少一个刷新周期的指示信号<…>Ref_loc表征第一周期时，按照每两个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当至少一个刷新周期的指示信号<…>Ref_loc表征第二周期时，按照每一个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当至少一个刷新周期的指示信号<…>Ref_loc表征第三周期时，按照每一个常规刷新时钟的时钟脉冲计数两次的计数间隔进行计数；当至少一个刷新周期的指示信号<…>Ref_loc表征第四周期时，按照每一个常规刷新时钟的时钟脉冲计数四次的计数间隔进行计数。

结合前述，至少一个刷新周期的指示信号可以根据需要确定。结合前述可知，不同的刷新周期对应的计数间隔不同。在一个示例中，时钟选择电路根据当前指示信号表征的刷新周期，输出对应的间隔计数时钟RA_CLK，间隔计数时钟用于控制处理电路122按照相应的计数间隔进行计数。在一个示例中，图6为一示例的处理电路的结构示意图，如图6所示，处理电路122，包括：第一触发器21和多级第二触发器22；

每级第二触发器22的正输出端用于输出目标字线地址RA<…>的一位；第一触发器21和第二触发器22的输入端连接自身的负输出端；

第一触发器21的时钟端接收常规刷新时钟CBRClk；首级第二触发器22、第二级第二触发器22和第三级第二触发器22的时钟端连接时钟选择电路121，接收对应的间隔计数时钟RA_CLK，其他每级第二触发器22的时钟端连接上一级第二触发器22的负输出端。

结合前述示例，假设处理电路提供的计数间隔包括：按照每两个常规刷新时钟的时钟脉冲计数一次、按照每一个常规刷新时钟的时钟脉冲计数一次、按照每一个常规刷新时钟的时钟脉冲计数两次、以及按照每一个常规刷新时钟的时钟脉冲计数四次。结合字线地址用包括多个比特的二进制数值来表示，举例来说，以字线地址包括16比特为例，字线地址为RA<15:0>，其中RA<15>为最高位，RA<0>为最低位，分别对应处理电路122中的最后一级第二触发器22和首级第二触发器22。其中，第一触发器用于对常规刷新时钟进行分频，分频得到的时钟特点为常规刷新时钟的每两个脉冲对应该时钟的一个脉冲，即每两个常规刷新时钟的时钟脉冲计数一次。具体的，首级第二触发器22用于输出字线地址的最低位RA<0>，以此类推，最后一级第二触发器22输出字线地址的最高位RA<15>。可以理解，如果希望实现按照计数间隔计数，可以通过控制字线地址的某一位的比特响应于常规刷新脉冲进行计数来实现。举例来说，对于RA<15:0>来讲，若最低位RA<0>按照每一个脉冲加1进行计数，可实现的效果为每到来一个常规刷新时钟的时钟脉冲，则RA<15:0>的计数结果加1；若RA<1>按照每一个脉冲加1进行计数，可实现的效果为每到来一个常规刷新时钟的时钟脉冲，则RA<15:0>的计数结果加2。利用二进制数的计数特点，本示例通过控制前三级第二触发器的输入时钟，实现按照不同的计数间隔进行计数，从而简化计数电路的结构，简化工艺并降低成本。

作为示例，间隔计数时钟RA_CLK包括对应首级第二触发器的时钟RA0Clk、对应第二级第二触发器的时钟RA1Clk以及对应第三级第二触发器的时钟RA2Clk。结合前述举例，64k模式下为每两个刷新脉冲进行一次加1计数，故图中将第一触发器21的负输出端输出的信号记为64kclk进行举例。图中，首级第二触发器22除了输出RA<0>以外，其负输出端输出的信号记为16kclk进行举例，第二级第二触发器22的负输出端输出的信号记为8kclk进行举例。具体的，首级第二触发器的时钟端接收常规刷新时钟CBRClk，其余每级第二触发器的时钟端接收上一级第二触发器的负输出端输出的信号。

可选的，为了实现复位计数，第一触发器和第二触发器的复位端可以接收复位信号Rst，以当复位信号Rst处于有效状态时，实现计数复位。作为示例，各触发器可以共用一个复位信号。

为了提供间隔计数时钟，在一个示例中，图7为一示例的时钟选择电路的结构示意图，如图7所示，时钟选择电路121，包括：第一选择器31、第二选择器32、第三选择器33、第一或门34以及第二或门35；

第一选择器31的第一输入端接收常规刷新时钟CBRClk，第二输入端与第一触发器21的负输出端连接，控制端接收第一周期的指示信号，第一选择器31用于当第一周期的指示信号有效时，输出第二输入端的信号，当第一周期的指示信号无效时，输出第一输入端的信号；

第一或门34的第一输入端与第一选择器31的输出端连接，第二输入端接收第三周期的指示信号，第三输入端接收第四周期的指示信号，输出端与首级第二触发器22的时钟端连接；

第二选择器32的第一输入端与首级第二触发器22的负输出端连接，第二输入端接收常规刷新时钟CBRClk，控制端接收第三周期的指示信号，第二选择器用于当第三周期的指示信号有效时，输出第二输入端的信号，当第三周期的指示信号无效时，输出第一输入端的信号；

第二或门35的第一输入端与第二选择器32的输出端连接，第二输入端接收第四周期的指示信号，输出端与第二级第二触发器22的时钟端连接；

第三选择器33的第一输入端与第二级第二触发器22的负输出端连接，第二输入端接收常规刷新时钟CBRClk，控制端接收第四周期的指示信号，输出端与第三级第二触发器22的时钟端连接，第三选择器用于当第四周期的指示信号有效时，输出第二输入端的信号，当第四周期的指示信号无效时，输出第一输入端的信号。

其中，选择器的实现方式不限，比如可以采用多路复用器或者采用具备传输功能的器件，例如，传输门、MOS晶体管等实现，在此不对其进行限制。结合不同的刷新周期进行示例：针对第一周期，即第一周期的指示信号（图中以<64k>Ref_loc作为示例）有效，比如为高电平时，第一选择器31输出第一触发器21的负输出端的输出信号，即64kclk信号，此时，其它周期的指示信号，比如<16k>Ref_loc和<8k>Ref_loc均处于无效状态，故第一或门34输出64kclk信号至首级第二触发器，该信号的每个脉冲对应常规刷新时钟的两个脉冲。第二选择器32接收的第三周期的指示信号（图中以<16k>Ref_loc作为示例）处于无效，<8k>Ref_loc也处于无效，故第二选择器32输出首级第二触发器的负输出端的输出信号经过第二或门35至第二级触发器的时钟端，即相当于将第二级触发器的时钟端连接至上一级第二触发器的负输出端。类似的，由于第四周期的指示信号（图中以<8k>Ref_loc作为示例）同样处于无效，故第三选择器33输出第二级第二触发器的负输出端的输出信号至第三级第二触发器的时钟端。也就是说，对于第二级和第三级第二触发器来说，构成常规的二进制计数电路。

结合上述举例来说，常规刷新时钟CBRClk到来一个脉冲时，64kclk信号对应产生一个上升沿，该上升沿基于第一选择器31的选择被传输至首级第二触发器22的时钟端，触发第二触发器的计数结果加1；之后常规刷新时钟CBRClk到来第二个脉冲时，64kclk信号对应产生一个下降沿，该下降沿仍基于第一选择器31的选择被传输至首级第二触发器22的时钟端，但由于第二触发器的触发条件为上升沿，故不进行计数，从而实现每两个常规刷新时钟的脉冲方计数加1的效果，结合前述每次刷新（即每个刷新窗口）包括两个刷新脉冲的实施方式，实现每个刷新窗口对应激活1根字线，满足第一周期（比如，64k模式）下的计数间隔要求。

此外以第三周期为示例，第三周期下每个刷新窗口对应激活4根字线，仍结合每次刷新（即每个刷新窗口）包括两个刷新脉冲的实施方式，以16k模式为例，对第三周期的计数过程进行示例：16k模式对应的指示信号（图中以<16k>Ref_loc作为示例）有效时，其它指示信号，比如<64k>Ref_loc和<8k>Ref_loc均处于无效，故第一选择器31和第二选择器32均输出常规刷新时钟，但由于此时<16k>Ref_loc处于有效，故第一或门34持续输出高电平至首级第二触发器的时钟端；<8k>Ref_loc处于无效，故第二选择器32输出的常规刷新时钟经过第二或门35传输至第二级第二触发器的时钟端。第三选择器33输出第二级第二触发器输出的8kclk至第三级第二触发器。结合第二触发器响应于上升沿更新输出的工作原理，可知此时各级第二触发器中，首级第二触发器的输出RA<0>维持不变，用于输出计数结果的RA<1>的第二级第二触发器响应于常规刷新时钟进行计数翻转，也就是说，常规刷新时钟每到来一个时钟脉冲时， RA<1>的值发生翻转，例如初始时RA<15:0>为全零，则经过一个CBRClk脉冲，RA<1>更新为1，即RA<15:0>更新为0000000000000010，计数结果加2。之后下一CBRClk脉冲到来时，RA<1>再次翻转，同时此时第三级第二触发器的时钟端接收第二级第二触发器的负输出端的信号，故RA<1>由1翻转为0将触发第三级第二触发器输出的RA<2>发生翻转，即RA<15:0>更新为0000000000000100，实现本次刷新窗口下的计数加4。

以第四周期为示例，第四周期下每个刷新窗口对应激活8根字线，仍结合每次刷新（即每个刷新窗口）包括两个刷新脉冲的实施方式，以8k模式为例，对第四周期的计数过程进行示例：8k模式对应的指示信号（图中以<8k>Ref_loc作为示例）有效时，其它指示信号，比如<64k>Ref_loc和<16k>Ref_loc均处于无效，故第一选择器31输出常规刷新时钟CBRClk，第二选择器32输出16kclk，但由于此时<8k>Ref_loc处于有效，故第一或门34和第二或门35持续输出高电平至首级第二触发器和第二级第二触发器的时钟端。第三选择器33输出常规刷新时钟CBRClk至第三级第二触发器。结合第二触发器响应于上升沿更新输出的工作原理，可知此时各级第二触发器中，首级第二触发器和第二级第二触发器的输出RA<0>和RA<1>维持不变，用于输出计数结果的RA<2>的第三级第二触发器响应于常规刷新时钟CBRClk进行计数翻转，也就是说，常规刷新时钟CBRClk每到来一个时钟脉冲时， RA<2>的值发生翻转，例如初始时RA<15:0>为全零，则经过一个CBRClk脉冲，RA<2>更新为1，即RA<15:0>更新为0000000000000100，计数结果加4。之后下一CBRClk脉冲到来时，RA<2>再次翻转，同时此时第四级第二触发器的时钟端接收第三级第二触发器的负输出端的信号，故RA<2>由1翻转为0将触发第四级第二触发器输出的RA<3>发生翻转，即RA<15:0>更新为0000000000001000，实现本次刷新窗口下的计数加8。

需要说明的是，针对第二周期，比如32k模式对应的刷新周期，可以无需设置对应第二周期的指示信号的选择器，结合上述示例，只需控制其它刷新周期的指示信号，比如，<64k>Ref_loc、<16k>Ref_loc和<8k>Ref_loc均无效来表征第二周期，即可实现响应于常规刷新时钟的每个脉冲进行加1计数的计数器结构。具体的，当上述指示信号均无效时，通过上述三个选择器的选择输出，相当于除首级第二触发器的时钟端接收常规刷新时钟以外，其它每一级第二触发器的时钟端均连至上一级第二触发器的负输出端，形成加1计数的计数器结构，匹配第二周期的计数间隔要求，从而简化电路结构，降低成本。

通过本示例的方式，能够基于处于有效的指示信号选择输出间隔计数时钟，通过选择处理电路中第二触发器接收的时钟信号，实现按照相应的计数间隔进行计数，从而实现灵活调节刷新周期，同时避免影响行锤击防护刷新的频率。

具体的，指示电路用于生成各刷新周期的指示信号，处于有效的指示信号所对应的刷新周期，为当前选择采用的刷新周期。在一个示例中，图8为一示例的指示电路的结构示意图，如图8所示，指示电路13包括：第一解析电路131和第二解析电路132；

第一解析电路131，耦接于计数电路12并接收各比例信号<…>lower，用于检测当前目标字线地址RA<…>中的至少一位与当前处于有效的比例信号对应的标准位是否一致，若一致，则输出有效的切换信号LowRate，否则，输出无效的切换信号LowRate；

第二解析电路132，耦接于第一解析电路131并接收各刷新周期的模式信号<…>Ref，用于输出至少一个刷新周期的指示信号<…>Ref_loc；其中，当切换信号LowRate无效时，该至少一个刷新周期的指示信号表征标准刷新周期；当切换信号LowRate有效时，该至少一个刷新周期的指示信号表征调节刷新周期。

其中，比例信号用于确定调节刷新周期对应的地址范围在所有字线地址中的占比，可以理解，不同比例信号表征的占比值不同，相应的，表示调节刷新周期对应的地址范围在所有字线地址中的占比也不同。在一个示例中，为了提高周期调节的灵活性，设置不同的占比值。比如，多个比例信号可以包括但不限于：表征占比为二分之一的第一比例信号<1_2>Lower、表征占比为八分之一的第二比例信号<1_8>Lower、表征占比为四分之一的第三比例信号<1_4>Lower、表征占比为八分之三的第四比例信号<3_8>Lower、表征占比为八分之五的第五比例信号<5_8>Lower、表征占比为八分之七的第六比例信号<7_8>Lower以及表征占比为四分之三的第七比例信号<3_4>Lower。需要说明的是，比例信号仅反映调节刷新周期对应的地址范围的占比，但对具体为哪些地址不作限制，比如，调节刷新周期对应的地址范围可以是连续的，也可以是离散的，只需满足这些地址范围下的地址在所有地址中的占比为比例信号表征的占比即可。

比例信号对应的标准位用于划定该比例信号对应的字线地址范围，故标准位的设定可以根据划定的地址范围来确定。以第一比例信号为例，其表征调节刷新周期对应的字线地址在所有字线地址中占一半的数量，结合字线地址为RA<15:0>进行示例，可以设定RA<15>为0，其它地址位不限制的字线地址采用标准刷新周期，设定RA<15>为1的字线地址，其它地址位不限制的字线地址采用调节刷新周期，则调节刷新周期对应的字线地址在所有字线地址中的占比为二分之一。

在一个示例中，图9为一示例的第一解析电路的结构示意图，如图9所示，第一解析电路131，包括：每个比例信号对应的逻辑运算电路41和输出电路42；

第一比例信号对应的逻辑运算电路41，用于对第一比例信号<1_2>Lower和目标字线地址的最高位信号进行与非运算；第二比例信号对应的逻辑运算电路41，用于对目标字线地址的前三位信号的求与结果和第二比例信号<1_8>Lower进行与非运算；第三比例信号对应的逻辑运算电路41，用于对目标字线地址的前两位信号的求与结果和第三比例信号<1_4>Lower进行与非运算；第四比例信号对应的逻辑运算电路41，用于对第四比例信号<3_8>Lower和第一中间信号进行与非运算，其中第一中间信号为1表征目标字线地址的最高位为1且该最高位之后的两位信号中至少一位信号为1；第五比例信号对应的逻辑运算电路41，用于对第五比例信号<5_8>Lower和第二中间信号进行与非运算，其中第二中间信号为1表征目标字线地址的最高位信号的反相信号为1且该最高位之后的两位信号均为1；第六比例信号对应的逻辑运算电路41，用于对目标字线地址的前三位信号的求或结果和第六比例信号<7_8>Lower进行与非运算；第七比例信号对应的逻辑运算电路41，用于对目标字线地址的前两位信号的求或结果和第七比例信号<3_4>Lower进行与非运算；

输出电路42，耦接于各比例信号对应的逻辑运算电路41，用于若任一逻辑运算电路41输出的运算结果为0，则输出切换信号LowRate。

图中以字线地址包括RA<15:0>作为示例。第一比例信号对应的逻辑运算电路41接收RA<15>，第二比例信号对应的逻辑运算电路41接收RA<15>~ RA<13>的求与结果，第三比例信号对应的逻辑运算电路41接收RA<15>~RA<14>的求与结果，第四比例信号对应的逻辑运算电路41接收第一中间信号，第五比例信号对应的逻辑运算电路41接收第二中间信号，第六比例信号对应的与运算电路41接收RA<15>~RA<13>的求或结果，第七比例信号对应的逻辑运算电路41接收RA<15>和RA<14>的求或结果。需要说明的是，上述逻辑运算电路的具体实现电路不限，比如，可以利用与门、非门、与非门等实现。这里的与门和与非门的输入可以包括但不限于两输入以及三输入等，也可以采用单级或多级运算架构，在此不对具体结构进行限制。

作为示例，图10为一示例的第一解析电路的结构示意图，如图10所示，第一比例信号对应的逻辑运算电路包括与非门411，第二比例信号对应的逻辑运算电路包括多输入与门413和与非门414，第三比例信号对应的逻辑运算电路包括与门415和与非门416，第四比例信号对应的逻辑运算电路包括或门417、与门418和与非门419，第五比例信号对应的逻辑运算电路包括与非门420、与非门421和与非门423，第六比例信号对应的逻辑运算电路包括多输入或门425和与非门426，第七比例信号对应的逻辑运算电路包括或门427和与非门428。同样的，输出电路42用于执行或运算，其具体实现电路也不限。结合图10的示例，输出电路42包括多输入与非门412、多输入与非门424和或门429。此外，图10中还设置有非门430，用于输出切换信号LowRate的反相信号LowRateN。图中，RAN<…>表示RA<…>的反相信号。

可以理解，每个比例信号对应的逻辑运算电路，在该比例信号有效（比如处于高电平），且当前的目标字线地址落在该比例信号对应的标准位所划定的地址范围时，则需执行周期切换，即切换至采用调节刷新周期进行刷新。举例来说，图11为一示例的时序图，如图11所示，示出了TM1<1:0>=00，TM2<2:0>=100，即标准刷新周期为16k模式对应的刷新周期，调节刷新周期的字线占比为一半时的刷新情况。具体的，设定RA<15>为0的字线地址采用标准刷新周期，RA<15>为1的字线地址（即<1_2>Lower对应的地址范围）采用调节刷新周期。初始时，<16k>Ref 和<1_2>Lower有效，在计数电路输出的目标字线地址RA<15:0>的RA<15>为1之前，执行16k模式，即每次刷新4根字线，指示电路输出<16k>Ref_loc有效，结合每个刷新窗口包括两个刷新脉冲，也就是每个用于常规刷新的刷新脉冲对应激活两根字线，故计数电路响应于常规刷新时钟和基于有效的<16k>Ref_loc，无效的<64K>Ref Loc及<8K>RefLoc选择输出的间隔计数时钟，对应每个用于常规刷新的刷新脉冲输出的计数结果（计数电路输出的目标字线地址）加2，为便于示例，图中将16位的字线地址以十六进制的数值示出。伴随计数电路的计数，直至计数电路输出的目标字线地址RA<15:0>的RA<15>为1，落入<1_2>Lower对应的地址范围，指示电路的第一解析电路输出有效的切换信号，指示电路的第二解析电路输出<32k>Ref_loc有效，切换执行32k模式，即每次刷新2根字线，也就是每个用于常规刷新的刷新脉冲对应激活一根字线，故计数电路响应于常规刷新时钟和基于均无效的<16k>Ref_loc、<64K>Ref Loc及<8K>Ref Loc选择输出的间隔计数时钟，对应每个用于常规刷新的刷新脉冲输出的计数结果（计数电路输出的目标字线地址）加1。

类似原理，图12为一示例的时序图，如图12所示，示出了TM1<1:0>=10，TM2<2:0>=100，即标准刷新周期为32k模式对应的刷新周期，调节刷新周期的字线占比为一半时的刷新情况。具体的，仍设定RA<15>为0的字线地址采用标准刷新周期，RA<15>为1的字线地址（即<1_2>Lower对应的地址范围）采用调节刷新周期。初始时，<32k>Ref 和<1_2>Lower有效，在计数电路输出的目标字线地址RA<15:0>的RA<15>为1之前，执行32k模式，即每次刷新2根字线，指示电路输出<32k>Ref_loc有效，结合每个刷新窗口包括两个刷新脉冲，也就是每个用于常规刷新的刷新脉冲对应激活一根字线，故计数电路响应于常规刷新时钟和基于均无效的<16k>Ref_loc、<64K>Ref Loc及<8K>Ref Loc选择输出的间隔计数时钟，对应每个用于常规刷新的刷新脉冲输出的计数结果加1。直至计数电路输出的目标字线地址RA<15:0>的RA<15>为1，落入<1_2>Lower对应的地址范围，指示电路的第一解析电路输出有效的切换信号，指示电路的第二解析电路输出<64k>Ref_loc有效，切换执行64k模式，即每次刷新1根字线，也就是每两个用于常规刷新的刷新脉冲对应激活一根字线，故计数电路响应于常规刷新时钟和基于有效的<64K>Ref Loc及无效的<16k>Ref_loc、<8K>Ref Loc选择输出的间隔计数时钟，对应每两个用于常规刷新的刷新脉冲输出的计数结果（计数电路输出的目标字线地址）加1，即忽略每两个刷新脉冲中的一个刷新脉冲，不进行计数。

通过上述示例，第一解析电路能够在检测到当前的字线地址落入调节刷新周期对应的地址范围时，及时准确输出切换信号，从而控制各刷新周期的指示信号进行及时切换，以调整计数电路的间隔计数时钟，进而调节计数电路的计数间隔，实现不同的字线范围采用不同的刷新周期，从而丰富存储器的刷新周期，提高刷新控制的灵活性。

其中，各刷新周期的指示信号是否有效，表征该刷新周期是否被执行。具体的，第二解析电路负责根据切换信号是否有效，确定各刷新周期的指示信号的状态是否需要更新。在一个示例中，图13为一示例的第二解析电路的结构示意图，如图13所示，第二解析电路132，包括：至少一个刷新周期对应的子解析电路51；

第一周期对应的子解析电路51，包括：第一与非门511、第二与非门512和第三与非门513；第一与非门511的输入端分别接收切换信号LowRate和第二周期的模式信号（图中以<32k>Ref为示例）；第二与非门512的输入端分别接收切换信号的反相信号LowRateN和第一周期的模式信号（图中以<64k>Ref为示例）；第三与非门513的输入端分别连接第一与非门511和第二与非门512的输出端，第三与非门513用于输出第一周期的指示信号（图中以<64k>Ref_loc为示例）；

第三周期对应的子解析电路51，包括：第四与非门514、第五与非门515和第六与非门516；第四与非门514的输入端分别接收切换信号LowRate和第四周期的模式信号（图中以<8k>Ref为示例）；第五与非门515的输入端分别接收切换信号的反相信号LowRateN和第三周期的模式信号（图中以<16k>Ref为示例）；第六与非门516的输入端分别连接第四与非门514和第五与非门515的输出端，第六与非门516用于输出第三周期的指示信号（图中以<16k>Ref_loc为示例）；

第四周期对应的子解析电路51，包括：第一与门517；第一与门517的输入端分别接收切换信号的反相信号LowRateN和第四周期的模式信号（图中以<8k>Ref为示例），第一与门517用于输出第四周期的指示信号（图中以<8k>Ref_loc为示例）。

本示例中，通过第一周期、第三周期和第四周期的指示信号的信号状态来表征四个刷新周期。具体的，对于第一周期、第三周期和第四周期来说，当其对应的指示信号处于有效状态，即表征该周期。即第一周期、第三周期和第四周期的指示信号中处于有效状态的信号有且仅有一个。另一种情况是，对于第二周期来说，当第一周期、第三周期和第四周期的指示信号均处于无效状态时，即表征第二周期。

具体的，以标准刷新周期为第二周期（比如，32k模式对应的刷新周期）为例，模式信号中有且仅有<32k>Ref有效（处于高电平）。初始时，计数电路输出的目标字线地址尚未落至调节刷新周期（比如，为第一周期，以64k模式对应的刷新周期为例）对应的字线范围，故此时无需切换，第一解析电路输出处于无效（比如低电平）的切换信号，相应的，切换信号的反相信号为高电平。此时，对于第一周期对应的子解析电路，第一与非门511接收的切换信号为低电平，第二与非门512接收的<64k>Ref为低电平（无效状态），故第三与非门513接收的信号均为高电平，输出低电平的<64K>Ref Loc；类似的，第三周期对应的子解析电路输出低电平的<16K>Ref Loc；第四周期对应的子解析电路中，第一与门517接收的<8k>Ref为低电平，故输出低电平的<16K>Ref Loc。即三个指示信号均处于无效状态，则表征32k模式对应的刷新周期有效。该指示信号用于选择输出计数间隔时钟，以控制计数电路按照32k模式的计数间隔进行计数。

之后，当计数电路输出的目标字线地址落至调节刷新周期对应的字线范围，则第一解析电路输出处于高电平的切换信号，相应的，切换信号的反相信号为低电平。对于第一周期对应的子解析电路来说，第一与非门511接收的LowRate和<32k>Ref均为高电平，故向第三与非门513输出低电平信号，第三与非门513输出高电平的<64k>Ref_loc。对于其它子解析电路来说，第四与非门514接收的<8k>Ref为低电平，第五与非门515接收的LowRateN和<16k>Ref均为低电平，故第六与非门516最终输出低电平的<16k>Ref_loc。第一与门517接收的LowRateN和<8k>Ref均为低电平，故输出低电平的<8k>Ref_loc。即指示信号中有且仅有<64k>Ref_loc处于高电平的有效状态，故此时表征64k模式对应的刷新周期有效，该指示信号用于选择输出计数间隔时钟，以控制计数电路按照64k模式的计数间隔进行计数。

通过本示例，利用至少一个刷新周期的指示信号的不同信号状态表征不同的刷新周期，从而改变计数电路的计数间隔，实现不同字线范围下的周期切换。

结合上述的周期切换方案，使能电路负责输出相应的刷新使能信号，用于刷新。在一个示例中，图14为一示例的使能电路的结构示意图，如图14所示，使能电路14，包括：第三触发器141、第一多输入与非门142、第二非门143以及第二与门144；

第三触发器141的输入端与自身的负输出端连接，第三触发器141的时钟端接收刷新脉冲RefPump，第三触发器141的正输出端与第一多输入与非门142的第一输入端连接；

第二非门143的输入端接收防护刷新窗口信号RHR，第二非门143的输出端与第一多输入与非门142的第二输入端连接；第一多输入与非门142的第三输入端接收第一周期的指示信号（图中以<64k>Ref_loc示出），第一多输入与非门142的输出端与第二与门144的第一输入端连接；

第二与门144的第二输入端接收刷新脉冲RefPump，第二与门144用于输出刷新使能信号Active WL。

以第一周期、第二周期、第三周期和第四周期作为示例，可知，后三个周期所使用的刷新脉冲是相同的，区别在于每个刷新脉冲下压缩激活的字线数不同。具体的，对于后三个周期来说，每个刷新脉冲下都执行字线激活，第二周期下每个刷新脉冲对应激活的字线数为1根，第三周期下每个刷新脉冲对应激活的字线数为2根，第四周期下每个刷新脉冲对应激活的字线数为4根。故这三个周期可以基于刷新脉冲信号执行字线激活。故图示的结构中，仅针对第一周期设置了第一周期的指示信号作为使能电路的一个产生影响的信号。

具体的，当按照第一周期执行刷新时，每两个刷新脉冲激活1根字线，故需跳过其中一个刷新脉冲。结合示例的结构，通过设置第三触发器，对应每两个刷新脉冲信号第三触发器的正输出端输出一个脉冲信号，即实现忽略其中一个刷新脉冲，得到匹配第一周期的刷新使能信号。同时通过第一多输入与非门对RHR信号的反相信号进行与非运算，筛除用于行锤击防护刷新的刷新脉冲，即得到用于常规刷新的刷新脉冲。基于第一周期的指示信号处于有效状态，即<64K>Ref _Loc为高电平时，第二与门通过与运算，实际输出与第三触发器的输出信号一致的信号，即刷新使能信号，该刷新使能信号的每个脉冲对应一个刷新窗口下的两个刷新脉冲，以匹配第一周期。

当按照其它周期刷新时，<64K>Ref _Loc为低电平，第一多输入与非门固定输出高电平，故第二与门输出的刷新使能信号与刷新脉冲一致，以匹配当前周期。实际应用中，也可筛除用于防护刷新的刷新脉冲。作为示例，可将RHR信号作为第二与门的输入信号。后续，基于使能电路输出的刷新使能信号和计数电路输出的目标字线地址，存储器可以按照当前切换至的周期，执行压缩刷新。

本实施例提供的刷新控制电路，包括译码电路、计数电路、指示电路和使能电路；译码电路对周期选择信号和比例选择信号进行译码，指示电路根据译码电路输出的各模式信号和各比例信号中的有效信号，确定需按照周期选择信号指定的标准刷新周期进行刷新的字线地址范围，和需按照调节刷新周期进行刷新的字线地址范围，并根据计数电路当前输出的目标字线地址所在的范围，输出各刷新周期的指示信号，过程中，计数电路会根据指示电路当前输出的各刷新周期的指示信号中的有效信号，按照对应的计数间隔进行计数，更新每次刷新的目标字线地址。本方案针对不同的字线地址范围，按照不同的刷新周期进行刷新，从而在整体上呈现出更多可用的扩展刷新周期，实现能够灵活的刷新控制方案。

图15为一示例的存储器的结构示例图，如图15所示，该存储器包括：字线激活电路61以及如前面任一示例的刷新控制电路62；

字线激活电路61，耦接于刷新控制电路62，用于当刷新控制电路62输出的刷新使能信号Active WL有效时，根据刷新控制电路62输出的字线地址RA<…>，执行压缩刷新。

具体的，结合前述方案，刷新控制电路62输出每次刷新的目标字线地址，字线激活电路61自该目标字线地址开始执行压缩刷新，即同时激活至少一个字线。具体激活字线的数量，根据当前采用的刷新周期确定，比如，假设当前按照64k模式，则响应于刷新控制电路62输出的刷新使能信号的每个脉冲，字线激活电路61自该目标字线地址开始激活1根字线，其中，刷新使能信号的一个脉冲对应两个刷新脉冲。假设当前按照32k模式，则响应于刷新控制电路62输出的刷新使能信号的每个脉冲，字线激活电路61仍自该目标字线地址开始激活1根字线，但此模式下刷新使能信号的一个脉冲对应一个刷新脉冲。假设当前按照16k模式，则响应于刷新控制电路62输出的刷新使能信号的每个脉冲，字线激活电路61自该目标字线地址开始激活2根字线。假设当前按照8k模式，则响应于刷新控制电路62输出的刷新使能信号的每个脉冲，字线激活电路61自该目标字线地址开始激活4根字线。具体的，当前采用何种刷新周期（比如，四种设定的刷新周期中的一种），则由刷新控制电路62根据当前刷新的目标字线地址所在的字线范围来确定，从而实现字线激活电路61针对不同的字线地址范围，在刷新使能信号的每个脉冲下压缩激活不同数量的字线，实现更多的扩展刷新周期。

本实施例提供的存储器中，译码电路对周期选择信号和比例选择信号进行译码，指示电路根据译码电路输出的各模式信号和各比例信号中的有效信号，确定需按照周期选择信号指定的标准刷新周期进行刷新的字线地址范围，和需按照调节刷新周期进行刷新的字线地址范围，并根据计数电路当前输出的目标字线地址所在的范围，输出各刷新周期的指示信号，过程中，计数电路会根据指示电路当前输出的各刷新周期的指示信号中的有效信号，按照对应的计数间隔进行计数，更新每次刷新的目标字线地址。本方案针对不同的字线地址范围，按照不同的刷新周期进行刷新，从而在整体上呈现出更多可用的扩展刷新周期，实现灵活的刷新控制方案。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。

Claims (15)

1.一种刷新控制电路，其特征在于，包括：译码电路、计数电路、指示电路、以及使能电路；

所述译码电路，接收周期选择信号和比例选择信号，用于对周期选择信号和比例选择信号进行译码，输出多个刷新周期的模式信号和多个比例信号；其中，所述多个刷新周期的模式信号中有且仅有所述周期选择信号对应的标准刷新周期的模式信号有效；所述多个比例信号中最多仅有一个比例信号有效；

所述计数电路，耦接于所述指示电路，接收常规刷新时钟，用于根据所述指示电路当前输出的至少一个刷新周期的指示信号，响应于常规刷新时钟对字线地址进行间隔计数，输出每次刷新的目标字线地址；其中，所述计数电路的计数间隔与所述至少一个指示信号表征的刷新周期匹配；

所述指示电路，耦接于所述译码电路和所述计数电路，用于根据处于有效状态的比例信号，确定不同于所述标准刷新周期的调节刷新周期对应的地址范围，并输出至少一个刷新周期的指示信号；其中，当所述目标字线地址位于所述调节刷新周期对应的地址范围时，所述至少一个刷新周期的指示信号的信号状态用于表征该调节刷新周期；否则，所述至少一个刷新周期的指示信号的信号状态表征所述标准刷新周期；其中，处于有效状态的比例信号表征所述调节刷新周期对应的地址范围在所有字线地址中的占比；

所述使能电路，耦接于所述计数电路和所述指示电路，用于根据当前的目标字线地址和当前各刷新周期的指示信号，输出刷新使能信号；所述刷新使能信号用于压缩刷新。

2.根据权利要求1所述的刷新控制电路，其特征在于，所述刷新控制电路，还包括：脉冲生成电路；

所述脉冲生成电路，用于响应于刷新命令，输出所述常规刷新时钟和刷新脉冲；其中，每个刷新命令的刷新窗口下包括两个刷新脉冲，且用于常规刷新的每个刷新脉冲对应所述常规刷新时钟的一个时钟脉冲。

3.根据权利要求2所述的刷新控制电路，其特征在于，所述多个刷新周期包括：第一周期、第二周期、第三周期和第四周期；

所述第一周期下每个刷新窗口对应激活1根字线，所述第二周期下每个刷新窗口对应激活2根字线，所述第三周期下每个刷新窗口对应激活4根字线，所述第四周期下每个刷新窗口对应激活8根字线。

4.根据权利要求3所述的刷新控制电路，其特征在于，所述计数电路包括：时钟选择电路和处理电路；

所述时钟选择电路，耦接于所述指示电路，用于根据当前所述至少一个刷新周期的指示信号，输出间隔计数时钟；

所述处理电路，耦接于所述时钟选择电路，接收所述常规刷新时钟和所述间隔计数时钟，用于当所述第一周期的指示信号有效时，按照每两个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当所述第二周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数一次的计数间隔进行计数；当所述第三周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数两次的计数间隔进行计数；当所述第四周期的指示信号有效时，按照每一个常规刷新时钟的时钟脉冲计数四次的计数间隔进行计数。

5.根据权利要求4所述的刷新控制电路，其特征在于，所述处理电路，包括：第一触发器和多级第二触发器；

每级第二触发器的正输出端用于输出所述目标字线地址的一位；所述第一触发器和所述第二触发器的输入端连接自身的负输出端；

所述第一触发器的时钟端接收所述常规刷新时钟；首级第二触发器、第二级第二触发器和第三级第二触发器的时钟端连接所述时钟选择电路，接收对应的间隔计数时钟，其他每级第二触发器的时钟端连接上一级第二触发器的负输出端。

6.根据权利要求5所述的刷新控制电路，其特征在于，所述时钟选择电路，包括：第一或门、第二或门、第一选择器、第二选择器以及第三选择器；

所述第一选择器的第一输入端接收所述常规刷新时钟，第二输入端与所述第一触发器的负输出端连接，控制端接收所述第一周期的指示信号，所述第一选择器用于当所述第一周期的指示信号有效时，输出第二输入端的信号，当所述第一周期的指示信号无效时，输出第一输入端的信号；

所述第一或门的第一输入端与所述第一选择器的输出端连接，第二输入端接收所述第三周期的指示信号，第三输入端接收所述第四周期的指示信号，输出端与所述首级第二触发器的时钟端连接；

所述第二选择器的第一输入端与所述首级第二触发器的负输出端连接，第二输入端接收所述常规刷新时钟，控制端接收所述第三周期的指示信号，所述第二选择器用于当所述第三周期的指示信号有效时，输出第二输入端的信号，当所述第三周期的指示信号无效时，输出第一输入端的信号；

所述第二或门的第一输入端与所述第二选择器的输出端连接，第二输入端接收所述第四周期的指示信号，输出端与所述第二级第二触发器的时钟端连接；

所述第三选择器的第一输入端与所述第二级第二触发器的负输出端连接，第二输入端接收所述常规刷新时钟，控制端接收所述第四周期的指示信号，输出端与所述第三级第二触发器的时钟端连接，所述第三选择器用于当所述第四周期的指示信号有效时，输出第二输入端的信号，当所述第四周期的指示信号无效时，输出第一输入端的信号。

7.根据权利要求3所述的刷新控制电路，其特征在于，所述指示电路包括：第一解析电路和第二解析电路；

所述第一解析电路，耦接于所述计数电路并接收各比例信号，用于检测当前所述目标字线地址中的至少一位与当前处于有效的比例信号对应的标准位是否一致，若一致，则输出有效的切换信号，否则，输出无效的切换信号；

所述第二解析电路，耦接于所述第一解析电路并接收所述各刷新周期的模式信号，用于输出所述至少一个刷新周期的指示信号；其中，当所述切换信号无效时，该至少一个刷新周期的指示信号表征标准刷新周期；当所述切换信号有效时，该至少一个刷新周期的指示信号表征所述调节刷新周期。

8.根据权利要求7所述的刷新控制电路，其特征在于，所述多个比例信号，包括：表征所述占比为二分之一的第一比例信号、表征所述占比为八分之一的第二比例信号、表征所述占比为四分之一的第三比例信号、表征所述占比为八分之三的第四比例信号、表征所述占比为八分之五的第五比例信号、表征所述占比为八分之七的第六比例信号以及表征所述占比为四分之三的第七比例信号。

9.根据权利要求8所述的刷新控制电路，其特征在于，所述第一解析电路，包括：每个比例信号对应的逻辑运算电路和输出电路；

所述第一比例信号对应的逻辑运算电路，用于对所述第一比例信号和所述目标字线地址的最高位信号进行与非运算；所述第二比例信号对应的逻辑运算电路，用于对所述目标字线地址的前三位信号的求与结果和所述第二比例信号进行与非运算；所述第三比例信号对应的逻辑运算电路，用于对所述目标字线地址的前两位信号的求与结果和所述第三比例信号进行与非运算；所述第四比例信号对应的逻辑运算电路，用于对所述第四比例信号和第一中间信号进行与非运算，其中所述第一中间信号为1表征所述目标字线地址的最高位为1且该最高位之后的两位信号中至少一位信号为1；所述第五比例信号对应的逻辑运算电路，用于对所述第五比例信号和第二中间信号进行与非运算，其中所述第二中间信号为1表征所述目标字线地址的最高位信号的反相信号为1且该最高位之后的两位信号均为1；所述第六比例信号对应的逻辑运算电路，用于对所述目标字线地址的前三位信号的求或结果和所述第六比例信号进行与非运算；所述第七比例信号对应的逻辑运算电路，用于对所述目标字线地址的前两位信号的求或结果和所述第七比例信号进行与非运算；

输出电路，耦接于各比例信号对应的逻辑运算电路，用于若任一逻辑运算电路输出的运算结果为0，则输出所述切换信号。

10.根据权利要求7所述的刷新控制电路，其特征在于，所述第二解析电路，包括：至少一个刷新周期对应的子解析电路：

所述第一周期对应的子解析电路，包括：第一与非门、第二与非门和第三与非门；所述第一与非门的输入端分别接收所述切换信号和所述第二周期的模式信号；所述第二与非门的输入端分别接收所述切换信号的反相信号和所述第一周期的模式信号；所述第三与非门的输入端分别连接所述第一与非门和所述第二与非门的输出端，所述第三与非门用于输出所述第一周期的指示信号；

所述第三周期对应的子解析电路，包括：第四与非门、第五与非门和第六与非门；所述第四与非门的输入端分别接收所述切换信号和所述第四周期的模式信号；所述第五与非门的输入端分别接收所述切换信号的反相信号和所述第三周期的模式信号；所述第六与非门的输入端分别连接所述第四与非门和所述第五与非门的输出端，所述第六与非门用于输出所述第三周期的指示信号；

所述第四周期对应的子解析电路，包括：第一与门；所述第一与门的输入端分别接收所述切换信号的反相信号和所述第四周期的模式信号，所述第一与门用于输出所述第四周期的指示信号。

11.根据权利要求3-10任一项所述的刷新控制电路，其特征在于，所述使能电路，包括：第三触发器、第一多输入与非门、第二非门以及第二与门；

所述第三触发器的输入端与自身的负输出端连接，所述第三触发器的时钟端接收所述刷新脉冲，所述第三触发器的正输出端与所述第一多输入与非门的第一输入端连接；

所述第二非门的输入端接收防护刷新窗口信号，所述第二非门的输出端与所述第一多输入与非门的第二输入端连接；所述第一多输入与非门的第三输入端接收所述第一周期的指示信号，所述第一多输入与非门的输出端与所述第二与门的第一输入端连接；

所述第二与门的第二输入端接收所述刷新脉冲，所述第二与门用于输出所述刷新使能信号。

12.根据权利要求1-10任一项所述的刷新控制电路，其特征在于，每个存储块的字线地址数量为64K。

13.根据权利要求12所述的刷新控制电路，其特征在于，所述周期选择信号的数据长度为两个比特。

14.根据权利要求8所述的刷新控制电路，其特征在于，所述比例选择信号的数据长度为三个比特；其中，比例选择信号为全零信号表征所述调节刷新周期对应的地址范围在所有字线地址中的占比为零，所述多个比例信号均无效。

15.一种存储器，其特征在于，包括：字线激活电路以及如权利要求1-14任一项所述的刷新控制电路；

所述字线激活电路，耦接于所述刷新控制电路，用于当所述刷新控制电路输出的刷新使能信号有效时，根据所述刷新控制电路输出的字线地址，执行压缩刷新。