CN117529100A - 半导体器件及其形成方法 - Google Patents
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Abstract
本公开提供了一种半导体器件及其形成方法，涉及半导体技术领域。该器件包括衬底和字线结构，字线结构包括第一导电层和第二导电层，第一导电层沿第一方向延伸，且第一导电层包括沿第二方向依次相邻分布的靠近源极区设置的第一预设区、第二预设区以及靠近漏极区设置第三预设区，第三预设区内设有沿第一方向延伸且由字线结构的导电层的顶面向底面凹陷的第一凹部，第二方向与第一方向垂直，第二导电层设于第一凹部内，且第二导电层的顶面至少与第一导电层的第二预设区的顶面齐平；第二导电层的电阻值大于第一导电层的电阻值。在实现低字线结构电阻值的前提下，至少一定程度上降低器件的栅极感应漏极漏电流，提高半导体器件的性能。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体器件及其形成方法。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。
为了适用设备日益减小的整体尺寸，对存储器的尺寸以及存储单元密度要求越来越高，栅极沟道的尺寸也越来越小，导致栅极感应漏极漏电流（Gate-Induced DrainLeakage，GIDL）越来越大，对器件的性能影响较大。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，提供了一种半导体器件，该器件在实现低字线结构电阻值的前提下，可以有效降低栅极感应漏极漏电流，进而提高器件的性能。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供了一种半导体器件，该器件包括：
衬底，包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；
字线结构，沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。
在本公开的一种示例性实施例中，在垂直于所述衬底的方向上，所述字线结构的导电层的高度为h1，所述第二导电层的高度为h2，h2：h1=1:（5-6）。
在本公开的一种示例性实施例中，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，w2：w1=1：（2.5-3）。
在本公开的一种示例性实施例中，在垂直于所述衬底的方向上，所述字线结构的导电层的顶面与所述衬底的顶面之间的间距为a，a：h1=（0.8-1.2）:1。
在本公开的一种示例性实施例中，所述第一预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第二凹部，所述半导体器件还包括：
第三导电层，所述第三导电层设于所述第二凹部内，且所述第三导电层的顶面与所述第一导电层的所述第二预设区的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值。
在本公开的一种示例性实施例中，所述第二导电层和所述第三导电层的材料相同；以及
所述第二导电层和所述第三导电层的高度相同。
在本公开的一种示例性实施例中，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，所述第三导电层的最大宽度为w3， w3：（w1-w3- w2）：w2=（0.8-1）:（1-2）：1。
根据本公开的另一个方面，提供了一种半导体器件的形成方法，该形成方法包括：
形成衬底，所述衬底包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；
形成字线结构，所述字线结构沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。
在本公开的一种示例性实施例中，所述形成字线结构，包括：
对所述衬底进行蚀刻，以形成字线沟槽，所述字线沟槽沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构；
在所述字线沟槽内填充第一导电材料以形成初始导电层，所述初始导电层沿所述第一方向延伸，且所述初始导电层包括沿所述第二方向依次相邻分布的第一初始预设区、第二初始预设区以及第三初始预设区，所述第一初始预设区靠近所述源极区设置，所述第三初始预设区靠近所述漏极区设置；
对所述初始导电层进行蚀刻，以在所述第三初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第一初始凹部；
减小所述第一导电材料在所述字线沟槽的深度方向上的高度，剩余的所述第一导电材料作为第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；
在所述第一凹部内形成所述第二导电层，所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平，所述第一导电层和所述第二导电层构成顶面齐平的所述字线结构的导电层。
在本公开的一种示例性实施例中，所述形成字线结构，还包括：
在对所述初始导电层进行蚀刻时，还在所述第一初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第二初始凹部；
在减小所述第一导电材料在所述字线沟槽的深度方向上的高度后，剩余的所述第一导电材料作为所述第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区且所述第一预设区内形成有第二凹部，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；
在所述第一凹部内形成所述第二导电层时，还在所述第二凹部内形成第三导电层，所述第三导电层的顶面与所述第二导电层的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值，所述第一导电层、所述第二导电层和所述第三导电层构成顶面齐平的所述字线结构的导电层。
本公开提供的半导体器件包括字线结构，字线结构包括第一导电层和第二导电层，第一导电层沿第一方向延伸，且第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，第一预设区靠近源极区设置，第三预设区靠近漏极区设置且第三预设区内设置有第一凹部，第一凹部由字线结构的导电层的顶面向底面凹陷，在第一凹部内设有第二导电层，第二导电层的阻值大于第一导电层，且第二导电层的顶面至少与第一导电层的第二预设区的顶面齐平，通过在字线结构内设置第一导电层和第二导电层，在靠近漏极区的第一导电层内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，可以有效地降低漏极区域附近的电场强度，进而在实现低字线结构电阻值的前提下，有效地减小半导体器件内的栅极感应漏极漏电流，提高器件的性能。
本公开提供的半导体器件的形成方法，通过在字线结构内形成第一导电层，第一导电层靠近漏极区设有由字线结构的顶面向底面凹陷形成第一凹部，在第一凹部内形成第二导电层，第二导电层的阻值大于第一导电层的阻值，该形成方法提供了一种简便的工艺制程，且第一导电层靠近漏极区域内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，以形成在实现低字线结构电阻值的前提下可以减小器件内的栅极感应漏极漏电流的结构。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开示例性实施例中的一种半导体器件的结构示意图。
图2为本公开示例性实施例中的一种半导体器件的形成方法的流程图。
图3为本公开示例性实施例中的一种半导体器件的形成方法的过程中的一结构示意图。
图4为本公开示例性实施例中的一种半导体器件的形成方法的过程中的一结构示意图。
图5为本公开示例性实施例中的一种半导体器件的形成方法的过程中的一结构示意图。
图6为本公开示例性实施例中的一种半导体器件的形成方法的过程中的一结构示意图。
图7为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
图8为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
图9为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
图10为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
图11为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
图12为本公开示例性实施例中的另一种半导体器件的形成方法的过程中的一结构示意图。
其中，附图标记说明如下：
100、衬底；101、漏极区；102、隔离结构；210、字线沟槽；201、第一导电层；2011、第一子导电层；2012、第二子导电层；202、第二导电层；203、第三导电层；2310、第一初始预设区；2320、第二初始预设区；2330、第三初始预设区；231、第一预设区；232、第二预设区；233、第三预设区；212、第二导电材料；213、第三导电材料；211、初始导电层；2111、第一子导电材料层；2112、第二子导电材料层；241、第一凹部；2410、第一初始凹部；242、第二凹部；2420、第二初始凹部；250、栅极介质层；260、栅极绝缘层；310、第一光刻胶层；320、第二光刻胶层；X、第一方向；Y、第二方向。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
在相关技术中，字线结构通常应用于静态随机存储器（SRAM）和动态随机存储器（DRAM）等常见的存储器类型中。它具有存储密度高、读写速度快等优势，在集成电路中广泛应用于存储器芯片的设计和制造中。字线结构在半导体存储器中起着至关重要的作用，能够实现数据的稳定存储和高效读取，而现有的字线结构中存在较大的栅极感应漏极漏电流（Gate-Induced Drain Leakage，GIDL），对器件的性能产生了严重的影响。
基于此，本公开实施方式提供了一种半导体器件，如图1所示，该器件包括：衬底100和字线结构。
其中，衬底100包括隔离结构102以及由隔离结构102分隔出的多个有源区；有源区包括源极区、沟道区以及漏极区101，沟道区位于源极区和漏极区101之间；
字线结构沿第一方向X穿过有源区的沟道区以及有源区之间的隔离结构102，字线结构的导电层的顶面齐平，且字线结构的导电层包括第一导电层201和第二导电层202，第一导电层201沿第一方向X延伸，且第一导电层201包括沿第二方向Y依次相邻分布的第一预设区231、第二预设区232以及第三预设区233，第一预设区231靠近源极区设置，第三预设区233靠近漏极区101设置，第三预设区233内设有沿第一方向X延伸且由字线结构的导电层的顶面向底面凹陷的第一凹部241，第二方向Y与第一方向X垂直，第二导电层202设于第一凹部241内，且第二导电层202的顶面至少与第一导电层201的第二预设区232的顶面齐平；第二导电层202的电阻值大于第一导电层201的电阻值。
本公开提供的半导体器件包括字线结构，通过在字线结构内设置具有不同形状和不同阻值的第一导电层和第二导电层，可以有效地降低漏极区域附近的电场强度，进而在实现低字线结构电阻值的前提下有效地减小半导体器件内的栅极感应漏极漏电流，提高器件的性能。
下面将结合附图对本公开实施例提供的半导体器件的各个部分进行详细说明：
在本公开提供的实施例中，半导体器件可以包括位线结构、电容结构或者其它功能结构等未示出的结构，虽然上述结构未在本公开的实施例或附图进行具体描述，但应理解的是，上述构成半导体器件的常用结构均涵盖在本公开的保护范围内。
在本公开提供的实施例中，各膜层之间的齐平位置关系并不是严格意义上的齐平，由于存在制作工艺误差，如两个膜层的表面之间的齐平可以指的是两个表面之间的高度差为零，也可以指的是两个表面之间的高度差位于一定的误差范围内，例如，两表面之间的高度差可以在0~5nm（纳米）的范围内均属于齐平设置，例如，两表面之间的高度差可以是1nm、2nm、3nm、4nm或5nm。具体的高度差范围可以根据器件的实际工艺需求进行适应性的调整。
在本公开提供的实施例中，如图1及图2至图12所示，衬底100可以半导体衬底，例如，可以是硅（Si）衬底、锗（Ge）衬底、硅锗（Ge Si）衬底、SOI（绝缘体上硅，Silicon OnInsulator）或GOI（绝缘体上锗，Germanium On Insulator）。在一些实施例中，半导体衬底还可以为包括其他元素半导体或者化合物半导体的衬底，例如，碳化硅（SiC）、磷化铟（InP）或砷化镓（GaAs）等。衬底100可以根据半导体结构的实际设计需求进行选择，本公开不做具体限定。
衬底100包括隔离结构102以及由隔离结构102分隔出的多个有源区，有源区包括源极区、沟道区以及漏极区101，沟道区位于源极区和漏极区101之间。其中，有源区可以通过对衬底100进行掺杂以改变其导电性，例如，可以通过对衬底100进行N型掺杂或P型掺杂，若为N型掺杂，可以利用第Ⅴ族元素进行掺杂，包括磷（P）、砷（Ar）和锑（An）等元素；若为P型掺杂，可以利用第Ⅲ族元素进行掺杂，包括硼（B）、铝（Al）和镓（Ga）等元素。具体的掺杂类型可以根据字线结构的实际设计需求进行选择。
隔离结构102可以是浅沟槽隔离结构（Shallow Trench Isolation，STI）、本质基底隔离（Dielectric Isolation，DI）、氮化硅隔离结构（Silicon Nitride Isolation，SNI）、来源/漏极扩散（Source/Drain Diffusion Isolation）或边缘隔离（EdgeIsolation）等，通过隔离结构102可以实现对器件中的不同的结构进行间隔，以避免相互干扰和交叉耦合。在本公开下述实施例中，以隔离结构102为浅沟槽隔离结构为例进行说明，但应理解的是，隔离结构102的具体类型可以根据器件的实际结构进行适应性调整。
衬底100还可以包括形成于衬底100表面上的绝缘层，例如，可以是氧化硅层，该绝缘层可以形成于隔离结构102之前，覆盖衬底100的表面，一方面可以改善衬底100的平整度，另一方面可以对衬底100形成保护。
有源区包括源极区、沟道区和漏极区101，其中，源极区可以形成字线结构的源极，源极可以与器件中的位线结构连接，漏极区101可以形成字线结构的漏极，漏极可以与器件中的电容结构连接，沟道区可以形成字线结构中的栅极结构，用于控制器件的导通与截断等作用。
在本公开提供的第一实施例中，字线结构沿第一方向X穿过有源区的沟道区以及有源区的隔离结构102。字线结构包括导电层，且各字线结构的导电层的顶面齐平。其中，导电层包括第一导电层201和第二导电层202，第一导电层201沿第一方向X延伸，且第一导电层201包括沿第二方向Y依次相邻分布的第一预设区231、第二预设区232以及第三预设区233，第一预设区231靠近源极区设置，第三预设区233靠近漏极区101设置。
如图1所示，结合图3，第三预设区233内设有沿第一方向X延伸且由字线结构的导电层的顶面向底面凹陷的第一凹部241，第二导电层202设于第一凹部241内，且第二导电层202的顶面至少与第一导电层201的第二预设区232的顶面齐平，第二导电层202的电阻值大于第一导电层201的电阻值。
其中，第一导电层201可以为金属材料、金属化合物或金属材料与金属化合物结合的结构，例如，第一导电层201包括第一子导电层2011和第二子导电层2012，第一子导电层2011可以是由氮化钛（TiN）层构成，第二子导电层2012可以是由金属钨（W）层构成，其中，第一子导电层2011形成于栅极介质层250的内壁上，第二子导电层2012可填充于第一子导电层2011内，第一子导电层2011与第二子导电层2012的顶面可以齐平。
第二导电层202可以是多晶硅（poly）层等阻值大于第一导电层201的材料。在本公开中，第二导电层202设置于第一凹部241内，且第一凹部241位于第一导电层201顶部，使得由沟道区的底部向顶部方向上，导电层的电阻值逐渐变大，相较于大面积设置的高阻值复合型字线结构，其阻值有明显降低；由于第二导电层202靠近漏极区101域设置，可以有效地降低漏极区101域附近的电场强度，此种结构可以改善栅极感应漏极漏电流的问题。
其中，在垂直于衬底100的方向上，字线结构的导电层的高度为h1，第二导电层202的高度为h2，h2：h1=1:（5-6），例如，h2：h1=1:5；h2：h1=1:5.1；h2：h1=1:5.2；h2：h1=1:5.3；h2：h1=1:5.4；h2：h1=1:5.5；h2：h1=1:5.6；h2：h1=1:5.7；h2：h1=1:5.8；h2：h1=1:5.9; h2：h1=1:6。
在第二方向Y上，字线结构的导电层的最大宽度为w1，第二导电层202的最大宽度为w2，w2：w1=1：（2.5-3），例如，w2：w1=1：2.5；w2：w1=1：2.6；w2：w1=1：2.7；w2：w1=1：2.8；w2：w1=1：2.9；w2：w1=1：3。
第二导电层202的高度和宽度在上述范围内，能够平衡第一导电层201和第二导电层202的电阻值，使得最终的字线结构的电阻值较低，且可以减小器件内的栅极感应漏极漏电流的结构。
在第二方向Y上，字线结构的导电层的顶面与衬底100的顶面之间的间距为a，字线结构的导电层的高度为h1，a：h1=（0.8-1.2）:1，例如，a：h1=0.8:1；a：h1=0.9:1；a：h1=1:1；a：h1=1.1:1；a：h1=1.2:1。
字线结构的导电层在上述范围内，既保证了字线结构的导电层的导电性，又可以保证后续在导电层上形成栅极绝缘层260的厚度，以保证栅极绝缘层260的绝缘性。
在本公开提供的第二实施例中，如图12所示，在第二导电层202设置在第一凹部241的基础上，第一预设区231沿第一方向X延伸且由字线结构的导电层的顶面向底面凹陷的第二凹部242，第三导电层203设于第二凹部242内，且第三导电层203的顶面与第一导电层201的第二预设区232的顶面齐平；第三导电层203的电阻值大于第一导电层201的电阻值。
其中，第二导电层202和第三导电层203的材料相同，例如，第二导电层202可以是多晶硅（poly）层等阻值大于第一导电层201的材料，第三导电层203同样可以采用多晶硅材料制成。第二导电层202的高度与第三导电层203的高度相同，在上述第一实施例中，在垂直于衬底100的方向上，字线结构的导电层的高度为h1，第二导电层202的高度为h2，h2：h1=1:（5-6），类似的，第三导电层203的高度可以为h3，h3：h1=1:（5-6），例如，h3：h1=1:5；h3：h1=1:5.1；h3：h1=1:5.2；h3：h1=1:5.3；h3：h1=1:5.4；h3：h1=1:5.5；h3：h1=1:5.6；h3：h1=1:5.7；h3：h1=1:5.8；h3：h1=1:5.9; h3：h1=1:6。当然，h2：h1与h3：h1在数值上可以完全相同，但由于制作工艺上的误差，会使得h2：h1与h3：h1在数值上也可以存在一定的差异，此种实施例均在本公开的保护范围内。
在第二方向Y上，字线结构的导电层的最大宽度为w1，第二导电层202的最大宽度为w2，第三导电层203的最大宽度为w3， w3：（w1- w3- w2）：w2=（0.8-1）:（1-2）：1，例如，w3：（w1- w3- w2）：w2=0.8:1：1； w3：（w1- w3- w2）：w2=0.9:1：1；w3：（w1- w3- w2）：w2=1:1：1；w3：（w1- w3- w2）：w2=0.8:2：1；w3：（w1- w3- w2）：w2=0.9:2：1；w3：（w1- w3- w2）：w2=1:2：1等。
第二导电层202与第三导电层203的宽度在上述范围内，由于第二导电层202与第三导电层203的材料相同，两者具有相同的电阻值，且第二导电层202设于靠近漏极区101，第三导电层203设于靠近源极区，能够进一步平衡第一导电层201与第二导电层202和第三导电层203的电阻值，使得最终的字线结构的电阻值较低，且可以减小器件内的栅极感应漏极漏电流的结构。
在本公开提供的实施例中，如图1和图12所示，字线结构还可以包括栅极介质层250，栅极介质层250设置在导电层与沟道区的内壁之间，栅极介质层250随形形成于沟道的内壁上，栅极介质层250的顶面与沟道的顶面齐平。
其中，栅极介质层250的层数可以是一层、两层、三层或是多层。栅极介质层250的材料可以为氧化硅、氮化硅或碳化硅等。多层栅极介质层250的材料可以相同或不同，例如，栅极介质层250为两层，靠近沟道内壁的栅极介质层250可以为氧化硅层，远离沟道内壁的栅极介质层250可以为碳化硅层，由于两层栅极介质层250中均含有硅元素，会使得两者之间的结合更加紧密，进而减小两者之间的结合缺陷，进一步降低了字线结构内的栅极感应漏极漏电流，提高半导体结构的性能。当然，上述实施例中栅极介质层250的层数和材料仅为示例性示出，栅极介质层250中材料与层数的选择可以根据器件的实际结构及设计需求等因素进行选择。
栅极介质层250可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）、 真空蒸镀（Physical Vapor Deposition，PVD）或磁控溅射（Sputtering）等方法随形形成于沟道的内壁上，具体的形成方法可以根据实际设计需求进行选择。
在本公开提供的实施例中，如图1和图12所示，字线结构还可以包括栅极绝缘层260，栅极绝缘层260的顶面与衬底100的顶面齐平，且栅极绝缘层260覆盖导电层的顶面。
栅极绝缘层260可以是氧化硅层或氮化硅层。栅极绝缘层260可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）、 真空蒸镀（Physical VaporDeposition，PVD）或磁控溅射（Sputtering）等方法形成于沟道内，具体的形成方法可以根据实际设计需求进行选择。
需要说明的是，上述字线结构除列举出的各膜层以外，还包括本领域中可获取的字线结构中的其它膜层以及其适应性变形形式，均在本公开的保护范围内。
本公开提供的半导体器件通过在第一导电层靠近漏极区的第三预设区内设置第一凹部，第一凹部内形成有第二导电层，且第二导电层的阻值大于第一导电层的阻值，在实现低字线结构电阻值的前提下可以有效地降低漏极区域附近的电场强度，进而有效地减小半导体器件内的栅极感应漏极漏电流，提高器件的性能。
本公开实施方式提供了一种半导体器件的形成方法，如图2所示，该形成方法包括：步骤S100~步骤S200。
其中，步骤S100：形成衬底，所述衬底包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；
步骤S200：形成字线结构，所述字线结构沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。
本公开提供的半导体器件的形成方法，通过在字线结构内形成第一导电层，第一导电层有字线结构的顶面向底面凹陷形成第一凹部，在第一凹部内形成第二导电层，第二导电层的阻值大于第一导电层的阻值，该形成方法提供了一种简便的工艺制程，且第一导电层靠近漏极区域内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，在实现低字线结构电阻值的前提下可以有效地降低漏极区域附近的电场强度，以形成可以减小器件内的栅极感应漏极漏电流的结构。
下面将结合附图对本公开实施例提供的半导体器件的形成方法的各个步骤进行详细说明：
其中，在步骤S100中，如图3所示，形成衬底100，衬底100包括隔离结构102以及由隔离结构102分隔出的多个有源区；有源区包括源极区、沟道区以及漏极区101，沟道区位于源极区和漏极区101之间。
衬底100包括隔离结构102以及由隔离结构102分隔出的多个有源区，在形成隔离结构102之前，可以在衬底100的表面上形成绝缘层，绝缘层覆盖衬底100表面，可以提高衬底100的平整度，且可对衬底100起到保护作用。其中，绝缘层可以是氧化硅层，可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical VaporDeposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）、 真空蒸镀（PhysicalVapor Deposition，PVD）或磁控溅射（Sputtering）等方法形成于衬底100上。绝缘层的厚度也可以根据实际需求进行调整，本公开不做具体限定。
在衬底100上形成隔离结构102，包括采用刻蚀等方法在衬底100上形成多个隔离沟槽，例如，可采用干法刻蚀（Dry Etching）、湿法刻蚀（Wet Etching）、离子注入刻蚀（IonBeam Etching，IBE）等方法形成隔离沟槽；在各隔离沟槽内填充隔离层，隔离层的顶面与衬底100的顶面齐平，隔离层可以为氧化硅层、氮化硅层或其它具有隔离绝缘作用的材料形成的膜层，例如，可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）、 真空蒸镀（Physical Vapor Deposition，PVD）或磁控溅射（Sputtering）等方法在各隔离沟槽内形成隔离层。
有源区包括源极区、沟道区和漏极区101，其中，有源区可以通过对衬底100进行掺杂以改变其导电性，例如，可以通过对衬底100进行N型掺杂或P型掺杂，若为N型掺杂，可以利用第Ⅴ族元素进行掺杂，包括磷（P）、砷（Ar）和锑（An）等元素；若为P型掺杂，可以利用第Ⅲ族元素进行掺杂，包括硼（B）、铝（Al）和镓（Ga）等元素。具体的掺杂类型可以根据字线结构的实际设计需求进行选择。
在本公开提供的实施例中，在步骤S200中，形成字线结构，可以包括：步骤S201~步骤S205。
其中，步骤S201：对所述衬底100进行蚀刻，以形成字线沟槽210，所述字线沟槽210沿第一方向X穿过所述有源区的沟道区以及所述有源区之间的隔离结构102；
步骤S202：在所述字线沟槽210内填充第一导电材料以形成初始导电层211，所述初始导电层211沿所述第一方向X延伸，且所述初始导电层211包括沿所述第二方向Y依次相邻分布的第一初始预设区2310、第二初始预设区2320以及第三初始预设区2330，所述第一初始预设区2310靠近所述源极区设置，所述第三初始预设区2330靠近所述漏极区设置；
步骤S203：对所述初始导电层211进行蚀刻，以在所述第三预设区233形成沿所述第一方向延伸且由所述初始导电层211的顶面向底面凹陷的第一初始凹部2410；
步骤S204：减小所述第一导电材料在所述字线沟槽210的深度方向上的高度，剩余的所述第一导电材料作为第一导电层201；其中，在所述第一导电层201中，剩余的所述第一初始预设区2310形成所述第一预设区231，剩余的所述第二初始预设区2320形成所述第二预设区232，剩余的所述第三初始预设区2330形成所述第三预设区233且所述第三预设区233内形成有所述第一凹部241；
步骤S205：在所述第一凹部241内形成所述第二导电层202的顶面至少与所述第一导电层201的第二预设区232的顶面齐平，所述第一导电层201和所述第二导电层202构成顶面齐平的所述字线结构的导电层。
其中，在步骤S201中，如图3所示，对衬底100进行蚀刻，以形成字线沟槽210，字线沟槽210沿第一方向X穿过有源区的沟道区以及有源区之间的隔离结构102，包括：在衬底100的表面形成图案化掩膜层；利用掩膜层对衬底100进行蚀刻，以在衬底100上形成各隔离结构102；去除掩膜层，露出衬底100的表面。
对衬底100进行蚀刻可以采用干法刻蚀（Dry Etching）、湿法刻蚀（Wet Etching）、离子注入刻蚀（Ion Beam Etching，IBE）等蚀刻方法。
其中，在步骤S202中，如图4所示，在所述字线沟槽210内填充第一导电材料以形成初始导电层211，初始导电层211沿第一方向X延伸，且初始导电层211包括沿第二方向Y依次相邻分布的第一初始预设区2310、第二初始预设区2320以及第三初始预设区2330，第一初始预设区2310靠近源极区设置，第三初始预设区2330靠近漏极区设置。
在步骤S202之前，该方法还包括：在字线沟槽210内壁上形成初始栅极介质层250，初始栅极介质层250延伸至衬底100的表面上；去除位于衬底100表面的初始栅极介质层250，以在字线沟槽210内形成栅极介质层250，栅极介质层250的顶面与字线沟槽210的顶面齐平。栅极介质层250的材料和形成方法如上述实施例所述，此处不再赘述。
形成栅极介质层250之后，包括：在栅极介质层250上形成第一导电材料以形成初始导电层211，其中，第一导电材料包括第一子导电材料层2111和第二子导电材料层2112，其中，形成初始导电层211包括：在栅极介质层250上随形形成第一子导电材料层2111，第一子导电材料层2111的顶面与栅极介质层250的顶面齐平；在第一子导电材料层2111上形成第二子导电材料层2112，以使第二子导电材料层2112填充字线沟槽210剩余的空间，且第一子导电材料层2111的顶面与第二子导电材料层2112的顶面齐平。
第二子导电材料层2112可以为金属层，如钨（W）层；第一子导电材料层2111可以为金属化合物层，如氮化钛（TiN）层。第一子导电材料层2111和第二子导电材料层2112共同构成初始导电层211。
其中，在步骤S203中，如图5所示，对初始导电层211进行蚀刻，以在第三预设区233形成沿第一方向X延伸且由初始导电层211的顶面向底面凹陷的第一初始凹部2410。
对初始导电层211进行蚀刻可采用干法刻蚀（Dry Etching）、湿法刻蚀（WetEtching）、离子注入刻蚀（Ion Beam Etching，IBE）等蚀刻方法，初始导电层211包括第一子导电材料层2111和第二子导电材料层2112，可采用各向异性刻蚀（Anisotropic Etching）对第一导电材料和初始导电层211进行蚀刻，当然，并不以此为限。
参考图4、图5以及图6，形成第一初始凹部2410，包括：在第一导电材料的顶面上形成第一光刻胶层310；对第一光刻胶层310进行曝光显影；利用第一光刻胶层310对初始导电层211进行蚀刻，以在初始导电层211上形成第一初始凹部2410；去除第一光刻胶层310。其中，第一光刻胶层310可以为正显影光刻胶层，也可以为负显影光刻胶层。
其中，在步骤S204中，如图7所示，减小第一导电材料在字线沟槽的深度方向上的高度，剩余的第一导电材料作为第一导电层201；其中，在第一导电层201中，剩余的第一初始预设区2310形成第一预设区231，剩余的第二初始预设区2320形成第二预设区232，剩余的第三初始预设区2330形成第三预设区233且第三预设区233内形成有第一凹部241。剩余的第一子导电材料层2111形成第一子导电层2011，剩余的第二子导电材料层2112形成第二子导电层2012，第一子导电层2011和第二子导电层2012构成第一导电层201。
其中，第一初始预设区2310、第二初始预设区2320、第三初始预设区2330以及第一预设区231、第二预设区232、第三预设区233可以为人为划分区域，其各个区域并不具备严格意义的尺寸和界限，可以根据器件实际的制造工艺需求进行适应性的确定和调整。
其中，步骤S205中，在第一凹部241内形成第二导电层202，第二导电层202的顶面至少与第一导电层201的第二预设区232的顶面齐平，第一导电层201和第二导电层202构成顶面齐平的字线结构的导电层。
在第一凹部241内形成的第二导电层202的顶面至少与第一导电层201的第二预设区232的顶面齐平，其中，第二导电层202的顶面与第二预设区232的顶面齐平，可以是严格齐平，但由工艺的限制，第二导电层202的顶面与第二预设区232的顶面也可以为非严格意义上的齐平，例如，第二导电层202的顶面可以高于第二预设区232的顶面，但第二导电层202的顶面可以高于第二预设区232的顶面的值需要在预设范围内，均可以理解为第二导电层202的顶面至少与第一导电层201的第二预设区232的顶面齐平。第一导电层201和第二导电层202构成顶面齐平的字线结构的导电层。
其中，第二导电层202的阻值大于第一导电层201的阻值，且第二导电层202的材料不同于第一导电层201的材料。例如，第二导电层202可以是多晶硅（poly）层，可采用低压化学气相沉积（Low Pressure Chemical Vapor Deposition，LPCVD）、气相磊晶（EpitaxialChemical Vapor Deposition，Epitaxial CVD）等方法形成，但并不以此为限。需要说明的是，第二导电层202的结构和尺寸参数如上述器件结构中所陈述，此处不再赘述。在本公开中，第二导电层202形成于第一凹部241内，且第一凹部241位于第一导电层201顶部，使得由沟道区的底部向顶部方向上，导电层的电阻值逐渐变大，相较于大面积设置的高阻值复合型字线结构，其阻值有明显降低；由于第二导电层202靠近漏极区101域设置，可以有效地降低漏极区101域附近的电场强度，此种结构可以改善栅极感应漏极漏电流的问题。
在本公开提供的实施例中，在步骤S200中，形成字线结构，还可以包括：步骤S205~步骤S207。
其中，步骤S205：在对所述初始导电层211进行蚀刻时，还在所述第一初始预设区2310内形成沿所述第一方向X延伸且由所述初始导电层211的顶面向底面凹陷的第二初始凹部2420；
步骤S206：在减小所述第一导电材料在所述字线沟槽210的深度方向上的高度后，剩余的所述第一导电材料作为所述第一导电层201；其中，在所述第一导电层201中，剩余的所述第一初始预设区2310形成所述第一预设区231且所述第一预设区231内形成有第二凹部242，剩余的所述第二初始预设区2320形成所述第二预设区232，剩余的所述第三初始预设区2330形成所述第三预设区233且所述第三预设区233内形成有所述第一凹部241；
步骤S207：在所述第一凹部241内形成所述第二导电层202时，还在所述第二凹部242内形成第三导电层203，所述第三导电层203的顶面与所述第二导电层202的顶面齐平；所述第三导电层203的电阻值大于所述第一导电层201的电阻值，所述第一导电层201、所述第二导电层202和所述第三导电层203构成顶面齐平的所述字线结构的导电层。
其中，在步骤S205中，在对初始导电层211进行蚀刻时，还在第一初始预设区2310内形成沿第一方向X延伸且由初始导电层211的顶面向底面凹陷的第二初始凹部2420。
如图8、图9和图10所示，在对初始导电层211进行蚀刻时，可以对初始导电层211靠近源极区的第一初始预设区2310进行蚀刻，以形成第二初始凹部2420。其中，第二初始凹部2420可以与第一初始凹部2410对称设置，第一初始凹部2410与第二初始凹部2420可以同时形成于初始导电层211上，也可以分别形成于初始导电层211上。第二初始凹部2420的形成过程与第一初始凹部2410相同或相似。
其中，在步骤S206中，在减小第一导电材料在字线沟槽210的深度方向上的高度后，剩余的第一导电材料作为第一导电层201；其中，在第一导电层201中，剩余的第一初始预设区2310形成第一预设区231且第一预设区231内形成有第二凹部242，剩余的第二初始预设区2320形成第二预设区232，剩余的第三初始预设区2330形成第三预设区233且第三预设233区内形成有第一凹部241。
其中，第一凹部241与第二凹部242可以呈对称设置，也可以呈非对称设置；第一凹部241与第二凹部242可以同时形成于初始导电层211上，也可以分别形成于初始导电层211上。第二凹部242的形成过程与第一凹部241相同或相似。形成第一导电层201的方法包括：在初始导电层211的顶面上形成第二光刻胶层320；对第二光刻胶层320进行曝光显影；利用第二光刻胶层320对初始导电层211进行蚀刻，以在初始导电层211上形成第二凹部242；去除第二光刻胶层320，以形成第一导电层201，第一导电层201为形成第二凹部242后的第一导电材料。其中，初始导电层211中的剩余的第一子导电材料层2111形成第一子导电层2011，初始导电层211中的剩余的第二子导电材料层2112形成第二子导电层2012，第一子导电层2011和第二子导电层2012构成第一导电层201。
或形成第一导电层201的方法包括：在初始导电层211的顶面上形成第三光刻胶层；对第三光刻胶层进行曝光显影；利用第三光刻胶层对初始导电层211进行蚀刻，以在初始导电层211上同时形成第一凹部241和第二凹部242；去除第三光刻胶层，以形成第一导电层201，其中，初始导电层211中的剩余的第一子导电材料层2111形成第一子导电层2011，初始导电层211中的剩余的第二子导电材料层2112形成第二子导电层2012，第一子导电层2011和第二子导电层2012构成第一导电层201。
其中，第二光刻胶和第三光刻胶可以为正显影光刻胶层，也可以为负显影光刻胶层。
其中，在步骤S207中，如图11所示，在第一凹部241内形成第二导电层202时，还在第二凹部242内形成第三导电层203，第三导电层203的顶面与第二导电层202的顶面齐平；第三导电层203的电阻值大于第一导电层201的电阻值，第一导电层201、第二导电层202和第三导电层203构成顶面齐平的字线结构的导电层。
其中，在第二凹部242内形成第三导电层203，包括：在第二凹部242内形成第三导电材料213层，第三导电材料213层延伸至第一导电层201的顶面，且第三导电材料213层的顶面与字线沟槽210的顶面齐平；去除位于第一导电层201的顶面以上的第三导电材料213层，以形成第三导电层203。
第二导电层202与第三导电层203的材料相同，第二导电层202和第三导电层203的高度相同，第二导电层202和第三导电层203的结构参数如上述半导体器件结构中所述，此处不再详述。
由于第二导电层202与第三导电层203的材料相同，两者具有相同的电阻值，且第二导电层202设于靠近漏极区101，第三导电层203设于靠近源极区，能够进一步平衡第一导电层201与第二导电层202和第三导电层203的电阻值，并使得最终的字线结构具有较低的电阻值，可以有效地降低源极区和漏极区101域附近的电场强度，在进一步降低导电层的阻值的同时能够改善栅极感应漏极漏电流。
在步骤S204或S207之后，如图12所示，该形成方法还包括：在字线沟槽210内填充初始栅极绝缘层260，初始栅极绝缘层260延伸至衬底100的表面；去除位于衬底100表面上的初始栅极绝缘层260，以形成栅极绝缘层260，栅极绝缘层260的顶面与字线沟槽210的顶面齐平。
其中，栅极绝缘层260可以是氧化硅层或氮化硅层。栅极绝缘层260可以采用化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical VaporDeposition，PVD）、原子层沉积（Atomic Vapor Deposition，ALD）、 真空蒸镀（PhysicalVapor Deposition，PVD）或磁控溅射（Sputtering）等方法形成于字线沟槽210内，栅极绝缘层260可以是一层、两层或更多层结构，多层栅极绝缘层260可以采用相同或不同的材料制成，栅极绝缘层260具体的形成方法、材料、层数可以根据实际设计需求进行选择。
本公开提供的半导体器件的形成方法，该形成方法提供了一种简便的工艺制程，且第一导电层靠近漏极区域内设有第一凹部，第二导电层形成于第一凹部内，第二导电层的阻值大于第一导电层的阻值，在实现低字线结构电阻值的前提下可以有效地降低漏极区域附近的电场强度，以形成可以减小器件内的栅极感应漏极漏电流的结构，提高了器件的性能。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体器件的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (10)
1.一种半导体器件，其特征在于，包括：
衬底，包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；
字线结构，沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。
2.根据权利要求1所述的半导体器件，其特征在于，在垂直于所述衬底的方向上，所述字线结构的导电层的高度为h1，所述第二导电层的高度为h2，h2：h1=1:（5-6）。
3.根据权利要求1所述的半导体器件，其特征在于，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，w2：w1=1：（2.5-3）。
4.根据权利要求2所述的半导体器件，其特征在于，在垂直于所述衬底的方向上，所述字线结构的导电层的顶面与所述衬底的顶面之间的间距为a，a：h1=（0.8-1.2）:1。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述第一预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第二凹部，所述半导体器件还包括：
第三导电层，所述第三导电层设于所述第二凹部内，且所述第三导电层的顶面与所述第一导电层的所述第二预设区的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值。
6.根据权利要求5所述的半导体器件，其特征在于，所述第二导电层和所述第三导电层的材料相同；以及
所述第二导电层和所述第三导电层的高度相同。
7.根据权利要求5所述的半导体器件，其特征在于，在所述第二方向上，所述字线结构的导电层的最大宽度为w1，所述第二导电层的最大宽度为w2，所述第三导电层的最大宽度为w3， w3：（w1- w3- w2）：w2=（0.8-1）:（1-2）：1。
8.一种半导体器件的形成方法，其特征在于，包括：
形成衬底，所述衬底包括隔离结构以及由所述隔离结构分隔出的多个有源区；所述有源区包括源极区、沟道区以及漏极区，所述沟道区位于所述源极区和所述漏极区之间；
形成字线结构，所述字线结构沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构，所述字线结构的导电层的顶面齐平，且所述字线结构的导电层包括第一导电层和第二导电层，所述第一导电层沿所述第一方向延伸，且所述第一导电层包括沿第二方向依次相邻分布的第一预设区、第二预设区以及第三预设区，所述第一预设区靠近所述源极区设置，所述第三预设区靠近所述漏极区设置，所述第三预设区内设有沿所述第一方向延伸且由所述字线结构的导电层的顶面向底面凹陷的第一凹部，所述第二方向与所述第一方向垂直，所述第二导电层设于所述第一凹部内，且所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平；所述第二导电层的电阻值大于所述第一导电层的电阻值。
9.根据权利要求8所述的形成方法，其特征在于，所述形成字线结构，包括：
对所述衬底进行蚀刻，以形成字线沟槽，所述字线沟槽沿第一方向穿过所述有源区的沟道区以及所述有源区之间的隔离结构；
在所述字线沟槽内填充第一导电材料以形成初始导电层，所述初始导电层沿所述第一方向延伸，且所述初始导电层包括沿所述第二方向依次相邻分布的第一初始预设区、第二初始预设区以及第三初始预设区，所述第一初始预设区靠近所述源极区设置，所述第三初始预设区靠近所述漏极区设置；
对所述初始导电层进行蚀刻，以在所述第三初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第一初始凹部；
减小所述第一导电材料在所述字线沟槽的深度方向上的高度，剩余的所述第一导电材料作为第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；
在所述第一凹部内形成所述第二导电层，所述第二导电层的顶面至少与所述第一导电层的所述第二预设区的顶面齐平，所述第一导电层和所述第二导电层构成顶面齐平的所述字线结构的导电层。
10.根据权利要求9所述的形成方法，其特征在于，所述形成字线结构，还包括：
在对所述初始导电层进行蚀刻时，还在所述第一初始预设区内形成沿所述第一方向延伸且由所述初始导电层的顶面向底面凹陷的第二初始凹部；
在减小所述第一导电材料在所述字线沟槽的深度方向上的高度后，剩余的所述第一导电材料作为所述第一导电层；其中，在所述第一导电层中，剩余的所述第一初始预设区形成所述第一预设区且所述第一预设区内形成有第二凹部，剩余的所述第二初始预设区形成所述第二预设区，剩余的所述第三初始预设区形成所述第三预设区且所述第三预设区内形成有所述第一凹部；
在所述第一凹部内形成所述第二导电层时，还在所述第二凹部内形成第三导电层，所述第三导电层的顶面与所述第二导电层的顶面齐平；所述第三导电层的电阻值大于所述第一导电层的电阻值，所述第一导电层、所述第二导电层和所述第三导电层构成顶面齐平的所述字线结构的导电层。
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