CN117526231A - 一种断线保护电路及传感器 - Google Patents

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Abstract

本发明涉及一种断线保护电路及传感器。断线保护电路用于保护被测器件，包括反向抑制驱动电路、第一反向隔离电路及第二反向隔离电路。反向抑制驱动电路在电源端或接地端断线时，输出抑制驱动信号。第一反向隔离电路根据抑制驱动信号阻断高侧驱动支路至芯片输出端的电流通路。第二反向隔离电路根据抑制驱动信号阻断低侧驱动支路至芯片输出端的电流通路。传感器包括断线保护电路。如此，电源端或接地端断线时，使阻断流至芯片输出端的静电电流，实现芯片输出端为高阻态，进而使芯片输出端的电位由上拉电阻或下拉电阻确定。相较于采用电荷泵电路或其它类型的开关电源的现有技术方案，本发明的电路结构可靠性高，解决了高频干扰影响，且成本低。

Description

一种断线保护电路及传感器
技术领域
本发明涉及传感器领域，具体涉及一种断线保护电路及传感器。
背景技术
在部分汽车芯片中，为了保障车辆和人身安全，当电源线或地线发生断线时，需要芯片向ECU（Electronic Control Unit电子控制单元）上报断线故障。对于以模拟量为输出的传感器，故障报警通常通过在输出端连接上拉或下拉电阻来实现。输出端连接下拉电阻时，当DUT（Device Under Test 被测器件）电源线或地线发生断线时，OUT端被下拉到低电位。输出端连接上拉电阻时，当DUT电源线或地线发生断线时，OUT端被上拉到高电位。简单来说，当DUT发生电源线或地线断线时，OUT端需要保持高阻状态，OUT端电位由外置上拉/下拉电阻来确定。
然而，在实际电路应用中，OUT端输出的输出运放的输出级晶体管存在寄生二极管。当电源或地线断线时，即使OUT端输出晶体管沟道截止，DUT静态电流仍可通过输出级晶体管的寄生二极管流入或流出OUT端。该静态电流流过外置电阻，产生压降，从而导致在电源线发生断线时，OUT端无法被外置上拉电阻上拉到高电位，如图1所示；或，在地线发生断线时，OUT端无法被外置下拉电阻下拉到低电位，如图2所示。
为了解决上述问题，相关技术中，通过在OUT端插入一对背靠背隔离NMOS管，且该背靠背隔离NMOS管的栅极通过连接电荷泵电路，由电荷泵电路驱动。当DUT供电电压足够时，电荷泵启动，驱动背靠背隔离NMOS管的栅极电位高于电源电压，背靠背隔离NMOS管完全导通。当电源线或地线断线时，电荷泵关闭，背靠背隔离NMOS管沟道阻断，同时对应的背靠背寄生二极管阻止DUT输出的静态电流流经寄生二极管支路，实现OUT端高阻状态。然而，该方案所采用的电荷泵电路结构复杂，成本较高，并且电荷泵产生高于电源电压的电压，导致系统电路的内部部分晶体管或电容承受的电压可能超过正常耐压，存在可靠性风险，尤其是对于车规类产品的高可靠性要求不利。另外，电荷泵属于一种开关电源，开关过程中会向电源、地、及DUT衬底注入噪声，对于高精度传感器而言，会引入高频干扰，从而影响高精度传感器的工作性能。
发明内容
本发明所要解决的技术问题是提供一种断线保护电路及传感器，可以在不使用电荷泵或其它类型开关电源的前提下，解决断线保护问题，且降低成本和提高可靠性。
本发明解决上述技术问题的技术方案如下：一种断线保护电路,用于保护被测器件，所述被测器件包括电源端、地端、连接所述电源端的高侧驱动支路和连接所述接地端的低侧驱动支路，以及连接在所述高侧驱动支路与所述低侧驱动支路之间的芯片输出端，其特征在于,所述断线保护电路包括:
反向抑制驱动电路,用于在所述电源端或所述接地端断线时，输出抑制驱动信号;
第一反向隔离电路,连接所述反向抑制驱动电路，且连接于所述高侧驱动支路和所述芯片输出端之间,用于根据所述抑制驱动信号，以阻断所述高侧驱动支路至所述芯片输出端的电流通路；
第二反向隔离电路,连接所述反向抑制驱动电路，且连接于所述低侧驱动支路和所述芯片输出端之间,用于根据所述抑制驱动信号，以阻断所述低侧驱动支路至所述芯片输出端的电流通路。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述第一反向隔离电路包括第一泄放通路和第一反向抑制管；其中，所述第一泄放通路连接所述反向抑制驱动电路和所述第一反向抑制管，用于根据所述抑制驱动信号产生第一泄放电流信号，以阻断所述第一反向抑制管导通；所述第一反向抑制管与所述高侧驱动支路串联连接，用于根据所述抑制驱动信号和所述第一泄放电流信号，以阻断所述高侧驱动支路至所述芯片输出端的电流通路。
进一步，所述第一反向抑制管包括具有第一寄生二极管的第一PMOS管；所述第一泄放通路包括第一电阻；所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；
所述第一PMOS管的栅极连接所述反向抑制驱动电路，漏极连接所述第二PMOS管，源极连接所述芯片输出端；所述第一寄生二极管的正极连接所述第一PMOS管的漏极，负极连接所述第一PMOS管的源极；
所述第一电阻的一端连接在所述反向抑制驱动电路和所述第一PMOS管的栅极之间，另一端连接在所述第一PMOS管的源极和所述芯片输出端之间。
进一步，所述第二反向隔离电路包括第二泄放通路和第二反向抑制管；其中，所述第二泄放通路连接所述反向抑制驱动电路和所述第二反向抑制管，用于根据所述抑制驱动信号产生第二泄放电流信号，以阻断所述第二反向抑制管导通；所述第二反向抑制管与所述低侧驱动支路串联连接，用于根据所述抑制驱动信号和所述第二泄放电流信号，以阻断所述低侧驱动支路至所述芯片输出端的电流通路。
进一步，所述第二反向抑制管包括具有第三寄生二极管的第一NMOS管；所述第二泄放通路包括第二电阻；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；
所述第一NMOS管的栅极连接所述反向抑制驱动电路，漏极连接所述第二NMOS管，源极连接所述芯片输出端；所述第三寄生二极管的正极连接所述第一NMOS管的源极，负极连接所述第一NMOS管的漏极；
所述第二电阻的一端连接在所述反向抑制驱动电路和所述第一NMOS管的栅极之间，另一端连接在所述第一NMOS管的源极和所述芯片输出端之间。
进一步，还包括：
预设有基准电压的欠压保护电路，所述欠压保护电路连接所述反向抑制驱动电路，用于在所述电源端或所述接地端断线且所述电源端与所述接地端之间的电压差低于所述基准电压时，输出使能无效信号，或用于在所述电源端和所述接地端未断线且所述电源端与所述接地端之间的电压差等于或高于所述基准电压时，输出有效使能信号。
进一步，所述抑制驱动信号包括第一驱动子信号和第二驱动子信号；所述反向抑制驱动电路包括：
第一三态门，输入端连接所述接地端，输出控制端连接所述欠压保护电路，输出端与所述第一反向隔离电路连接，用于根据所述使能无效信号输出所述第一驱动子信号；
第二三态门，输入端连接所述电源端，输出控制端连接所述欠压保护电路，输出端与所述第二反向隔离电路连接，用于根据所述使能无效信号输出所述第二驱动子信号。
进一步，所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；所述断线保护电路还包括：
输出运放前级驱动电路，与所述欠压保护电路、所述第二PMOS管的栅极及所述第二NMOS管的栅极连接，用于根据所述有效使能信号，驱动所述第二PMOS管的沟道和所述第二NMOS管的沟道导通，或用于根据所述使能无效信号，使所述第二PMOS管的沟道和所述第二NMOS管的沟道截止。
进一步，所述第一反向隔离电路包括具有第一寄生二极管的第一PMOS管；所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；所述第二寄生二极管的电流导通方向与所述第一寄生二极管的电流导通方向相反；和/或
所述第二反向隔离电路包括具有第三寄生二极管的第一NMOS管；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；所述第四寄生二极管的电流导通方向与所述第三寄生二极管的电流导通方向相反。
本发明还提供一种传感器，包括被测器件，及上拉电阻或下拉电阻；还包括如上述所述的断线保护电路，所述断线保护电路连接所述被测器件和所述上拉电阻，或者所述断线保护电路连接所述被测器件和所述下拉电阻。
本发明的有益效果是：本发明通过在被测器件的高侧驱动支路和芯片输出端之间插入第一反向隔离电路，以及在低侧驱动支路和芯片输出端之间插入第二反向隔离电路，如此，使得被测器件发生断线时，阻断高侧驱动支路至所述芯片输出端的电流通路，以及阻断低侧驱动支路至所述芯片输出端的电流通路，进而实现芯片输出端为高阻状态，进一步能够被外置上拉电阻上拉到高电位，或者被外置下拉电阻下拉到低电位，从而达到断线保护作用。相较于采用电荷泵电路或其它类型的开关电源的现有技术方案，本发明的电路结构可靠性高，解决了高频干扰影响，且成本低。
附图说明
图1为现有技术中电源端断线时，电流经输出端晶体管的体二极管流出输出端的示意图；
图2为现有技术中接地端断线时，电流经输出端晶体管的体二极管流入输出端的示意图；
图3为本发明的一种实施例的传感器的被测器件的电源端断线时的结构框图；
图4为本发明的一种实施例的传感器的被测器件的接地端断线时的结构框图；
图5为本发明的一种实施例的断线保护电路与被测器件连接的一种结构示意图；
图6为图5所示的一种实施例的断线保护电路与被测器件连接的具体电路图；
图7为本发明一种实施例的断线保护电路与被测器件连接的另一种结构示意图；
图8为图7所示的一种实施例的断线保护电路的反向抑制驱动电路分别与第一反向隔离电路、第二反向隔离电路连接的具体电路图；
图9为本发明一种实施例的断线保护电路与被测器件连接的又一种结构示意图；
图10为本发明的一种实施例的传感器的被测器件的电源端断线时的结构示意图；
图11为本发明的一种实施例的传感器的被测器件的接地端断线时的结构示意图；
图12为图9所示的一种实施例的断线保护电路的输出运放前级驱动电路的具体电路图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
结合图3、图4所示，本发明提供一种传感器，该传感器包括被测器件9，及上拉电阻RPU或下拉电阻RPD,和断线保护电路8。被测器件9可以是被测芯片，具体包括电源端VCC、接地端GND、连接所述电源端VCC的高侧驱动支路1和连接所述接地端GND的低侧驱动支路2，以及连接在所述高侧驱动支路1与所述低侧驱动支路2之间的芯片输出端OUT。断线保护电路8连接被测器件9，具体连接在高侧驱动支路1和低侧驱动支路2之间，以及经过芯片输出端OUT连接上拉电阻RPU，或者断线保护电路8经过芯片输出端OUT连接下拉电阻RPD，用于保护被测器件9。
如图3所示，电源端VCC断线时，所述上拉电阻RPU连接于所述芯片输出端OUT与预设电源VCC1之间，用于将芯片输出端OUT的电位上拉至高电平。
或者，如图4所示，接地端GND断线时，所述下拉电阻RPD连接于所述芯片输出端OUT与地GND1之间，用于将芯片输出端OUT的电位下拉至低电平。
如图5所示，本发明提供一种断线保护电路。断线保护电路包括反向抑制驱动电路3、第一反向隔离电路4、第二反向隔离电路5。其中，反向抑制驱动电路3用于在所述电源端VCC或所述接地端GND断线时，输出抑制驱动信号。第一反向隔离电路4连接所述反向抑制驱动电路3，且连接于所述高侧驱动支路1和所述芯片输出端OUT之间,用于根据所述抑制驱动信号，以阻断所述高侧驱动支路1至所述芯片输出端OUT的电流通路。第二反向隔离电路5,连接所述反向抑制驱动电路3，且连接于所述低侧驱动支路2和所述芯片输出端OUT之间,用于根据所述抑制驱动信号，以阻断所述低侧驱动支路2至所述芯片输出端OUT的电流通路。
此实施例中，当电源端VCC或接地端GND断线时，反向抑制驱动电路3产生的抑制驱动信号为高阻状态，该高阻状态也是芯片输出端OUT所需要的状态，进而芯片输出端OUT的电位能够由外置的上拉电阻或下拉电阻确定。然而，在电源端VCC或接地端GND断线时，由于高侧驱动支路1和低侧驱动支路2会存在静态电流，并流向芯片输出端OUT，而导致抑制驱动信号无法输入至芯片输出端OUT，从而使芯片输出端OUT不是高阻态，进而芯片输出端OUT无法被外置的上拉电阻上拉到高电位，或无法被外置的下拉电阻下拉到低电位。因此，为了阻断高侧驱动支路1和低侧驱动支路2的静态电流流向芯片输出端OUT，本申请通过在被测器件9的高侧驱动支路1和芯片输出端OUT之间插入第一反向隔离电路4，以及在低侧驱动支路2和芯片输出端OUT之间插入第二反向隔离电路5，如此，使得被测器件9发生电源端VCC断线时，阻断高侧驱动支路1至芯片输出端OUT的电流通路，以及被测器件发生接地端GND断线时，阻断低侧驱动支路2至芯片输出端OUT的电流通路，进而实现芯片输出端OUT为高阻状态，进一步能够被外置的上拉电阻上拉到高电位，或者被外置的下拉电阻下拉到低电位。相较于采用电荷泵电路或其它类型的开关电源的现有技术方案，本发明的电路结构可靠性高，解决了高频干扰影响，且成本低。
在一些实施例中，如图6所示，所述第一反向隔离电路4包括第一泄放通路41和第一反向抑制管42；其中，所述第一泄放通路41连接所述反向抑制驱动电路3和所述第一反向抑制管42，用于根据所述抑制驱动信号产生第一泄放电流信号，以阻断所述第一反向抑制管42导通；所述第一反向抑制管42与所述高侧驱动支路1串联连接，用于根据所述抑制驱动信号和所述第一泄放电流信号，以阻断所述高侧驱动支路1至所述芯片输出端OUT的电流通路。
此实施例中，第一泄放通路41用于为第一反向抑制管42提供泄放通路，在反向抑制驱动电路3产生的抑制驱动信号为高阻状态时，能对第一反向抑制管42提供泄放电流，以使第一反向抑制管42截止。在被测器件9发生电源端VCC断线时，第一反向抑制管42在抑制驱动信号和第一泄放电流信号的共同作用下，阻断高侧驱动支路1至芯片输出端OUT的电流通路,从而使芯片输出端OUT实现高阻态，进一步芯片输出端OUT的电位可以由外置上拉电阻上拉至高电位。
在一些实施例中，所述第一反向抑制管42包括但不限于具有第一寄生二极管D1的第一PMOS管MBLK，HS；所述第一泄放通路41包括但不限于第一电阻RHS；所述高侧驱动支路1包括具有第二寄生二极管D2的第二PMOS管MDRV，HS。电源端VCC断线时，上述静态电流由第二寄生二极管D2产生。所述第一PMOS管MBLK，HS的栅极连接所述反向抑制驱动电路3，漏极连接所述第二PMOS管MDRV，HS，源极连接所述芯片输出端OUT。第二PMOS管MDRV，HS的源极连接电源端VCC，漏极连接第二PMOS管MDRV，HS的漏极。第二寄生二极管D2的正极连接第二PMOS管MDRV，HS的漏极，负极连接第二PMOS管MDRV，HS的源极。所述第一寄生二极管D1的正极连接所述第一PMOS管MBLK，HS的漏极，负极连接所述第一PMOS管MBLK，HS的源极。所述第二寄生二极管D2的电流导通方向与所述第一寄生二极管D1的电流导通方向相反。如此，当发生电源端VCC断线，且电源端VCC的电位低于芯片输出端OUT时，第二寄生二极管D2导通，但第一寄生二极管D1反向偏置截止，从而阻断第二PMOS管MDRV，HS的静态电流通过第二寄生二极管D2传输到芯片输出端OUT。
进一步的，所述第一电阻RHS的一端连接在所述反向抑制驱动电路3和所述第一PMOS管MBLK，HS的栅极之间，另一端连接在所述第一PMOS管MBLK，HS的源极和所述芯片输出端OUT之间。如此，第一电阻RHS跨接在第一PMOS管MBLK，HS的栅极和源极之间，在反向抑制驱动电路3产生的抑制驱动信号为高阻状态时，对第一PMOS管MBLK，HS的栅极和源极提供泄放电流，使第一PMOS管MBLK，HS的栅源电压VGS趋向于0V，起到阻断第一PMOS管MBLK，HS沟道的作用。
如此，使得第一PMOS管MBLK，HS沟道截止，以及第一PMOS管MBLK，HS的第一寄生二极管D1反向偏置截止，从而使得第二PMOS管MDRV，HS的静态电流也无法通过第一PMOS管MBLK，HS沟道，可以完全阻断第二PMOS管MDRV，HS的静态电流流向芯片输出端OUT，进而使芯片输出端OUT恢复高阻态，进一步芯片输出端OUT的电位可以由外置上拉电阻上拉至高电位。
在一些实施例中，第一PMOS管MBLK，HS与第二PMOS管MDRV，HS的连接位置可以互换，同样能达到阻断静态电流流向芯片输出端OUT的目的。具体的，将第一PMOS管MBLK，HS的源极连接电源端VCC，以及第二PMOS管MDRV，HS的源极连接芯片输出端OUT，其他的电路结构的连接形式不变。
在一些实施例中，所述第二反向隔离电路5包括第二泄放通路51和第二反向抑制管52；其中，所述第二泄放通路51连接所述反向抑制驱动电路3和所述第二反向抑制管52，用于根据所述抑制驱动信号产生第二泄放电流信号，以阻断所述第二反向抑制管52导通；所述第二反向抑制管52与所述低侧驱动支路2串联连接，用于根据所述抑制驱动信号和所述第二泄放电流信号，以阻断所述低侧驱动支路2至所述芯片输出端OUT的电流通路。
此实施例中，第二泄放通路52用于为第二反向抑制管52提供泄放通路，在反向抑制驱动电路3产生的抑制驱动信号为高阻状态时，能对第二反向抑制管52提供泄放电流，以使第二反向抑制管52为截止状态。
在一些实施例中，所述第二反向抑制管52包括但不限于具有第三寄生二极管D3的第一NMOS管MBLK，LS；所述第二泄放通路51包括但不限于第二电阻RLS；所述低侧驱动支路2包括具有第四寄生二极管D4的第二NMOS管MDRV，LS。接地端GND断线时，上述静态电流由第四寄生二极管D4产生。所述第一NMOS管MBLK，LS的栅极连接所述反向抑制驱动电路3，漏极连接所述第二NMOS管MDRV，LS，源极连接所述芯片输出端OUT；所述第三寄生二极管D3的正极连接所述第一NMOS管MBLK，LS的源极，负极连接所述第一NMOS管MBLK，LS的漏极；所述第四寄生二极管D4的电流导通方向与所述第三寄生二极管D3的电流导通方向相反。如此，当发生接地端GND断线，且接地端GND的电位高于芯片输出端OUT时，第四寄生二极管D4导通，但第三寄生二极管D3反向偏置截止，从而阻断第二NMOS管MDRV，LS的静态电流通过第四寄生二极管D4传输到芯片输出端OUT。
进一步的，所述第二电阻RLS的一端连接在所述反向抑制驱动电路3和所述第一NMOS管MBLK，LS的栅极之间，另一端连接在所述第一NMOS管MBLK，LS的源极和所述芯片输出端OUT之间。如此，第二电阻RLS跨接在第一NMOS管MBLK，LS的栅极和源极之间，在反向抑制驱动电路3产生的抑制驱动信号为高阻状态时，对第一NMOS管MBLK，LS的栅极和源极提供泄放电流，使第一NMOS管MBLK，LS的栅源电压VGS趋向于0V，起到阻断第一NMOS管MBLK，LS沟道的作用。
如此，使得第一NMOS管MBLK，LS沟道截止，以及第三寄生二极管D3反向偏置截止，从而使得第二NMOS管MDRV，LS的静态电流也无法通过第一NMOS管MBLK，LS沟道，可以完全阻断第二NMOS管MDRV，LS的静态电流流向芯片输出端OUT，进而使芯片输出端OUT恢复高阻态，进一步芯片输出端OUT电位可以由外置下拉电阻下拉至低电位。
在一些实施例中，第一NMOS管MBLK，LS与第二NMOS管MDRV，LS的连接位置可以互换，同样能达到阻断静态电流流向芯片输出端OUT的目的。具体的，将第一NMOS管MBLK，LS的源极与接地端GND连接，第二NMOS管MDRV，LS的源极与芯片输出端OUT连接，其他的电路结构的连接形式不变。
在一些实施例中，如图7所示，本发明的断线保护电路还包括预设有基准电压的欠压保护电路6，所述欠压保护电路6连接所述反向抑制驱动电路3，用于在所述电源端VCC或所述接地端GND断线且所述电源端VCC与所述接地端GND之间的电压差低于所述基准电压时，输出使能无效信号，或用于在所述电源端VCC和所述接地端GND未断线且所述电源端VCC与所述接地端GND之间的电压差等于或高于所述基准电压时，输出有效使能信号。
此实施例中，结合图6、图7所示，在所述电源端VCC或所述接地端GND断线时，所述电源端VCC与所述接地端GND之间的电压差低于欠压保护电路6内预设的基准电压；在所述电源端VCC和所述接地端GND未断线时，所述电源端VCC与所述接地端GND之间的电压差等于或高于基准电压。在所述欠压保护电路6中，使能无效信号和有效使能信号统称为使能信号EN，当所述电源端VCC或所述接地端GND断线时，所述欠压保护电路6输出的使能信号EN无效，此时反向抑制驱动电路3为高阻状态。相应的，电源端VCC断线时，第二PMOS管MDRV，HS的第二寄生二极管D2处于连接状态，进而第一PMOS管MBLK，HS完全关断，以实现芯片输出端OUT为高阻状态；或者，接地端GND断线时，第二NMOS管MDRV，LS的第四寄生二极管D4处于连接状态，第一NMOS管MBLK，LS的完全关断，以实现芯片输出端OUT为高阻状态。当所述电源端VCC和所述接地端GND均未断线时，所述欠压保护电路6输出的使能信号EN有效，此时反向抑制驱动电路3为低阻状态，则相应的，第一PMOS管MBLK，HS的栅极被拉低，第一NMOS管MBLK，LS的栅极被拉高，第一PMOS管MBLK，HS和第一NMOS管MBLK，LS的沟道完全导通，第二PMOS管MDRV，HS和第二NMOS管MDRV，LS正常工作。另外，需要说明的是，使能信号EN有效可以是高电平有效也可以是低电平有效，其可以根据具体实例合理选择。
在一些实施例中，所述抑制驱动信号包括第一驱动子信号和第二驱动子信号。结合图7、图8所示，所述反向抑制驱动电路3包括第一三态门TS1、第二三态门TS2。第一三态门TS1的输入端连接所述接地端GND，输出控制端连接所述欠压保护电路6，输出端与所述第一反向隔离电路4连接，用于根据所述使能无效信号输出所述第一驱动子信号，该第一驱动子信号用于驱动第一反向隔离电路4的第一PMOS管MBLK，HS的沟道的关断。第二三态门TS2的输入端连接所述电源端VCC，输出控制端连接所述欠压保护电路6，输出端与所述第二反向隔离电路5连接，用于根据所述使能无效信号输出所述第二驱动子信号，该第二驱动子信号用于驱动第二反向隔离电路5的第一NMOS管MBLK，LS的沟道关断。
具体的，结合图6-图8所示，当所述电源端VCC或所述接地端GND断线时，所述欠压保护电路6输出的使能信号EN为使能无效信号，而当第一三态门TS1和第二三态门TS2的输出控制端接入的使能信号EN为使能无效信号时，第一三态门TS1输出的第一驱动子信号和第二三态门TS2输出的第二驱动子信号均为高阻态；此时，第一PMOS管MBLK，HS和第一NMOS管MBLK，LS均截止。
另外，在本发明中，所述反向抑制驱动电路3还用于在所述电源端VCC和所述接地端GND均未断线时输出正常驱动信号;此时，所述第一反向隔离电路还用于在所述正常驱动信号的作用下导通，以使所述高侧驱动支路正常工作；所述第二反向隔离电路还用于在所述正常驱动信号的作用下导通，以使所述低侧驱动支路正常工作。其中，所述正常驱动信号包括第三驱动子信号和第四驱动子信号。
具体的，第一三态门TS1还用于根据所述有效使能信号输出所述第三驱动子信号；第二三态门TS2还用于根据所述有效使能信号输出所述第四驱动子信号。当所述电源端VCC和所述接地端GND均未断线时，所述欠压保护电路6输出的使能信号EN为有效使能信号，当第一三态门TS1和第二三态门TS2的输出控制端接入的使能信号EN为有效使能信号时，第一三态门TS1输出的第三驱动子信号跟随第一三态门TS1输入端的输入为低电平信号，第二三态门TS2输出的第四驱动子信号跟随第二三态门TS2输入端的输入为高电平信号。由于第一反向隔离电路中的第一反向抑制管为第一PMOS管MBLK，HS，第二反向隔离电路中的第二反向抑制管为第一NMOS管MBLK，LS，而PMOS管在栅极为低电平时导通，NMOS管在栅极为高电平时导通；因此当第一三态门TS1和第二三态门TS2的输出控制端接入的使能信号EN为有效使能信号时，第一PMOS管MBLK，HS和第一NMOS管MBLK，LS均导通，此时不会阻断高侧驱动支路1和低侧驱动支路2，从而保证高、低侧驱动支路正常工作。
在一些实施例中，如图9所示，所述断线保护电路还包括输出运放前级驱动电路7。该输出运放前级驱动电路7与所述欠压保护电路6、第二PMOS管MDRV，HS的栅极及所述第二NMOS管MDRV，LS的栅极连接，用于根据所述有效使能信号，驱动所述第二PMOS管MDRV，HS和所述第二NMOS管MDRV，LS导通，或用于根据所述使能无效信号，使所述第二PMOS管MDRV，HS的沟道和所述第二NMOS管MDRV，LS的沟道截止。
本发明中，当电源端VCC和接地端GND正常连接时，所述电源端VCC与所述接地端GND之间的电压差等于或高于基准电压，所述欠压保护电路6输出的使能信号EN有效，即为所述有效使能信号；第一三态门TS1输出第三驱动子信号并跟随第一三态门TS1输入端的输入为低电平信号，第二三态门TS2输出第四驱动子信号并跟随第二三态门TS2输入端的输入为高电平信号；因此第一PMOS管MBLK，HS的栅极被拉低而导通，第一NMOS管MBLK，LS的栅极被拉高而导通。又由于输出运放前级驱动电路7在所述有效使能信号的作用下驱动第二PMOS管MDRV，HS和第二NMOS管MDRV，LS导通，因此，第二PMOS管MDRV，HS和第二NMOS管MDRV，LS正常工作。
当电源端VCC或接地端GND断线时，所述电源端VCC与所述接地端GND之间的电压差低于预设电压。其中，如图10所示，当电源端VCC断线时，电源端VCC的电位在第二PMOS管MDRV，HS的静态电流的作用下，被向地电压方向拉低，此时触发欠压保护电路6，使欠压保护电路6输出的使能信号EN无效，即为所述使能无效信号。进一步，第二PMOS管MDRV，H及第二NMOS管MDRV，LS的沟道关断，且第一三态门TS1输出的第一驱动子信号和第二三态门TS2输出的第二驱动子信号均为高阻态。电源端VCC的电位进一步降低且低于芯片输出端OUT时，第二PMOS管MDRV，H的第二寄生二极管D2导通，但是第一PMOS管MBLK，HS的第一寄生二极管D1的导通方向与第二寄生二极管D2的导通方向相反，因此第一寄生二极管D1反向偏置截至，并且第一PMOS管MBLK，HS的沟道在第一泄放通路41的作用下被关断，如此，使得第二PMOS管MDRV，H至芯片输出端OUT的电流通路被阻断，也就是阻止了静态电流流向芯片输出端OUT，从而使芯片输出端OUT为高阻态，进而芯片输出端OUT的电位能够被上拉电阻上拉至高电位。
如图11所示，当接地端GND断线时，接地端GND的电位在第二NMOS管MDRV，LS的静态电流的作用下，被向电源端VCC电压方向拉高，此时触发欠压保护电路6，使欠压保护电路6输出的使能信号EN无效。进一步，第二PMOS管MDRV，H及第二NMOS管MDRV，LS的沟道关断，且第一三态门TS1输出的第一驱动子信号和第二三态门TS2输出的第二驱动子信号均为高阻态。接地端GND的电位进一步拉高并超过芯片输出端OUT时，第二NMOS管MDRV，LS的第四寄生二极管D4导通，但是第一NMOS管MBLK，LS的第三寄生二极管D3的导通方向与第四寄生二极管D4的导通方向相反，因此第三寄生二极管D3反向偏置截至，并且第一NMOS管MBLK，LS的沟道在第二泄放通路51的作用下被关断，如此，使得第二NMOS管MDRV，LS至芯片输出端OUT的电流通路被阻断，也就是阻止了静态电流流向芯片输出端OUT，从而使芯片输出端OUT为高阻态，进而芯片输出端OUT的电位能够被下拉电阻下拉至低电位。
如图12所示，在一些实施例中，输出运放前级驱动电路7包括：
第一晶体管管M1和第二晶体管M2，所述第一晶体管M1的栅极接入第一偏置电压VN，所述第二晶体管M2的栅极接入第二偏置电压VP，所述第一晶体管M1的源极与所述第二晶体管M2的源极连接；
第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极连接所述第一晶体管M1的漏极，所述第四晶体管M4的漏极连接所述第二晶体管M2的漏极，所述第三晶体管M3的栅极与所述第四晶体管M4的栅极连接并连接于所述第一晶体管M1的漏极与所述第三晶体管M3的漏极之间，所述第三晶体管M3的源极和所述第四晶体管M4的源极均接入第三偏置电压VDD；
第五晶体管M5，栅极接入偏置电流I，漏极连接于所述第一晶体管M1的源极与所述第二晶体管M2的源极之间，源极接入第四偏置电压VSS；
第六晶体管M6和第七晶体管M7，所述第六晶体管M6的栅极连接于所述第二晶体管M2的漏极与所述第四晶体管M4的漏极之间，所述第六晶体管M6的源极接入所述第三偏置电压VDD，所述第六晶体管M6的漏极与所述第七晶体管M7的漏极连接，所述第七晶体管M7的栅极连接所述第五晶体管M5的栅极并接入所述偏置电流I，所述第七晶体管M7的源极接入所述第四偏置电压VSS；
第八晶体管M8，漏极接入所述偏置电流I，源极接入所述第四偏置电压VSS，栅极连接所述第五晶体管M5的栅极并接入所述偏置电流I；
第九晶体管M9和第十晶体管M10，所述第九晶体管M9的栅极以及所述第十晶体管M10的栅极均接入使能信号EN，所述第九晶体管M9的源极接入所述第三偏置电压VDD，所述第九晶体管M9的漏极连接所述第六晶体管M6的栅极，所述第十晶体管M10的源极接入所述第四偏置电压VSS，所述第十晶体管M10的漏极连接所述第七晶体管的栅极；
所述第六晶体管M6的漏极与所述第七晶体管M7的漏极之间输出用于驱动所述第二PMOS管MDRV，HS或所述第二NMOS管MDRV，LS导通的第一驱动信号VO。
另外，输出运放前级驱动电路7还包括反向电路（图12中未示出），反向电路连接于所述第六晶体管M6的漏极与所述第七晶体管M7的漏极之间，用于将第一驱动信号VO进行反向处理，得到与所述第一驱动信号VO相反的第二驱动信号。
具体的，当第一驱动信号VO用于驱动所述第二PMOS管MDRV，HS时，则第二PMOS管MDRV，HS的栅极连接于所述第六晶体管M6的漏极与所述第七晶体管M7的漏极之间，第二NMOS管MDRV，LS的栅极连接反向电路。当第一驱动信号VO用于驱动所述第二NMOS管MDRV，LS时，则第二NMOS管MDRV，LS的栅极连接于所述第六晶体管M6的漏极与所述第七晶体管M7的漏极之间，第二PMOS管MDRV，HS的栅极连接反向电路。
本发明通过在被测器件的高侧驱动支路和芯片输出端之间插入第一反向隔离电路，以及在低侧驱动支路和芯片输出端之间插入第二反向隔离电路，如此，使得被测器件发生断线时，阻断高侧驱动支路至所述芯片输出端的电流通路，以及阻断低侧驱动支路至所述芯片输出端的电流通路，进而实现芯片输出端为高阻状态，进一步能够被外置上拉电阻上拉到高电位，或者被外置下拉电阻下拉到低电位，从而达到断线保护作用。相较于采用电荷泵电路或其它类型的开关电源的现有技术方案，本发明的电路结构可靠性高，解决了高频干扰影响，且成本低。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种断线保护电路,用于保护被测器件，所述被测器件包括电源端、接地端、连接所述电源端的高侧驱动支路和连接所述接地端的低侧驱动支路，以及连接在所述高侧驱动支路与所述低侧驱动支路之间的芯片输出端，其特征在于,所述断线保护电路包括:
反向抑制驱动电路,用于在所述电源端或所述接地端断线时，输出抑制驱动信号;
第一反向隔离电路,连接所述反向抑制驱动电路，且连接于所述高侧驱动支路和所述芯片输出端之间,用于根据所述抑制驱动信号，以阻断所述高侧驱动支路至所述芯片输出端的电流通路；
第二反向隔离电路,连接所述反向抑制驱动电路，且连接于所述低侧驱动支路和所述芯片输出端之间,用于根据所述抑制驱动信号，以阻断所述低侧驱动支路至所述芯片输出端的电流通路。
2.根据权利要求1所述的断线保护电路,其特征在于,所述第一反向隔离电路包括第一泄放通路和第一反向抑制管；其中，所述第一泄放通路连接所述反向抑制驱动电路和所述第一反向抑制管，用于根据所述抑制驱动信号产生第一泄放电流信号，以阻断所述第一反向抑制管导通；所述第一反向抑制管与所述高侧驱动支路串联连接，用于根据所述抑制驱动信号和所述第一泄放电流信号，以阻断所述高侧驱动支路至所述芯片输出端的电流通路。
3.根据权利要求2所述的断线保护电路,其特征在于,所述第一反向抑制管包括具有第一寄生二极管的第一PMOS管；所述第一泄放通路包括第一电阻；所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；
所述第一PMOS管的栅极连接所述反向抑制驱动电路，漏极连接所述第二PMOS管，源极连接所述芯片输出端；所述第一寄生二极管的正极连接所述第一PMOS管的漏极，负极连接所述第一PMOS管的源极；
所述第一电阻的一端连接在所述反向抑制驱动电路和所述第一PMOS管的栅极之间，另一端连接在所述第一PMOS管的源极和所述芯片输出端之间。
4.根据权利要求1所述的断线保护电路,其特征在于,所述第二反向隔离电路包括第二泄放通路和第二反向抑制管；其中，所述第二泄放通路连接所述反向抑制驱动电路和所述第二反向抑制管，用于根据所述抑制驱动信号产生第二泄放电流信号，以阻断所述第二反向抑制管导通；所述第二反向抑制管与所述低侧驱动支路串联连接，用于根据所述抑制驱动信号和所述第二泄放电流信号，以阻断所述低侧驱动支路至所述芯片输出端的电流通路。
5.根据权利要求4所述的断线保护电路,其特征在于,所述第二反向抑制管包括具有第三寄生二极管的第一NMOS管；所述第二泄放通路包括第二电阻；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；
所述第一NMOS管的栅极连接所述反向抑制驱动电路，漏极连接所述第二NMOS管，源极连接所述芯片输出端；所述第三寄生二极管的正极连接所述第一NMOS管的源极，负极连接所述第一NMOS管的漏极；
所述第二电阻的一端连接在所述反向抑制驱动电路和所述第一NMOS管的栅极之间，另一端连接在所述第一NMOS管的源极和所述芯片输出端之间。
6.根据权利要求1所述的断线保护电路,其特征在于,还包括：
预设有基准电压的欠压保护电路，所述欠压保护电路连接所述反向抑制驱动电路，用于在所述电源端或所述接地端断线且所述电源端与所述接地端之间的电压差低于所述基准电压时，输出使能无效信号，或用于在所述电源端和所述接地端未断线且所述电源端与所述接地端之间的电压差等于或高于所述基准电压时，输出有效使能信号。
7.根据权利要求6所述的断线保护电路,其特征在于,所述抑制驱动信号包括第一驱动子信号和第二驱动子信号；所述反向抑制驱动电路包括：
第一三态门，输入端连接所述接地端，输出控制端连接所述欠压保护电路，输出端与所述第一反向隔离电路连接，用于根据所述使能无效信号输出所述第一驱动子信号；
第二三态门，输入端连接所述电源端，输出控制端连接所述欠压保护电路，输出端与所述第二反向隔离电路连接，用于根据所述使能无效信号输出所述第二驱动子信号。
8.根据权利要求6所述的断线保护电路,其特征在于, 所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；所述断线保护电路还包括：
输出运放前级驱动电路，与所述欠压保护电路、所述第二PMOS管的栅极及所述第二NMOS管的栅极连接，用于根据所述有效使能信号，驱动所述第二PMOS管的沟道和所述第二NMOS管的沟道导通，或用于根据所述使能无效信号，使所述第二PMOS管的沟道和所述第二NMOS管的沟道截止。
9.根据权利要求1所述的断线保护电路,其特征在于, 所述第一反向隔离电路包括具有第一寄生二极管的第一PMOS管；所述高侧驱动支路包括具有第二寄生二极管的第二PMOS管；所述第二寄生二极管的电流导通方向与所述第一寄生二极管的电流导通方向相反；和/或
所述第二反向隔离电路包括具有第三寄生二极管的第一NMOS管；所述低侧驱动支路包括具有第四寄生二极管的第二NMOS管；所述第四寄生二极管的电流导通方向与所述第三寄生二极管的电流导通方向相反。
10.一种传感器，包括被测器件，及上拉电阻或下拉电阻，其特征在于，还包括如权利要求1至9任一项所述的断线保护电路，所述断线保护电路连接所述被测器件和所述上拉电阻，或者所述断线保护电路连接所述被测器件和所述下拉电阻。
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Registration number: Y2024310000648

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