CN117524875A - 在有源基元区和无源基元区中都具有反掺杂区的功率半导体装置 - Google Patents

在有源基元区和无源基元区中都具有反掺杂区的功率半导体装置 Download PDF

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A·阿马里
T·亨森
马凌
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Abstract

本公开涉及在有源基元区和无源基元区中都具有反掺杂区的功率半导体装置，其包括：沟槽栅极结构，位于半导体基底的有源基元区中并且延伸到与有源基元区邻接的无源基元区中；电绝缘材料，覆盖沟槽栅极结构；第一接触器开口，位于有源基元区中的相邻沟槽栅极结构之间的电绝缘材料中；第二接触器开口，位于电绝缘材料中，沿垂直方向与无源基元区中的沟槽栅极结构对准；第一反掺杂区，位于相邻沟槽栅极结构之间并且沿垂直方向与第一接触器开口对准；第二反掺杂区，位于无源基元区中的沟槽栅极结构下面并且沿垂直方向与第二接触器开口对准；第一接触器，位于第一接触器开口中；和第二接触器，位于第二接触器开口中。还描述了生产功率半导体装置的方法。

Description

在有源基元区和无源基元区中都具有反掺杂区的功率半导体 装置
技术领域
本公开涉及半导体装置的领域，并且更特别地涉及在有源基元区和无源基元区中都具有反掺杂区的功率半导体装置。
背景技术
功率MOSFET(金属氧化物半导体场效应晶体管)被设计为处理显著电压，并且被广泛地用在许多类型的功率电子应用(诸如功率转换器、电源、电机控制器等)中。基于晶体管漂移区中的电荷平衡的想法的超结技术降低漂移区的电阻，漂移区能够是高压MOSFET中的最大电阻贡献者。用于超结MOSFET的终止设计使用额外的过程步骤来引入专用终止结构。这种专用终止结构可以是另外的专用终止注入物或沟槽隔离结构，其唯一目的是终止没有其它有源功能的有源电路。增加额外的过程步骤来引入专用终止结构增加了过程的成本、周期时间和复杂性，而没有增加任何性能优点。
因此，存储对如下的需要：用于超结MOSFET的改进的终止设计。
发明内容
根据生产功率半导体装置的方法的实施例，所述方法包括：在半导体基底的有源基元区中形成多个沟槽栅极结构，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；利用电绝缘材料覆盖所述多个沟槽栅极结构；使用公共掩模，在所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中形成第一接触器开口并且在所述无源基元区中形成沿垂直方向与所述沟槽栅极结构对准的第二接触器开口；并且使用公共注入过程，通过所述第一接触器开口和所述第二接触器开口将掺杂物品种注入到所述半导体基底中以在所述有源基元区中的相邻沟槽栅极结构之间形成第一反掺杂区并且在所述无源基元区中的所述沟槽栅极结构下面形成第二反掺杂区。
根据功率半导体装置的实施例，所述功率半导体装置包括：多个沟槽栅极结构，位于半导体基底的有源基元区中，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；电绝缘材料，覆盖所述多个沟槽栅极结构；第一接触器开口，位于所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中；第二接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极结构对准；第一反掺杂区，位于所述有源基元区中的所述相邻沟槽栅极结构之间，并且沿垂直方向与所述第一接触器开口对准；第二反掺杂区，位于所述无源基元区中的所述沟槽栅极结构下面，并且沿垂直方向与所述第二接触器开口对准；第一接触器，位于所述第一接触器开口中；和第二接触器，位于所述第二接触器开口中。
本领域技术人员将会在阅读下面的详细描述时并且在观看附图时意识到另外的特征和优点。
附图说明
附图的元件未必相对于彼此按照比例绘制。相同标号指定对应类似部分。各种图示的实施例的特征能够被组合，除非它们彼此排斥。在附图中描绘实施例并且在下面的描述中详述实施例。
图1图示在半导体基底的有源基元区中具有第一反掺杂区并且在半导体基底的无源基元区中具有第二反掺杂区的功率半导体装置的实施例的局部剖视图。
图2A至2E图示在半导体基底的无源基元区与有源基元区邻接的功率半导体装置的区域中生产所述装置的第一反掺杂区和第二反掺杂区的方法的实施例。
图3图示在半导体基底的无源基元区与有源基元区邻接的区域中形成图案化功率金属化层之后的功率半导体装置的剖视图和平面图。
图4图示根据另一实施例的在半导体基底的无源基元区与有源基元区邻接的区域中形成图案化功率金属化层之后的功率半导体装置的剖视图和平面图。
图5图示在图2C中示出的公共注入过程的实施例期间的功率半导体装置的剖视图。
图6图示根据另一实施例的在半导体基底的无源基元区与有源基元区邻接的区域中形成图案化功率金属化层之后的功率半导体装置的剖视图和平面图。
图7图示根据另一实施例的在半导体基底的无源基元区与有源基元区邻接的区域中形成图案化功率金属化层之后的功率半导体装置的剖视图和平面图。
图8至12图示根据另外的实施例的在形成图案化功率金属化层之后并且在半导体基底的无源基元区与有源基元区邻接的区域中的功率半导体装置的相应平面图。
具体实施方式
本文中描述的实施例提供一种终止设计和过程，所述终止设计和过程使用栅极总线接触器下面的深电荷平衡注入作为终止结构的有源部件。通过结合到栅极沟槽中的接触器在接触器下方使用深电荷平衡注入，栅极氧化物受到保护免受漏极电势的影响，并且在到达有源表面之前使漏极电势从装置的背面下降。本文中描述的实施例可与例如30V到60V的范围中的电荷平衡(超结)中压功率MOSFET一起使用以降低过程步骤的数量，从而允许降低硅代工厂中的制造成本或晶片成本。另外，通过终止电荷平衡结构与基元结构的自对准性质，可实现改进的产量。
接下来参照附图描述终止设计和注入终止设计的方法的实施例。
图1图示功率半导体装置100的实施例的局部剖视图。例如，功率半导体装置100可以是功率MOSFET。
功率半导体装置100包括半导体基底102。半导体基底102包括一种或多种半导体材料，所述一种或多种半导体材料被用于形成功率晶体管装置的晶体管基元，诸如例如Si或SiC功率MOSFET基元。例如，半导体基底102可包括Si、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、氮化镓(GaN)、砷化镓(GaAs)等。半导体基底102可以是块状半导体材料，或者可包括在块状半导体材料上生长的一个或多个外延层。
两个(2个)相邻晶体管基元TC被示出在图1的局部剖视图中。通常，功率半导体装置100可具有数十、数百、数千或甚至更多个晶体管基元TC。
每个晶体管基元TC包括第一导电型的源极区104和与第一导电型相反的第二导电型的主体区106。通过对应主体区106，每个晶体管基元TC的源极区104与第一导电型的漂移带108分离。在Si或SiC功率MOSFET的情况下，漏极区110在半导体基底102的后表面112与漂移带108邻接。
对于n沟道装置，第一导电型是n型并且第二导电型是p型，而对于p沟道装置，第一导电型是p型并且第二导电型是n型。对于n沟道装置或p沟道装置，同一半导体台面114中所包括的源极区104和主体区106形成晶体管基元TC的一部分，并且晶体管基元TC按照电气方式并联地连接在功率半导体装置100的源极(S)和漏极(D)端子之间以形成功率晶体管，诸如Si或SiC功率MOSFET。
主体区106可包括第二导电型的并且与主体区106相比具有更高掺杂浓度的主体接触区116，以通过接触结构120提供与源极金属化118的欧姆连接，接触结构120延伸穿过电绝缘材料122，电绝缘材料122将源极金属化118与下面的半导体基底102分离。源极区104也通过接触结构120按照电气方式连接到源极金属化118。
条纹形状沟槽栅极结构124从半导体基底102的前表面126延伸到基底102中。沟槽栅极结构124是‘条纹形状’的，因为在进出图1中的页面并且平行于半导体基底102的前表面126延伸并且横切半导体基底102的深度方向(图1中的z方向)的方向上，沟槽栅极结构124具有最长线性尺寸。
每个沟槽栅极结构124包括：导电材料128，诸如多晶硅或金属或金属合金，形成栅电极；和栅极电介质绝缘材料130，将栅电极材料128与周围的半导体基底102分离。栅电极材料128通过例如金属栅极槽道(runner)132和相应接触器/过孔134按照电气方式连接到功率半导体装置100的栅极端子‘G’，接触器/过孔134延伸穿过电绝缘材料122，电绝缘材料122将源极金属化118与下面的半导体基底102分离。
半导体基底102具有有源基元区136和无源基元区138。半导体基底102的有源基元区136是包括功率半导体装置100的全功能晶体管基元TC的半导体基底102的区域。全功能晶体管基元TC对功率半导体装置100的主电流做出贡献。半导体基底102的无源基元区138与有源基元区136邻接。半导体基底102的无源基元区138没有全功能晶体管基元TC，并且降低在终止处的电场拥挤。例如，源极区104和/或主体接触器可从半导体基底102的无源基元区138被省略。
在一个实施例中，半导体基底102的有源基元区136中的功率半导体装置100的击穿电压处于20V到60V的范围中，并且无源基元区138中的功率半导体装置100的击穿电压比有源基元区136中的击穿电压大至少2V。根据这个实施例，横跨沟槽栅极结构124的栅极电介质绝缘材料130的最大电压小于无源基元区138中的击穿电压的一半。
沟槽栅极结构124中的至少一些延伸到半导体基底102的无源基元区138中。在图1的局部剖视图中，最右边的沟槽栅极结构124被示出在无源基元区138中。这个沟槽栅极结构124和/或其它沟槽栅极结构124可沿图1中未示出的y侧向方向延伸到无源基元区138中。这个特征被示出在随后的图(诸如图3、4和6-12)中，每个图均示出半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的顶视平面图。
在半导体基底102的有源基元区136中的相邻沟槽栅极结构124之间，第一接触器开口140被形成在电绝缘材料122中，电绝缘材料122将源极金属化118与下面的半导体基底102分离。第二接触器开口142被形成在电绝缘材料中，并且沿垂直方向与无源基元区138中的沟槽栅极结构124对准。
有源基元区136中的相邻沟槽栅极结构124之间的第一反掺杂区144沿垂直方向与第一接触器开口140对准。无源基元区138中的沟槽栅极结构124下面的第二反掺杂区146沿垂直方向与第二接触器开口142对准。第一反掺杂区144和第二反掺杂区146被‘反掺杂’，因为这些区域144、146具有与漂移带108相反的导电型。第一接触器148被安放在第一接触器开口中，并且第二接触器150被安放在第二接触器开口142中。例如，第一接触器148和第二接触器150可包括钨。
穿过第一接触器开口140的深电荷平衡注入可被用于形成第一反掺杂区144，并且穿过第二接触器开口142的更浅但更宽的电荷平衡注入可被用于形成第二反掺杂区146。接触器尺寸可被改变以区分有源基元区136和无源基元区138中的反掺杂注入的剂量。
第一反掺杂区144和第二反掺杂区148与漂移带108的邻接区域152形成超结结构。超结结构保护栅极电介质绝缘材料130免受漏极电势的影响，并且在到达半导体基底102的有源(前)表面126之前使漏极电势从功率半导体装置100的背面112下降。
图2A至2E图示在半导体基底102的无源基元区138与有源基元区136邻接的区域中在半导体基底102的有源基元区136中生产第一反掺杂区144并且在半导体基底102的无源基元区138中生产第二反掺杂区146的方法的实施例。
图2A图示在掺杂半导体基底102以形成源极区104和主体区106之后并且在半导体基底102中形成沟槽栅极结构124之后的半导体基底102。沟槽栅极结构124被电绝缘材料122(诸如，夹层电介质)覆盖。
图2B图示使用公共掩模200来在有源基元区136中的相邻沟槽栅极结构124之间的电绝缘材料122中形成第一接触器开口140并且在无源基元区138中形成沿垂直方向与沟槽栅极结构124对准(图2B中的z方向)的第二接触器开口142。通过蚀刻到有源基元区136中的相邻沟槽栅极结构124之间的半导体基底102中并且蚀刻到无源基元区138中的沟槽栅极结构124的栅电极材料128中，可使用公共掩模200来形成第一接触器开口140和第二接触器开口142。公共掩模200可以是例如光致抗蚀剂。
图2C图示使用公共注入过程202通过第一接触器开口140和第二接触器开口142将掺杂物品种204注入到半导体基底102中以在有源基元区136中的相邻沟槽栅极结构124之间形成第一反掺杂区144并且在无源基元区138中的沟槽栅极结构124下面形成第二反掺杂区146。被注入到半导体基底102中以形成第一反掺杂区144和第二反掺杂区146的掺杂物品种204具有与漂移带108相反的导电型。例如，在n沟道装置和Si作为装置材料的情况下，掺杂物品种204可以是硼和/或镓。在p沟道装置和Si作为装置材料的情况下，掺杂物品种204可以是磷和/或砷。
根据第一接触器开口140和第二接触器开口14的相对宽度，与第一反掺杂区144相比，第二反掺杂区146可具有不同平均宽度(W2≠W1)。例如，如果与第二反掺杂区146相比第一反掺杂区144更深地延伸到半导体基底102中，则第二接触器开口142可比第一接触器开口140宽(W2＜W1)，以确保漂移带108中的电荷平衡。
图2D图示在公共注入过程202之后在第一接触器开口140中形成第一接触器148并且在第二接触器开口142中形成第二接触器150。第一接触器148和第二接触器150处于不同电势。例如，第一接触器148处于源极电势，并且第二接触器150处于栅极电势。
图2E图示图案化功率金属化层206被形成在电绝缘材料122上方，以使得图案化功率金属化层206的第一部分208接触第一接触器148并且图案化功率金属化层206的第二部分210接触第二接触器150。图案化功率金属化层206的第一部分208可形成图1中示出的源极金属化118，并且图案化功率金属化层206的第二部分210可形成图1中示出的金属栅极槽道132。
图3图示在半导体基底102的无源基元区138与有源基元区136邻接的区域中形成图案化功率金属化层206之后的功率半导体装置100的剖视图和平面图。图3的左手侧还图示有源基元区136中的功率半导体装置100的剖视图，而图3的右手侧图示无源基元区138中的功率半导体装置100的剖视图。图案化功率金属化层206的第一部分208/源极金属化118和图案化功率金属化层206的第二部分210/金属栅极槽道132被安放在半导体基底102的前表面126上方，并且在图3中被示出为虚线矩形，以提供有源基元区136和无源基元区138二者中的下面的沟槽栅极结构124的无障碍视图。
如图3中所示，形成在电绝缘材料122中的第一接触器开口140被安放在有源基元区136中的相邻沟槽栅极结构124之间，并且形成在电绝缘材料122中的第二接触器开口142沿垂直方向与无源基元区138中的沟槽栅极结构124对准。第一反掺杂区114被形成在有源基元区136中的相邻沟槽栅极结构124之间，并且沿垂直方向与第一接触器开口140对准。无源基元区138中的沟槽栅极结构124下面的第二反掺杂区146沿垂直方向与第二接触器开口142对准。钝化层300可被形成在第一接触器148和第二接触器150的未被图案化功率金属化层206/金属栅极槽道132覆盖的任何部分上。钝化层300在图3中被示出为虚线矩形以提供下面的第二接触器150的无障碍视图。
此外，如图3中所示，第一接触器148被安放在第一接触器开口中，并且第二接触器150被安放在第二接触器开口142中。第一接触器148和第二接触器150可在第一接触器148和第二接触器150的纵向延伸(图3中的x方向)上相对于彼此偏移。
在半导体基底102的无源基元区138中，沟槽栅极结构124中的至少一些可与沟槽栅极总线结构302相交，沟槽栅极总线结构302按照电气方式将沟槽栅极结构124的栅电极材料128互连。沟槽栅极总线结构302可具有与沟槽栅极结构124相同或类似的配置。因此，使用相同的沟槽蚀刻和栅极形成过程，沟槽栅极总线结构302可与沟槽栅极结构124同时形成。
用于在电绝缘材料122中形成第一接触器开口140和第二接触器开口142的同一公共掩模200可被用于在电绝缘材料122中形成另外的接触器开口304，并且接触器开口304沿垂直方向与无源基元区138中的沟槽栅极总线结构302对准。虽然如图2B中所示更早地执行了接触器开口蚀刻过程，但在图3的右手部分中示出的剖视图中，公共掩模200被覆盖在电绝缘材料122上以图示这个特征。
图2C中示出的公共注入过程202可被用于通过所述另外的接触器开口304将用于反掺杂的掺杂物品种204注入到半导体基底中，以在无源基元区138中的沟槽栅极总线结构302下面形成另外的反掺杂区306，并且所述另外的反掺杂区306沿垂直方向与所述另外的接触器开口304对准。这可涉及通过在接触器开口蚀刻过程完成时保留在沟槽栅极总线结构302中的栅电极材料128的削薄/蚀刻部分来注入掺杂物品种204。在公共注入过程202完成之后，接触器材料308(诸如，钨)可被沉积在所述另外的接触器开口304中，以形成到覆盖的图案化功率金属化层206的第二部分210/金属栅极槽道132的足够的栅极信号路由连接。使用公共的金属沉积和平面化过程，可形成接触器148、150、308。
功率半导体装置100可在半导体基底102的无源基元区138中包括一个或多个场终止沟槽310。安放在场终止沟槽310中的导电材料312(诸如，多晶硅或金属或金属合金)可按照电气方式浮动，即不直接连接到电势。
图4图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的剖视图和平面图。图4中示出的实施例类似于图3中示出的实施例。在图4中，第一接触器148和第二接触器150在第一接触器148和第二接触器150的纵向延伸(图4中的x方向)上彼此对准。通过相应地在半导体基底102的无源基元区138中配置沟槽栅极总线结构302的布局，可实现这种接触器对准。
图5图示在图2C中示出的公共注入过程202的实施例期间的功率半导体装置100的剖视图。根据这个实施例，公共注入过程202包括例如相对于半导体基底102的前表面126按照45度的倾斜注入400。倾斜注入400导致第一反掺杂区144和第二反掺杂区146沿着半导体基底102的有源基元区136和无源基元区138之间的边界区402彼此合并。
图6图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的剖视图和平面图。图6中示出的实施例类似于图4中示出的实施例。在图6中，沟槽屏蔽结构500被形成在半导体基底102的无源基元区138中。沟槽屏蔽结构500沿侧向包围沟槽栅极结构124，并且按照电气方式浮动。沟槽屏蔽结构500可具有与沟槽栅极结构124相同或类似的配置。因此，使用相同的沟槽蚀刻和栅极形成过程，沟槽屏蔽结构500可与沟槽栅极结构124同时形成。
用于在电绝缘材料122中形成第一接触器开口140和第二接触器开口142的同一公共掩模200可被用于在电绝缘材料122中形成另外的接触器开口502，并且接触器开口502沿垂直方向与无源基元区138中的沟槽屏蔽结构500对准。虽然如图2B中所示更早地执行了接触器开口蚀刻过程，但在图6的右手部分中示出的剖视图中，公共掩模200被覆盖在电绝缘材料122上以图示这个特征。
图2C中示出的公共注入过程202可被用于通过所述另外的接触器开口502将用于反掺杂的掺杂物品种204注入到半导体基底中，以在无源基元区138中的沟槽屏蔽结构500下面形成另外的反掺杂区504，并且所述另外的反掺杂区504沿垂直方向与所述另外的接触器开口502对准。这可涉及通过在接触器开口蚀刻过程完成时保留在沟槽屏蔽结构500中的栅电极材料128的削薄/蚀刻部分来注入掺杂物品种204。在公共注入过程202完成之后，接触器材料506(诸如，钨)可被形成在所述另外的接触器开口502中，例如作为公共金属沉积和平面化过程的一部分。沟槽屏蔽结构500中的接触器材料506和任何剩余的栅电极材料128并不直接连接到电势，并且因此按照电气方式浮动。
图7图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的剖视图和平面图。图7中示出的实施例类似于图6中示出的实施例。在图7中，半导体基底102的无源基元区138没有沟槽栅极总线结构302和场终止沟槽310。此外，沟槽屏蔽结构500中的接触器材料506和任何剩余的栅电极材料128按照电气方式连接到图案化功率金属化层206的第二部分210/金属栅极槽道132。
图8图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的平面图。在图8中，第一接触器148和第二接触器150在第一接触器148和第二接触器150的纵向延伸(图4中的x方向)上彼此对准。通过在沟槽栅极结构124过渡到半导体基底102的无源基元区138中时沿y侧向方向移动沟槽栅极结构124的位置，可实现这种接触器对准。
图9图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的平面图。图9中示出的实施例类似于图8中示出的实施例。在图9中，沟槽栅极总线结构302和图案化功率金属化层206的第二部分210/金属栅极槽道132被安放在芯片(管芯)的中心。第一接触器148和第二接触器150在沟槽栅极总线结构302的两端在第一接触器148和第二接触器150的纵向延伸(图4中的x方向)上彼此对准。通过在沟槽栅极总线结构302的一端在沟槽栅极结构124过渡到半导体基底102的无源基元区138中时沿y侧向方向移动沟槽栅极结构124的位置并且在沟槽栅极总线结构302的相对端在沟槽栅极结构124过渡到无源基元区138之外时使所述移动反向，可实现这种接触器对准。
图10图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的平面图。图10中示出的实施例类似于图8中示出的实施例。在图9中，沟槽栅极结构124中的栅电极材料128在延伸到半导体基底102的无源基元区138中的沟槽栅极结构124的末端互连。
图11图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的平面图。图11对应于图3中示出的实施例，但具有另外的沟槽栅极结构124。
图12图示根据另一实施例的在形成图案化功率金属化层206之后并且在半导体基底102的无源基元区138与有源基元区136邻接的区域中的功率半导体装置100的平面图。图12对应于图7中示出的实施例，但具有另外的按照电气方式浮动的沟槽屏蔽结构500和场终止沟槽310。
虽然本公开不限于此，但下面的编号的示例展示本公开的一个或多个方面。
示例1。一种生产功率半导体装置的方法，所述方法包括：在半导体基底的有源基元区中形成多个沟槽栅极结构，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；利用电绝缘材料覆盖所述多个沟槽栅极结构；使用公共掩模，在所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中形成第一接触器开口并且在所述无源基元区中形成沿垂直方向与所述沟槽栅极结构对准的第二接触器开口；并且使用公共注入过程，通过所述第一接触器开口和所述第二接触器开口将掺杂物品种注入到所述半导体基底中以在所述有源基元区中的相邻沟槽栅极结构之间形成第一反掺杂区并且在所述无源基元区中的所述沟槽栅极结构下面形成第二反掺杂区。
示例2。如示例1所述的方法，还包括：在所述公共注入过程之后，在所述第一接触器开口中形成第一接触器并且在所述第二接触器开口中形成第二接触器，其中所述第一接触器和所述第二接触器处于不同电势。
示例3。如示例2所述的方法，还包括：在所述电绝缘材料上方形成图案化功率金属化层，以使得所述图案化功率金属化层的第一部分接触所述第一接触器并且所述图案化功率金属化层的第二部分部分地接触所述第二接触器；并且在所述第一接触器和所述第二接触器的未被所述图案化功率金属化层覆盖的任何部分上形成钝化层。
示例4。如示例1至3中任一项所述的方法，其中形成所述第一接触器开口和所述第二接触器开口包括：蚀刻到所述有源基元区中的所述相邻沟槽栅极结构之间的所述半导体基底中，并且蚀刻到所述无源基元区中的所述沟槽栅极结构的栅电极材料中。
示例5。如示例1至4中任一项所述的方法，其中在所述无源基元区中，所述多个沟槽栅极结构与沟槽栅极总线结构相交，所述沟槽栅极总线结构按照电气方式将所述沟槽栅极结构的栅电极材料互连。
示例6。如示例5所述的方法，还包括：使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准的第三接触器开口；并且使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽栅极总线结构下面的所述半导体基底进行反掺杂。
示例7。如示例1至6中任一项所述的方法，其中所述第一反掺杂区和所述第二反掺杂区沿着所述有源基元区和所述无源基元区之间的边界区彼此合并。
示例8。如示例1至7中任一项所述的方法，其中所述掺杂物品种相对于所述半导体基底的第一主表面按照一定角度通过所述第一接触器开口和所述第二接触器开口被注入到所述半导体基底中。
示例9。如示例1至8中任一项所述的方法，还包括：在所述无源基元区中形成沟槽屏蔽结构，并且所述沟槽屏蔽结构沿侧向包围所述多个沟槽栅极结构，其中所述沟槽屏蔽结构按照电气方式浮动；使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽屏蔽结构对准的第三接触器开口；并且使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽屏蔽结构下面的所述半导体基底进行反掺杂。
示例10。如示例1至9中任一项所述的方法，还包括：在所述无源基元区中形成沟槽栅极总线结构；使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准的第三接触器开口；使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽栅极总线结构下面的所述半导体基底进行反掺杂；并且按照电气方式将所述沟槽栅极总线结构中的金属线连接到所述多个沟槽栅极结构中的栅电极。
示例11。如示例1至10中任一项所述的方法，还包括：在所述无源基元区中形成沟槽结构；使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽结构对准的第三接触器开口；并且使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽结构下面的所述半导体基底进行反掺杂，其中所述无源基元区中的所述沟槽结构下面的所述反掺杂半导体基底按照电气方式浮动。
示例12。一种功率半导体装置，包括：多个沟槽栅极结构，位于半导体基底的有源基元区中，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；电绝缘材料，覆盖所述多个沟槽栅极结构；第一接触器开口，位于所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中；第二接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极结构对准；第一反掺杂区，位于所述有源基元区中的所述相邻沟槽栅极结构之间，并且沿垂直方向与所述第一接触器开口对准；第二反掺杂区，位于所述无源基元区中的所述沟槽栅极结构下面，并且沿垂直方向与所述第二接触器开口对准；第一接触器，位于所述第一接触器开口中；和第二接触器，位于所述第二接触器开口中。
示例13。如示例12所述的功率半导体装置，其中所述第一接触器和所述第二接触器在所述第一接触器和所述第二接触器的纵向延伸上彼此对准。
示例14。如示例12所述的功率半导体装置，其中所述第一接触器和所述第二接触器在所述第一接触器和所述第二接触器的纵向延伸上相对于彼此偏移。
示例15。如示例12至14中任一项所述的功率半导体装置，还包括：图案化功率金属化层，位于所述电绝缘材料上方，并且包括接触所述第一接触器的第一部分和接触所述第二接触器的第二部分；和钝化层，覆盖所述第一接触器和所述第二接触器的未被所述图案化功率金属化层覆盖的任何部分。
示例16。如示例12至15中任一项所述的功率半导体装置，其中所述第一接触器开口被蚀刻到所述有源基元区中的所述相邻沟槽栅极结构之间的所述半导体基底中，并且其中所述第二接触器开口被蚀刻到所述无源基元区中的所述沟槽栅极结构的栅电极材料中。
示例17。如示例12至16中任一项所述的功率半导体装置，其中在所述无源基元区中，所述多个沟槽栅极结构与沟槽栅极总线结构相交，所述沟槽栅极总线结构按照电气方式将所述沟槽栅极结构的栅电极材料互连，并且其中所述功率半导体装置还包括：第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准；和第三反掺杂区，位于所述无源基元区中的所述沟槽栅极总线结构下面，并且沿垂直方向与所述第三接触器开口对准。
示例18。如示例12至17中任一项所述的功率半导体装置，其中所述第一反掺杂区和所述第二反掺杂区沿着所述有源基元区和所述无源基元区之间的边界区彼此合并。
示例19。如示例12至18中任一项所述的功率半导体装置，还包括：沟槽屏蔽结构，位于所述无源基元区中，并且沿侧向包围所述多个沟槽栅极结构，其中所述沟槽屏蔽结构按照电气方式浮动；第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽屏蔽结构对准；和第三反掺杂区，位于所述无源基元区中的所述沟槽屏蔽结构下面，并且沿垂直方向与所述第三接触器开口对准。
示例20。如示例12至19中任一项所述的功率半导体装置，还包括：沟槽栅极总线结构，位于所述无源基元区中；第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准；和第三反掺杂区，位于所述无源基元区中的所述沟槽栅极总线结构下面，并且沿垂直方向与所述第三接触器开口对准，其中所述沟槽栅极总线结构中的金属线按照电气方式连接到所述多个沟槽栅极结构中的栅电极。
示例21。如示例12至20中任一项所述的功率半导体装置，其中所述有源基元区中的所述功率半导体装置的击穿电压处于20V到60V的范围中，其中所述无源基元区中的所述功率半导体装置的所述击穿电压比所述有源基元区中的所述击穿电压大至少2V，并且其中横跨所述多个沟槽栅极结构的栅极电介质绝缘材料的最大电压小于所述无源基元区中的所述击穿电压的一半。
示例22。如示例12至21中任一项所述的功率半导体装置，还包括：沟槽结构，位于所述无源基元区中；第三接触器开口，沿垂直方向与所述无源基元区中的所述沟槽结构对准；和第三反掺杂区，位于所述无源基元区中的所述沟槽结构下面，并且沿垂直方向与所述第三接触器开口对准，其中所述第三反掺杂半导体按照电气方式浮动。
诸如“第一”、“第二”等的术语被用于描述各种元件、区域、部分等，并且也不旨在是限制性的。相同的术语在描述中始终指代相同的元件。
如本文中所使用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，所述开放式术语指示陈述的元件或特征的存在，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。
要理解，除非另外具体地指出，否则本文中描述的各种实施例的特征可彼此组合。
虽然已在本文中图示和描述了特定实施例，但本领域普通技术人员将会理解，在不脱离本发明的范围的情况下，各种替代和/或等同实现可替换示出和描述的特定实施例。本申请旨在包括本文中讨论的特定实施例的任何适配或变化。因此，旨在本发明仅由权利要求及其等同物限制。

Claims (22)

1.一种生产功率半导体装置的方法，所述方法包括：
在半导体基底的有源基元区中形成多个沟槽栅极结构，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；
利用电绝缘材料覆盖所述多个沟槽栅极结构；
使用公共掩模，在所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中形成第一接触器开口并且在所述无源基元区中形成沿垂直方向与所述沟槽栅极结构对准的第二接触器开口；并且
使用公共注入过程，通过所述第一接触器开口和所述第二接触器开口将掺杂物品种注入到所述半导体基底中以在所述有源基元区中的所述相邻沟槽栅极结构之间形成第一反掺杂区并且在所述无源基元区中的所述沟槽栅极结构下面形成第二反掺杂区。
2.如权利要求1所述的方法，还包括：
在所述公共注入过程之后，在所述第一接触器开口中形成第一接触器并且在所述第二接触器开口中形成第二接触器，
其中所述第一接触器和所述第二接触器处于不同电势。
3.如权利要求2所述的方法，还包括：
在所述电绝缘材料上方形成图案化功率金属化层，以使得所述图案化功率金属化层的第一部分接触所述第一接触器并且所述图案化功率金属化层的第二部分部分地接触所述第二接触器；并且
在所述第一接触器和所述第二接触器的未被所述图案化功率金属化层覆盖的任何部分上形成钝化层。
4.如权利要求1所述的方法，其中形成所述第一接触器开口和所述第二接触器开口包括：
蚀刻到所述有源基元区中的所述相邻沟槽栅极结构之间的所述半导体基底中，并且蚀刻到所述无源基元区中的所述沟槽栅极结构的栅电极材料中。
5.如权利要求1所述的方法，其中在所述无源基元区中，所述多个沟槽栅极结构与沟槽栅极总线结构相交，所述沟槽栅极总线结构按照电气方式将所述沟槽栅极结构的栅电极材料互连。
6.如权利要求5所述的方法，还包括：
使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准的第三接触器开口；并且
使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽栅极总线结构下面的所述半导体基底进行反掺杂。
7.如权利要求1所述的方法，其中所述第一反掺杂区和所述第二反掺杂区沿着所述有源基元区和所述无源基元区之间的边界区彼此合并。
8.如权利要求1所述的方法，其中所述掺杂物品种相对于所述半导体基底的第一主表面按照一定角度通过所述第一接触器开口和所述第二接触器开口被注入到所述半导体基底中。
9.如权利要求1所述的方法，还包括：
在所述无源基元区中形成沟槽屏蔽结构，并且所述沟槽屏蔽结构沿侧向包围所述多个沟槽栅极结构，其中所述沟槽屏蔽结构按照电气方式浮动；
使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽屏蔽结构对准的第三接触器开口；并且
使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽屏蔽结构下面的所述半导体基底进行反掺杂。
10.如权利要求1所述的方法，还包括：
在所述无源基元区中形成沟槽栅极总线结构；
使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准的第三接触器开口；
使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽栅极总线结构下面的所述半导体基底进行反掺杂；并且
按照电气方式将所述沟槽栅极总线结构中的金属线连接到所述多个沟槽栅极结构中的栅电极。
11.如权利要求1所述的方法，还包括：
在所述无源基元区中形成沟槽结构；
使用所述公共掩模，形成沿垂直方向与所述无源基元区中的所述沟槽结构对准的第三接触器开口；并且
使用所述公共注入过程，通过所述第三接触器开口将所述掺杂物品种注入到所述半导体基底中以对所述无源基元区中的所述沟槽结构下面的所述半导体基底进行反掺杂，
其中所述无源基元区中的所述沟槽结构下面的所述反掺杂半导体基底按照电气方式浮动。
12.一种功率半导体装置，包括：
多个沟槽栅极结构，位于半导体基底的有源基元区中，所述多个沟槽栅极结构延伸到与所述有源基元区邻接的所述半导体基底的无源基元区中；
电绝缘材料，覆盖所述多个沟槽栅极结构；
第一接触器开口，位于所述有源基元区中的相邻沟槽栅极结构之间的所述电绝缘材料中；
第二接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极结构对准；
第一反掺杂区，位于所述有源基元区中的所述相邻沟槽栅极结构之间，并且沿垂直方向与所述第一接触器开口对准；
第二反掺杂区，位于所述无源基元区中的所述沟槽栅极结构下面，并且沿垂直方向与所述第二接触器开口对准；
第一接触器，位于所述第一接触器开口中；和
第二接触器，位于所述第二接触器开口中。
13.如权利要求12所述的功率半导体装置，其中所述第一接触器和所述第二接触器在所述第一接触器和所述第二接触器的纵向延伸上彼此对准。
14.如权利要求12所述的功率半导体装置，其中所述第一接触器和所述第二接触器在所述第一接触器和所述第二接触器的纵向延伸上相对于彼此偏移。
15.如权利要求12所述的功率半导体装置，还包括：
图案化功率金属化层，位于所述电绝缘材料上方，并且包括接触所述第一接触器的第一部分和接触所述第二接触器的第二部分；和
钝化层，覆盖所述第一接触器和所述第二接触器的未被所述图案化功率金属化层覆盖的任何部分。
16.如权利要求12所述的功率半导体装置，其中所述第一接触器开口被蚀刻到所述有源基元区中的所述相邻沟槽栅极结构之间的所述半导体基底中，并且其中所述第二接触器开口被蚀刻到所述无源基元区中的所述沟槽栅极结构的栅电极材料中。
17.如权利要求12所述的功率半导体装置，其中在所述无源基元区中，所述多个沟槽栅极结构与沟槽栅极总线结构相交，所述沟槽栅极总线结构按照电气方式将所述沟槽栅极结构的栅电极材料互连，并且其中所述功率半导体装置还包括：
第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准；和
第三反掺杂区，位于所述无源基元区中的所述沟槽栅极总线结构下面，并且沿垂直方向与所述第三接触器开口对准。
18.如权利要求12所述的功率半导体装置，其中所述第一反掺杂区和所述第二反掺杂区沿着所述有源基元区和所述无源基元区之间的边界区彼此合并。
19.如权利要求12所述的功率半导体装置，还包括：
沟槽屏蔽结构，位于所述无源基元区中，并且沿侧向包围所述多个沟槽栅极结构，其中所述沟槽屏蔽结构按照电气方式浮动；
第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽屏蔽结构对准；和
第三反掺杂区，位于所述无源基元区中的所述沟槽屏蔽结构下面，并且沿垂直方向与所述第三接触器开口对准。
20.如权利要求12所述的功率半导体装置，还包括：
沟槽栅极总线结构，位于所述无源基元区中；
第三接触器开口，位于所述电绝缘材料中，沿垂直方向与所述无源基元区中的所述沟槽栅极总线结构对准；和
第三反掺杂区，位于所述无源基元区中的所述沟槽栅极总线结构下面，并且沿垂直方向与所述第三接触器开口对准，
其中所述沟槽栅极总线结构中的金属线按照电气方式连接到所述多个沟槽栅极结构中的栅电极。
21.如权利要求12所述的功率半导体装置，其中所述有源基元区中的所述功率半导体装置的击穿电压处于20V到60V的范围中，其中所述无源基元区中的所述功率半导体装置的所述击穿电压比所述有源基元区中的所述击穿电压大至少2V，并且其中横跨所述多个沟槽栅极结构的栅极电介质绝缘材料的最大电压小于所述无源基元区中的所述击穿电压的一半。
22.如权利要求12所述的功率半导体装置，还包括：
沟槽结构，位于所述无源基元区中；
第三接触器开口，沿垂直方向与所述无源基元区中的所述沟槽结构对准；和
第三反掺杂区，位于所述无源基元区中的所述沟槽结构下面，并且沿垂直方向与所述第三接触器开口对准，
其中所述第三反掺杂半导体按照电气方式浮动。
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US8643092B2 (en) * 2009-11-20 2014-02-04 Force Mos Technology Co., Ltd. Shielded trench MOSFET with multiple trenched floating gates as termination
JP2016189369A (ja) * 2015-03-30 2016-11-04 サンケン電気株式会社 半導体装置
JP6750300B2 (ja) * 2016-05-16 2020-09-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7201336B2 (ja) * 2017-05-17 2023-01-10 ローム株式会社 半導体装置

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