CN117520262B - Jtag接口解耦控制模块、方法和系统 - Google Patents

Abstract

本发明公开了一种JTAG接口解耦控制模块、方法和系统，所述JTAG接口解耦控制模块包括：控制参数加载单元、移位数据寄存器、测试时钟计数器、计数溢出判别单元、捕获控制字寄存器和控制字判别单元，其中，控制字判别单元用于对所述耦合控制字与所述预设耦合控制字进行比较，输出JTAG接口耦合信号；控制单元用于根据所述JTAG解耦激活和所述JTAG接口耦合信号，输出JTAG接口解耦使能信号和功能模块接口解耦使能信号。采用该方法能够通过硬件的数字逻辑设计，实现JTAG接口和功能模块的接口在不同应用阶段下的动态切换。

Description

JTAG接口解耦控制模块、方法和系统

技术领域

本发明涉及嵌入式系统测试技术领域，特别是涉及一种JTAG接口解耦控制模块、方法和系统。

背景技术

相关技术中，在一个具有内嵌固件的小封装系统级芯片（SoC，System On Chip）中，JTAG控制模块往往与功能模块复用SoC的引脚，而由于小封装SoC的引脚数量有限，无法提供额外的引脚资源用于实现JTAG接口和功能模块接口的状态切换。

发明内容

基于此，有必要针对上述技术问题，提供一种能够在不同的SoC上实现JTAG接口和功能模块接口之间动态切换的JTAG接口解耦控制模块、方法和系统。

一种JTAG接口解耦控制模块，包括：

控制参数加载单元，用于在复位期间从非易失性存储器内部加载控制参数；所述控制参数包括预设耦合控制字、JTAG解耦激活和预设控制字位数；

移位数据寄存器，用于暂存外部的TCK引脚和TDI引脚输入的耦合控制字；

测试时钟计数器，用于对TCK引脚输入的测试时钟进行计数；

计数溢出判别单元，分别与所述测试时钟计数器、所述控制参数加载单元、捕获控制字寄存器和控制字判别单元连接，所述计数溢出判别单元被配置为在所述测试时钟计数器的计数值与所述预设控制字位数相等时，向所述捕获控制字寄存器发出耦合控制字捕获请求信号，向所述控制字判别单元发出耦合控制字判别信号；

捕获控制字寄存器，用于从所述移位数据寄存器中捕获耦合控制字；

控制字判别单元，分别与所述控制参数加载单元和所述捕获控制字寄存器连接，用于对所述耦合控制字与所述预设耦合控制字进行比较，输出JTAG接口耦合信号；

控制单元，所述控制单元的输入包括所述JTAG接口耦合信号和所述JTAG解耦激活，用于根据所述JTAG解耦激活和所述JTAG接口耦合信号，输出JTAG接口解耦使能信号和功能模块接口解耦使能信号；其中，所述JTAG接口解耦使能信号用于切换JTAG接口的状态；所述功能模块接口解耦使能信号用于切换功能模块接口的状态。

上述方案中，所述控制单元被配置为：

在所述JTAG解耦激活的数值为0的情况下，将JTAG接口解耦使能信号置为禁用状态，并将功能模块接口解耦使能信号置为有效状态；

在所述JTAG解耦激活的数值为1的情况下，将所述JTAG接口解耦使能信号置为有效状态，并所述功能模块接口解耦使能信号置为禁用状态；

在所述JTAG解耦激活的数值为1的情况下，满足所述JTAG接口耦合信号为有效状态，将JTAG接口解耦使能信号置为禁用状态，并将所述功能模块接口解耦使能信号置为有效状态；

在所述JTAG解耦激活的数值为1的情况下，满足所述JTAG接口耦合信号为禁用状态，将所述JTAG接口解耦使能信号置为有效状态，并将所述功能模块接口解耦使能信号置为禁用状态。

上述方案中，所述JTAG接口解耦控制模块还包括JTAG信号门控制单元，其中，

所述JTAG信号门控制单元的输入包括TCK引脚输入的测试时钟、TDI引脚输入的信号值和所述JTAG接口耦合信号；

所述JTAG信号门控制单元被配置为在JTAG接口处于耦合状态时，关闭TCK引脚和TDI引脚向所述JTAG信号门控制单元的信号输入；在JTAG接口处于解耦状态时，打开TCK引脚和TDI引脚向所述JTAG信号门控制单元的信号输入。

上述方案中，所述移位数据寄存器在所述测试时钟的上升沿的驱动下，暂存TDI引脚输入的信号值，以实现对所述耦合控制字的暂存。

上述方案中，所述捕获控制字寄存器被配置为在JTAG接口处于耦合状态时，停止耦合控制字的捕获；在JTAG接口处于接口状态时，启动耦合控制字的捕获。

上述方案中，所述计数溢出判别单元还配置为在所述测试时钟计数器的计数值与所述预设控制字位数相等时，向所述测试时钟计数器发出清零请求信号，以对所述测试时钟计数器的计数值进行清零。

一种JTAG接口解耦控制方法，应用于上述方案中的JTAG接口解耦控制模块，所述方法包括：

在复位期间从非易失性存储器内部加载控制参数；所述控制参数包括预设耦合控制字和JTAG解耦激活；

在复位解除后，根据所述JTAG解耦激活的数值，确定JTAG接口和功能接口的状态；

在确定JTAG接口处于解耦状态的情况下，捕获耦合控制字，并将所述耦合控制字与所述预设耦合控制字进行比较，得到比较结果；

根据所述比较结果和所述JTAG解耦激活的数值，切换JTAG接口和功能接口的状态。

上述方案中，所述控制参数还包括预设控制字位数；所述在确定JTAG接口处于解耦状态的情况下，捕获耦合控制字，包括：

在确定JTAG接口处于解耦状态下，接收TCK引脚输入的测试时钟和TDI引脚输入的信号值；

对输入的所述测试时钟进行计数，并存储所述信号值；

在输入的所述测试时钟的计数值与所述预设控制字位数相等时，获取所述耦合控制字，并将所述时钟输入的计数值清零；其中，所述耦合控制字是在预设控制字位数的测试时钟内的信号值构成的。

上述方案中，在确定JTAG接口处于耦合状态下，关闭TCK引脚输入的测试时钟和TDI引脚输入的信号值。

一种JTAG接口解耦控制系统，包括：非易失性存储器、JTAG控制模块、与所述JTAG控制模块相连的第一输入输出控制模块、功能模块、与所述功能模块相连的第二输入输出控制模块和上述方案中的JTAG接口解耦控制模块，其中，

所述非易失性存储器与所述JTAG接口解耦控制模块相连；

所述JTAG控制模块的输入输出控制模块和功能模块的输入输出控制模块分别与所述JTAG接口解耦控制模块的输出端连接，用于根据JTAG接口解耦控制模块的输出信号控制接口状态，以基于JTAG接口解耦控制模块的外部引脚将数据输入至所述JTAG接口解耦控制模块。

上述JTAG接口解耦控制模块、方法和系统，通过控制参数加载单元、移位数据寄存器、测试时钟计数器、计数溢出判别单元、捕获控制字寄存器、控制字判别单元和控制单元的配合，能够使用纯硬件的方式对JTAG接口和功能模块接口的状态动态切换，满足SoC芯片在不同阶段的使用需求。

附图说明

图1为一个实施例中JTAG接口解耦控制系统的结构示意图；

图2为一个实施例中JTAG接口解耦控制模块的结构示意图；

图3为一个实施例中JTAG接口解耦控制模块的接口解耦和耦合控制流程示意图；

图4为一个实施例中JTAG接口解耦控制模块捕获耦合控制字的流程示意图。

附图标记：JTAG接口解耦控制系统100，JTAG接口解耦控制模块101，非易失性存储器102，JTAG控制模块103，第一输入输出控制模块104，功能模块105，第二输入输出控制模块106，控制参数加载单元201，移位数据寄存器202，测试时钟计数器203，计数溢出判别单元204，捕获控制字寄存器205，控制字判别单元206，控制单元207，JTAG信号门控制单元208，与门301，第一非门302，第二非门303。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在对本申请实施例的技术方案进行详细阐述之前，首先对相关技术中的小封装SoC的引脚功能复用进行简单说明。

在一个具有内嵌固件的小封装SoC中，通常会集成有中央处理器（CPU，Central-Processing-Unit）、非易失性存储器（NVM，Non-Volatile Memory）、JTAG控制模块等组件。

JTAG控制模块一般提供调试访问功能，提供访问芯片内部资源（比如访问芯片的寄存器，一些控制比特等），通过配置这些寄存器或者比特，可以是芯片工作或者修改配置。这对芯片固件开发、量产测试以及失效分析都极其重要。但由于小封装芯片可用引脚数量有限，通常无法分配专用的引脚给JTAG控制模块，往往采用和功能模块引脚复用的方案。

在复用方案中，在硬件上将引脚的默认功能设计为JTAG，如果要使用其他复用功能，则通过固件代码更改切换。而实施这个方案的前提是需要硬件上设置一个系统复位引脚，在上位机的调试软件通过JTAG接口和芯片建立连接的时候，将复位引脚始终置为有效状态，确保软件不被执行，引脚功能不被切换到其他功能，始终处于JTAG耦合状态。当建立连接后，调试软件通过发送调试指令把CPU暂停，然后释放复位引脚，芯片内部电路进入正常工作状态。由于CPU已被暂停，即使复位解除，其他复用功能的软件代码也不会被执行，所以JTAG接口依然和引脚保持耦合。

但上述的复用方案需要芯片必须提供一个系统复位引脚，而在小封装芯片中往往没有足够资源提供这样的引脚。所以一旦软件代码写入后，在调试工具和芯片建立连接的期间，代码仍然在执行，会把引脚功能从JTAG接口切走，导致无法再建立调试连接。

基于此，本申请提供一种利用纯硬件方法来实现引脚功能的动态切换的JTAG接口解耦控制模块、方法和系统。

以下对本申请实施例的技术方案的实现细节进行详细描述。

如图1所示，图1示出了JTAG接口解耦控制系统的结构示意图，JTAG接口解耦控制系统100包括JTAG接口解耦控制模块101、非易失性存储器102、JTAG控制模块103、第一输入输出控制模块104、功能模块105和第二输入输出控制模块106。

在JTAG接口解耦控制系统100中，非易失性存储器102用于存储控制参数，非易失性存储器102与JTAG接口解耦控制模块101相连，从而JTAG接口解耦控制模块101能够从非易失性存储器102中获取控制参数。

JTAG控制模块103包含4个引脚，分别为测试时钟（TCK，Test Clock）引脚、测试模式选择（TMS，Test Mode Select）引脚、测试数据输入（TDI，Test Data Input）引脚和测试数据输出（TDO，Test Data Output）引脚。其中，TCK引脚用于同步测试数据的传输；TMS引脚用于控制测试状态机的状态转移；TDI引脚用于向被测试设备输入测试数据；TDO引脚用于从被测设备输出测试数据。JTAG控制模块103提供标准的调试接口，JTAG控制模块103通过与芯片的外部引脚连接，能够实现JTAG接口与芯片引脚的耦合，从而进行固件调试和芯片量产测试操作。功能模块105能够提供特定的用户功能满足应用需求，功能模块105通过与芯片的外部引脚连接，能够实现功能模块接口与芯片引脚的耦合，使得芯片能够实现不同的功能。

第一输入输出控制模块104与JTAG控制模块103相连，用于控制JTAG控制模块103的接口和芯片引脚的连通和断开；第二输入输出控制模块106与功能模块105相连，用于控制功能模块105的接口和芯片引脚的连通和断开，从而在芯片上实现JTAG控制模块103和功能模块105的复用。

在本实施例中，JTAG接口和功能模块接口与芯片外部引脚之间的解耦和耦合是由JTAG接口解耦控制模块101控制的，JTAG接口解耦控制模块101能够分别向第一输入输出控制模块104和第二输入输出控制模块106发送控制信号，从而第一输入输出控制模块104和第二输入输出控制模块106能够根据控制信号控制对应模块和芯片引脚的连通和断开。

需要说明的是，JTAG接口解耦控制模块101输出的控制信号能够产生逻辑电平互斥的两路信号分别输入至第一输入输出控制模块104和第二输入输出控制模块106，从而保证在JTAG接口处于耦合状态时，功能模块接口处于解耦状态，或者，在JTAG接口处于解耦状态时，功能模块接口处于耦合状态。

在JTAG接口解耦控制系统100中，JTAG接口解耦控制模块101是实现JTAG控制模块103和功能模块105之间动态切换的核心电路。

下面结合图2对JTAG接口解耦控制模块101进行详细说明。

如图2所示，图2示出了JTAG接口解耦控制模块的结构示意图。其中，JTAG接口解耦控制模块101包括控制参数加载单元201、移位数据寄存器202、测试时钟计数器203、计数溢出判别单元204、捕获控制字寄存器205、控制字判别单元206和控制单元207。

控制参数加载单元201与非易失性存储器102相连，能够在复位期间从非易失性存储器102内部加载控制参数。其中，这里的复位时用于将JTAG接口和相关的控制器复位到初始状态，以便进行后续的初始化和配置。这个过程通常需要确保在系统复位释放之后，但在系统正常运行之前，控制参数被正确加载到寄存器中，这样可以确保系统在正常运行时使用正确的配置和参数。

在实际应用中，控制参数由预设耦合控制字、预设控制字位数和JTAG解耦激活构成，其中，在控制参数加载单元201加载控制参数的过程中，能够将预设耦合控制字加载到耦合控制字寄存器中，将预设控制字位数加载到控制字位数寄存器中，将JTAG解耦激活加载到JTAG解耦激活寄存器中。其中，预设耦合控制字是用于控制JTAG接口耦合状态的参数，可以包括一系列位，每一位对应于JTAG接口的一个控制参数，用于配置JTAG接口的状态和行为。预设控制字位数制定了预设耦合控制字中的位数，通过制定预设控制字的位数，能够确定可以配置的控制参数数量和范围。JTAG解耦激活是用于控制JTAG接口解耦状态的参数，用于指示JTAG解耦是否处于解耦状态。

在上述控制参数中，预设耦合控制字的主要作用是确定JTAG接口的耦合状态，JTAG解耦激活主要作用是确定JTAG接口的解耦状态，从而能够在系统运行时控制JTAG接口的解耦和耦合状态，以适应不同的工作环境和应用场景。

在实际应用中，控制参数可以通过编程预置，可以根据特定的测试需求和被测试设备的特性，灵活地配置控制参数，从而能够根据不同的应用需求编制合适的控制字，提升适应性，实现更加精确和有效的测试操作。

移位数据寄存器202为JTAG控制模块103提供了数据传输通道，用于暂存经外部TCK引脚和TDI引脚输入的耦合控制字，以配置JTAG接口的耦合状态。

测试时钟计数器203用于对外部TCK引脚输入的测试时钟进行数据。其中，测试时钟计数器203可以对测试时钟的脉冲个数进行计数，当测试时钟的每个脉冲到达时，测试时钟计数器203会增加计数器的数值，通过记录测试时钟的脉冲个数，测试时钟计数器203可以计算出测试时钟信号的频率和周期。测试时钟通常用于同步测试数据的传输，以确保数据的可靠性和准确性，通过测试时钟计数器203对测试时钟进行计数，可以有效地控制和监控TCK引脚输入的测试时钟信号，从而确保测试数据的可靠传输和采样。

计数溢出判别单元204，分别与测试时钟计数器203和控制参数加载单元201相连，从而将测试时钟计算器的计数值与预设控制字位数进行比较。在得到的测试时钟计算器的计数值与预设控制字数相等的情况下，计数溢出判别单元204向捕获控制字寄存器205发出耦合控制字捕获请求信号，然后向控制字判别单元206发出耦合控制字判别信号。

需要说明的是，在需要JTAG接口处于耦合状态的情况下，外部引脚TCK和TDI会输入耦合控制字，以使JTAG接口解耦控制模块101将JTAG接口由解耦状态切换至耦合状态。在这个过程中，输入的耦合控制字需要经过预设控制字位数的测试时钟，才能完成耦合控制字的完整传输，因此，需要计算溢出判别单元判断测试时钟计数器203的计数值与预设控制字位数是否相等，从而能够及时捕获耦合控制字，并对耦合控制字进行后续的处理，以及时切换JTAG接口的状态。

捕获控制字寄存器205与计数溢出判别单元204相连，能够接收计数溢出判别单元204发出的耦合控制字捕获请求信号，捕获控制字寄存器205在接收到耦合控制字捕获请求信号的情况下，从移位数据寄存器202中捕获耦合控制字。捕获的耦合控制字会输出给控制字判别单元206进行后续的处理。在实际应用中，捕获控制字寄存器205在下一个测试时钟的上升沿之前，会将移位数据寄存器202中的耦合控制字转移至捕获控制字寄存器205中，以避免下一个测试时钟来临时，将移位数据寄存器202中暂存的耦合控制字冲走，从而移位数据寄存器202中能够在下一个测试时钟来临时继续接收新的数据输入。

控制字判别单元206与捕获控制字寄存器205连接，能够获取捕获控制字寄存器205输出的耦合控制字。控制字判别单元206还与控制参数加载单元201连接，能够获取预设耦合控制字。控制字判别单元206能够将捕获到的耦合控制字与预设耦合控制字进行比较，以确定捕获到的耦合控制字是否为有效的耦合控制字，从而输出JTAG接口耦合信号，JTAG接口耦合信号能够确定JTAG接口的耦合状态。其中，在判别捕获到的耦合控制字与预设耦合控制字相等，代表着耦合控制字被正确捕获，并且与预期值相匹配，则输出的JTAG接口耦合信号置为有效状态，在判别到的耦合控制字与预设耦合控制字不相等，则输出的JTAG接口耦合信号置为禁用状态。

在实际应用中，控制字判别单元206的输出端输出JTAG接口耦合信号，通过控制字判别单元206输出端的电平能够确定JTAG接口耦合信号的有效状态，将JTAG接口耦合信号置为有效状态，意味着将JTAG接口耦合信号的电平从低电平变为高电平，或从高电平变为低电平。其中，可以预先设定JTAG接口耦合信号的有效状态对应的电平，例如，可以设定在JTAG接口耦合信号为有效状态下，控制字判别单元206输出端为高电平，又或者可以设定在JTAG接口耦合信号为有效状态下，控制字判别单元206输出端为低电平。

控制单元207的输入信号包括JTAG接口耦合信号和JTAG解耦激活，控制单元207通过对JTAG接口耦合信号和JTAG解耦激活进行组合控制，切换JTAG接口和功能模块接口的状态。

控制单元207是由一个与门301和第一非门302构成，控制单元207包含两个输出端，其中，与门301的输出端作为控制单元207的输出端1，输出端1输出的是JTAG接口解耦使能信号，非门的输出端作为控制单元207的输出端2，输出端2输出的是功能模块接口解耦使能信号。

可以理解的，控制单元207需要根据JTAG接口耦合信号和JTAG解耦激活进行组合控制，基于此，在控制单元207中设置有与门301，与门301的输入端3的输入信号为JTAG接口耦合信号，与门301的输入端4的输入信号为JTAG解耦激活，从而通过与门301对输入的JTAG接口耦合信号和JTAG解耦激活进行逻辑判断，输出JTAG接口解耦使能信号，通过JTAG接口解耦使能信号能够确定JTAG接口是否处于解耦状态。

可以理解的，在复用方案中，JTAG控制模块103和功能模块105只能择一与芯片的引脚连接，也就是当JTAG接口处于耦合状态，则代表功能模块接口处于解耦状态，当JTAG接口处于解耦状态，则代表功能模块接口处于耦合状态，也就是说用于控制JTAG接口状态的信号和用于控制功能模块接口状态的信号是两路互斥的信号，基于此，在控制模块中增添第一非门302，其中，第一非门302的输入信号为与门301的输出信号，通过将与门301输出的JTAG接口解耦使能信号进行取反，得到功能模块接口解耦使能信号。

基于此，控制单元207包含两个输出端，输出端1输出的是JTAG接口解耦使能信号，输出端2输出的是功能模块接口解耦使能信号，其中，控制单元207的两路输出是逻辑电平互斥的两路信号。JTAG接口解耦使能信号能够控制JTAG接口解耦的使能状态，将JTAG接口解耦使能信号置为有效状态，表示JTAG接口处于解耦状态，第一输入输出控制模块104将JTAG接口从芯片的引脚上解除连接。将JTAG接口解耦使能信号置为禁用状态，表示JTAG接口处于耦合状态，第一输入输出控制模块104将JTAG接口连接到芯片的引脚。

功能模块接口解耦使能信号能够控制功能模块接口解耦的使能状态，将功能模块接口解耦使能信号置为有效状态，表示功能模块接口处于解耦状态，第二输入输出控制模块106将功能模块接口从芯片的引脚上解除连接。将功能模块接口解耦使能信号置为禁用状态，表示功能模块接口处于耦合状态，第二输入输出控制模块106将功能模块接口连接到芯片的引脚。

在复用方案中，面临复用引脚的默认功能在不同开发阶段需要在JTAG接口和功能模块接口之间切换的问题，下面是在不同阶段中JTAG接口和功能模块接口的切换情形：

（1）在固件开发阶段和芯片量产测试阶段，确保系统复位释放前，JTAG接口耦合至引脚，使得芯片能够链接调试器和集成电路自动测试机（ATE，Automatic Test Equipment）便于固件调试和量产测试。

（2）在芯片应用阶段，确保系统复位释放前，JTAG接口解耦并将功能模块接口耦合至引脚，使得引脚功能和芯片外围应用电路相适配，避免输入输出冲突。

（3）在芯片返厂检测阶段，由于NVM中的JTAG解耦激活已经被变成为有效，JTAG接口始终处于解耦状态，需要通过调试器或者ATE发送特定控制字，将JTAG接口重新耦合至引脚，便于激活SoC内部测试电路做失效分析。

为了实现上述不同阶段的JTAG接口和功能模块接口之间动态切换，控制单元207会根据JTAG解耦激活和JTAG接口耦合信号，对JTAG接口和功能模块接口的状态进行如下的控制：

（a）在JTAG解耦激活的数值为0的情况下，表示JTAG接口不需要解耦，即JTAG接口需要保持耦合状态，在这种情况下，控制单元207将JTAG接口的状态切换为耦合状态，并将功能模块接口的状态切换为解耦状态，从而控制单元207的输出端1输出禁用状态的JTAG接口解耦使能信号，控制单元207的输出端2输出有效状态的功能模块接口解耦使能信号。在这种控制情形中，对应的是上述接口切换情形中的第（1）种情形，以实现对芯片固件调试和量产测试。

（b）在JTAG解耦激活的数值为1的情况下，表示需要解耦JTAG接口，需要接入功能模块105，即JTAG接口需要保持解耦状态，在这种情况下，控制单元207将JTAG接口的状态切换为解耦状态，并将功能模块接口的状态切换为耦合状态，从而控制单元207的输出端1将JTAG接口解耦使能信号置为有效状态，控制单元207的输出端2将功能模块接口解耦使能信号置为禁用状态。在这种控制情形中，对应的是上述接口切换情形中的第（2）种情形，以实现不同的功能。

（c）在JTAG解耦激活的数值为1的情况下，代表着JTAG接口当前的状态为解耦状态，当JTAG接口耦合信号为有效状态的情况下，代表着接收到有效的耦合控制字，也就是JTAG接口需要从解耦状态切换至耦合状态，从而实现JTAG接口再耦合。在这种情况下，控制单元207的输出端1将JTAG接口解耦使能信号置为禁用状态，控制单元207的输出端2将功能模块接口解耦使能信号置为有效状态。在这种控制情形中，对应的是上述接口切换情形中的第（3）种情形，通过有效的耦合控制字，将解耦的JTAG接口再次耦合至芯片的引脚。

（d）在JTAG解耦激活的数值为1的情况下，代表着JTAG接口当前的状态为解耦状态，当JTAG接口耦合信号为禁用状态的情况下，代表着没有接收到有效的耦合控制字，也就是JTAG接口需要继续保持解耦状态。在这种情况下，控制单元207的输出端1将JTAG接口解耦使能信号置为有效状态，控制单元207的输出端2将功能模块接口解耦使能信号置为禁用状态。在这种控制情形中，通常发生于芯片的持续应用阶段，可以理解的，在芯片应用阶段的过程中，需要保持功能模块接口的耦合状态，不存在将JTAG接口切换至耦合状态的需求，从而不会接收到有效的耦合控制字。当然，这种控制情形还可能发生于在芯片返厂检测阶段，但无法捕获到有效的耦合控制字的场景中。

需要说明的是，在芯片应用阶段，只需将JTAG解耦激活设置为1，即可实现JTAG接口与引脚解耦，而不需要关注JTAG耦合控制字，也就是将JTAG解耦激活的数值为1作为JTAG接口切换为解耦状态的判断条件。在芯片返厂检测阶段，当前的JTAG接口处于解耦状态，也就是JTAG解耦激活的数值为1，而芯片返厂检测阶段要求将JTAG接口重新与引脚耦合，JTAG接口的重新耦合则需要通过JTAG耦合控制字实现，因此需要确定JTAG接口耦合信号的状态。而在控制情形（c）和（d）中的条件“JTAG解耦激活的数值为1”是用于限定JTAG接口处于解耦状态，也就是用于限定需要判断JTAG接口耦合信号的场景，从而得到在JTAG接口处于解耦状态下，才需要根据JTAG接口耦合信号的状态判断是否需要将JTAG接口从解耦状态切换至耦合状态。因此，控制情形（b）与控制情形（c）和（d）并不矛盾。

在实际应用中，设定的JTAG接口耦合信号为有效状态对应的电平不同，可能会导致硬件电路上存在一些差别，假设在JTAG接口解耦控制模块101中，高电平代表信号置为有效状态，低电平代表信号置为禁用状态，那么为了实现上述的控制情形，会在控制字判别单元206的输出端接入第二非门303，第二非门303用于将控制字判别单元206输出的JTAG接口耦合信号进行取反处理，第二非门303的输出端作为控制单元207的输入端3的输入信号，则控制模块的具体数字逻辑如下：

在（a）控制情形中，控制字判别单元206的输出端为低电平，经过第二非门303后，输入至控制模块的输入端3为高电平，控制模块的输入端4输入的是低电平，从而控制模块的输出端1输出低电平，也就是JTAG接口解耦不使能，JTAG接口处于耦合状态。控制模块的输出端2输出高电平，也就是使能控制模块接口解耦。

在（b）控制情形中，控制字判别单元206的输出端为低电平，经过第二非门303后，输入至控制模块的输入端3为高电平，控制模块的输入端4输入的是高电平，从而控制模块的输出端1输出高电平，也就是JTAG接口解耦使能；控制模块的输出端3输出低电平，也就是控制模块接口解耦不使能，控制模块接口处于耦合状态。

在（c）控制情形中，控制字判别单元206的输出端为高电平，经过第二非门303后，输入至控制模块的输入端3为低电平，控制模块的输入端4输入的是高电平，从而控制模块的输出端1输出低电平，也就是JTAG接口解耦不使能，JTAG接口切换至耦合状态。控制模块的输出端2输出高电平，也就是使能控制模块接口解耦。

在（d）控制情形中，控制字判别单元206的输出端为低电平，经过第二非门303后，输入至控制模块的输入端3为高电平，控制模块的输入端4输入的是高电平，从而控制模块的输出端1输出高电平，也就是JTAG接口解耦使能；控制模块的输出端3输出低电平，也就是控制模块接口解耦不使能，控制模块接口处于耦合状态。

在一个实施例中，JTAG接口解耦控制模块101还包括JTAG信号门控制单元208，JTAG信号门控制单元208用于控制JTAG控制模块103向JTAG接口解耦控制模块101的输入。

在实际应用中，TCK引脚和TDI引脚接入JTAG信号门控制单元208，JTAG信号门控制单元208能够关闭或打开TCK引脚和TDI引脚向JTAG信号门控制单元208的输入。其中，JTAG信号门控制单元208是根据JTAG接口耦合信号对TCK引脚和TDI引脚进行控制。具体地，JTAG信号门控单元包含两个与门，第一个与门的输入端为JTAG控制模块103的TDI引脚和JTAG接口耦合信号，第二个与门的输入端为JTAG控制模块103的TCK引脚和JTAG接口耦合信号，其中JTAG接口耦合信号用于控制这两个与门的开关状态，从而控制TCK引脚和TDI引脚的数据传输。

在本实施例中，JTAG接口耦合信号能够用于确定JTAG接口是否处于耦合状态，在JTAG接口耦合信号置为有效状态的情况下，则表示JTAG接口处于耦合状态，在JTAG接口耦合信号置为禁用状态的情况下，则表示JTAG接口处于解耦状态。

在实际应用中，如果JTAG接口耦合信号的有效状态对应的是高电平，那么在硬件电路上需要接入第二非门303实现上述的控制逻辑，具体地，将第二非门303接入控制字判别单元206的输出端，再将第二非门303的输出端接入JTAG接口耦合信号的输入端。在这种情况下，对应的电路数字逻辑为：

（1）在控制字判别单元206的输出端为高电平的情况下，代表着JTAG接口耦合信号为有效状态，经过第二非门303的逻辑处理后，第二非门303的输出端为低电平，从而输入至JTAG信号门控制单元208的JTAG接口耦合信号为低电平，使得JTAG信号门控制单元208不能导通，无法接收TCK引脚输入的测试时钟和TDI引脚输入的信号值。

（2）在控制字判别单元206的输出端为低电平的情况下，代表着JTAG接口耦合信号为禁用状态，经过第二非门303的逻辑处理后，第二非门303的输出端为高电平，从而输入至JTAG信号门控制单元208的JTAG接口耦合信号为高电平，使得JTAG信号门控制单元208导通，能够接收TCK引脚输入的测试时钟和TDI引脚输入的信号值。

在JTAG接口处于耦合状态时，意味着引脚功能已经是JTAG功能，JTAG接口解耦控制模块101无需通过捕获耦合控制字以将引脚功能切换为JTAG功能，基于此，JTAG信号门控制单元208在JTAG接口处于耦合状态时，关闭TCK引脚和TDI引脚向JTAG信号门控制单元208的信号输入，以降低功耗。

在JTAG接口处于解耦状态时，意味着引脚功能是功能模块105，存在引脚功能切换至JTAG功能的可能性，JTAG接口解耦控制模块101需要通过捕获耦合控制字以将引脚功能切换为JTAG功能，基于此，JTAG信号门控制单元208在JTAG接口处于解耦状态时，打开TCK引脚和TDK引脚向JTAG信号门控制单元208的信号输入，以实现将JTAG接口再耦合。

在本实施例中，JTAG信号门控制单元208是独立的TCK/TDI接收电路，保证JTAG接口在解耦状态下，依然能够解码调试器发出的JTAG协议帧，以实现JTAG接口的再耦合。

在一个实施例中，在TCK输入的测试时钟的上升沿的驱动下，移位数据寄存器202会暂存TDI引脚输出的信号值。在实际应用中，TDI引脚是串行输入至JTAG接口解耦控制模块101的，假设耦合控制字的位宽是32，那么经过32个TCK时钟后，移位数据寄存器202中暂存的才是一个完整的耦合控制字，也就是移位数据寄存器202需要将每个TCK时钟的TDI的信号值进行暂存，也就是一个完整的耦合控制字是由预设控制字位数的TCK时钟的TDI的信号值构成的。

在一个实施例中，在JTAG接口处于耦合状态时，意味着引脚功能已经是JTAG功能，JTAG接口解耦控制模块101无需通过捕获耦合控制字以将引脚功能切换为JTAG功能，基于此，捕获字寄存器被配置为在JTAG接口处于耦合状态时，停止耦合控制字的捕获。而在JTAG接口处于解耦状态时，意味着引脚功能是功能模块105，存在引脚功能切换至JTAG功能的可能性，JTAG接口解耦控制模块101需要通过捕获耦合控制字以将引脚功能切换为JTAG功能，基于此，捕获字寄存器被配置为在JTAG接口处于解耦状态时，启动耦合控制字的捕获，以在接收到耦合控制字捕获请求信号时，进行耦合控制字的捕获。

在一个实施例中，在计数溢出判别单元204判别得到测试时钟计数器203的计数值与预设控制字位数相等的情况下，向测试时钟计数器203发出清零请求信号，清零请求信号能够用于将测试时钟计数器203的计数值进行清零，从而使得测试时钟计数器203能够对下一轮的测试时钟进行计数。

在一个实施例中，还提供了应用于JTAG接口解耦控制模块101上的接口解耦和耦合控制流程，如图3所示，图3示出了JTAG接口解耦控制模块的接口解耦和耦合控制流程示意图。

步骤1，系统复位是指将整个系统恢复到初始状态或者某种已知的状态的过程。在数字系统中，系统复位通常包括对处理器、外设、寄存器、存储器等各个部分进行初始化，以确保系统在启动或者特定条件下能够正常工作。

步骤2，加载解耦控制参数。这里，控制参数加载单元201从非易失性存储器102内部加载控制参数，其中，控制参数包括预设耦合控制字、JTAG解耦激活和预设控制字位数。

步骤3，复位解除。复位解除通常指的是解除系统复位状态，使系统恢复到正常工作状态，标志着系统已经准备好接受新的指令和开始正常的操作。

步骤4，判断JTAG解耦激活的数值是否为1。这里判断JTAG解耦激活的数值是用于确定JTAG接口和功能接口的状态。可以理解的，JTAG解耦激活的数值是用于确定JTAG接口是否处于解耦状态，其中，在JTAG解耦激活的数值为1的情况下，执行步骤5；在JTAG解耦激活的数值为0的情况下，执行步骤8。

步骤5，将JTAG接口切换为解耦状态，将功能模块接口切换为耦合状态。在实际应用中，这里的JTAG接口的解耦状态和功能模块接口的耦合状态可以通过控制模块输出的信号控制。具体地，控制单元207具有两路输出，控制单元207的输出端1输出的是JTAG接口解耦使能信号，其中，输出的JTAG接口解耦使能信号为有效状态，使得JTAG接口能够与芯片的引脚解耦。控制单元207的输出端2输出的是功能模块接口解耦使能信号，其中，输出的功能模块接口解耦使能信号为禁用状态，使得功能模块接口耦合至芯片的引脚。

步骤6，捕获耦合控制字。在JTAG接口处于解耦状态的过程中，可能存在JTAG接口需要切换至耦合状态的需求，而JTAG接口切换至耦合状态是由耦合控制字触发的，基于此，需要捕获耦合控制字以利用捕获控制字将JTAG接口切换至耦合状态。

步骤7，判断耦合控制字是否与预设耦合控制字匹配。这里，通过判断耦合控制字与预设耦合控制字是否匹配，能够确定是否将JTAG接口由解耦状态切换至耦合状态。在耦合控制字与预设耦合控制字匹配的情况下，执行步骤8；在耦合控制字与预设耦合控制字不匹配的情况下，返回至步骤6，继续捕获耦合控制字。

步骤8，将JTAG接口切换至耦合状态，将功能模块接口切换至解耦状态。具体地，控制单元207的输出端1输出的JTAG接口解耦使能信号置为禁用状态，使得JTAG接口与芯片引脚再耦合；控制单元207的输出端2输出的功能模块接口解耦使能信号置为有效状态，使得功能模块接口从芯片引脚解耦。

在一个实施例中，图4示出了JTAG接口解耦控制模块捕获耦合控制字的流程，包括：

步骤S401，在确定JTAG接口处于解耦状态下，接收TCK引脚输入的测试时钟和TDI引脚输入的信号值。

这里，TCK引脚会输入测试时钟，TDI引脚会输入信号值。在确定JTAG接口处于解耦状态下，JTAG接口解耦控制模块101会接收TCK引脚输入的测试时钟和TDI引脚输入的信号值。

步骤S402，对输入的测试时钟进行计数，并存储信号值。

这里，JTAG接口解耦控制模块101会对TCK引脚输入的测试时钟进行计数，并会将TDI引脚输入的信号值暂存至移位数据寄存器202中。在实际应用中，TCK的作用是提供时钟脉冲，用于推动TDI的信号值，在移位数据寄存器202会捕获TDI的信号值的过程中，TCK会在每个时钟周期推动一位数据，这样TDI的信号值会被捕获到移位数据寄存器202中。

步骤S403，在输入的测试时钟的计数值与预设控制字位数相等时，获取耦合控制字，并将计数值清零。

在实际应用中，TDI引脚的信号值是串行输入至JTAG接口解耦控制模块101，假设耦合控制字的位宽是32，那么需要经过32个TCK时钟后，才能得到完整的耦合控制字，也就是说，一个完整的耦合控制字是在预设控制字位数的测试时钟内TDI引脚输出的信号值构成的，其中，耦合控制字的位宽是由预设控制字位数确定的，也就是说，当输入的测试时钟的计数值与预设控制字位数相等时，JTAG接口解耦控制模块101已经得到完整的耦合控制字，从而提取暂存在移位数据寄存器202中的耦合控制字，利用耦合控制字判断JTAG接口是否需要从解耦状态切换至耦合状态。

另外，还需要对时钟输入的计数值进行清零，以对下一个输入的测试时钟的个数进行统计。

在一个实施例中，在JTAG接口处于耦合状态的情况下，意味着引脚功能已经是JTAG功能，JTAG接口解耦控制模块101不需要再去捕获耦合控制字，以判断是否需要将引脚功能切换为JTAG功能，因此，关闭向JTAG接口解耦控制模块101输入的测试时钟和信号值，降低功耗。

在上述实施例中，JTAG接口解耦控制模块通过JTAG解耦激活和JTAG接口耦合信号，可以动态更改芯片默认引脚功能以适配不同阶段的不同需求，而且采用的是纯数字逻辑设计控制JTAG接口的解耦和耦合，无须软件参数，确保了系统的稳定性。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种JTAG接口解耦控制模块，其特征在于，包括：

控制参数加载单元（201），用于在复位期间从非易失性存储器（102）内部加载控制参数；所述控制参数包括预设耦合控制字、JTAG解耦激活和预设控制字位数；

移位数据寄存器（202），用于暂存外部的TCK引脚和TDI引脚输入的耦合控制字；

测试时钟计数器（203），用于对TCK引脚输入的测试时钟进行计数；

计数溢出判别单元（204），分别与所述测试时钟计数器（203）、所述控制参数加载单元（201）、捕获控制字寄存器（205）和控制字判别单元（206）连接，所述计数溢出判别单元（204）被配置为在所述测试时钟计数器（203）的计数值与所述预设控制字位数相等时，向所述捕获控制字寄存器（205）发出耦合控制字捕获请求信号，向所述控制字判别单元（206）发出耦合控制字判别信号；

捕获控制字寄存器（205），用于从所述移位数据寄存器（202）中捕获耦合控制字；

控制字判别单元（206），分别与所述控制参数加载单元（201）和所述捕获控制字寄存器（205）连接，用于对所述耦合控制字与所述预设耦合控制字进行比较，输出JTAG接口耦合信号；

控制单元（207），所述控制单元（207）的输入包括所述JTAG接口耦合信号和所述JTAG解耦激活，用于根据所述JTAG解耦激活和所述JTAG接口耦合信号，输出JTAG接口解耦使能信号和功能模块接口解耦使能信号；其中，所述JTAG接口解耦使能信号用于切换JTAG接口的状态；所述功能模块接口解耦使能信号用于切换功能模块接口的状态。

2.根据权利要求1所述的JTAG接口解耦控制模块，其特征在于，所述控制单元（207）被配置为：

在所述JTAG解耦激活的数值为0的情况下，将JTAG接口解耦使能信号置为禁用状态，并将功能模块接口解耦使能信号置为有效状态；

在所述JTAG解耦激活的数值为1的情况下，将所述JTAG接口解耦使能信号置为有效状态，并所述功能模块接口解耦使能信号置为禁用状态；

在所述JTAG解耦激活的数值为1的情况下，满足所述JTAG接口耦合信号为有效状态，将JTAG接口解耦使能信号置为禁用状态，并将所述功能模块接口解耦使能信号置为有效状态；

在所述JTAG解耦激活的数值为1的情况下，满足所述JTAG接口耦合信号为禁用状态，将所述JTAG接口解耦使能信号置为有效状态，并将所述功能模块接口解耦使能信号置为禁用状态。

3.根据权利要求1所述的JTAG接口解耦控制模块，其特征在于，所述JTAG接口解耦控制模块还包括JTAG信号门控制单元（208），其中，

所述JTAG信号门控制单元（208）的输入包括TCK引脚输入的测试时钟、TDI引脚输入的信号值和所述JTAG接口耦合信号；

所述JTAG信号门控制单元（208）被配置为在JTAG接口处于耦合状态时，关闭TCK引脚和TDI引脚向所述JTAG信号门控制单元（208）的信号输入；在JTAG接口处于解耦状态时，打开TCK引脚和TDI引脚向所述JTAG信号门控制单元（208）的信号输入。

4.根据权利要求1所述的JTAG接口解耦控制模块，其特征在于，所述移位数据寄存器（202）在所述测试时钟的上升沿的驱动下，暂存TDI引脚输入的信号值，以实现对所述耦合控制字的暂存。

5.根据权利要求1所述的JTAG接口解耦控制模块，其特征在于，所述捕获控制字寄存器（205）被配置为在JTAG接口处于耦合状态时，停止耦合控制字的捕获；在JTAG接口处于接口状态时，启动耦合控制字的捕获。

6.根据权利要求1所述的JTAG接口解耦控制模块，其特征在于，所述计数溢出判别单元（204）还配置为在所述测试时钟计数器（203）的计数值与所述预设控制字位数相等时，向所述测试时钟计数器（203）发出清零请求信号，以对所述测试时钟计数器（203）的计数值进行清零。

7.一种JTAG接口解耦控制方法，其特征在于，应用于权利要求1至6中任一项所述的JTAG接口解耦控制模块（101），所述方法包括：

在复位期间从非易失性存储器（102）内部加载控制参数；所述控制参数包括预设耦合控制字和JTAG解耦激活；

在复位解除后，根据所述JTAG解耦激活的数值，确定JTAG接口和功能接口的状态；

在确定JTAG接口处于解耦状态的情况下，捕获耦合控制字，并将所述耦合控制字与所述预设耦合控制字进行比较，得到比较结果；

根据所述比较结果和所述JTAG解耦激活的数值，切换JTAG接口和功能接口的状态。

8.根据权利要求7所述的方法，其特征在于，所述控制参数还包括预设控制字位数；所述在确定JTAG接口处于解耦状态的情况下，捕获耦合控制字，包括：

在确定JTAG接口处于解耦状态下，接收TCK引脚输入的测试时钟和TDI引脚输入的信号值；

对输入的所述测试时钟进行计数，并存储所述信号值；

在输入的所述测试时钟的计数值与所述预设控制字位数相等时，获取所述耦合控制字，并将计数值清零；其中，所述耦合控制字是在预设控制字位数的测试时钟内的信号值构成的。

9.根据权利要求7所述的方法，其特征在于，所述方法还包括：

在确定JTAG接口处于耦合状态下，关闭TCK引脚输入的测试时钟和TDI引脚输入的信号值。

10.一种JTAG接口解耦控制系统，其特征在于，包括：非易失性存储器（102）、JTAG控制模块（103）、与所述JTAG控制模块（103）相连的第一输入输出控制模块（104）、功能模块（105）、与所述功能模块（105）相连的第二输入输出控制模块（106）和权利要求1至6中任一项所述的JTAG接口解耦控制模块（101），其中，

所述非易失性存储器（102）与所述JTAG接口解耦控制模块（101）相连；

所述JTAG控制模块（103）的输入输出控制模块和功能模块（105）的输入输出控制模块分别与所述JTAG接口解耦控制模块（101）的输出端连接，用于根据JTAG接口解耦控制模块（101）的输出信号控制接口状态，以基于JTAG接口解耦控制模块（101）的外部引脚将数据输入至所述JTAG接口解耦控制模块（101）。