CN117479673A - 显示面板 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 claims description 74
- 239000002184 metal Substances 0.000 claims description 74
- 239000010410 layer Substances 0.000 description 97
- 239000003990 capacitor Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
本申请公开一种显示面板，包括多个像素单元、多条数据线、多个第一电线组、多个第二电线组，像素单元包括沿第一方向分布的多个子像素，多条数据线沿第一方向分布且位于相邻的子像素之间，数据线包括位于相邻的像素单元之间的第一数据线，第一电线组位于相邻像素单元之间，第一电线组包括两条第一数据线和位于两条第一数据线之间的第一电源线，第二电线组位于其他相邻像素单元之间，第二电线组包括两条第一数据线和位于两条一数据线之间的第二电源线，第一电源线和第二电源线同层设置，第一电源线和第二电源线与第一数据线异层设置，可降低第一电源线/第二电源线与对应相邻的第一数据线之间的短路风险，改善显示面板的线不良现象。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种显示面板。
背景技术
OLED显示屏由于具有轻薄、对比度高、可弯曲、响应速度快等优点，在小尺寸显示(如手机)上的应用成为市场主流，在中大尺寸显示(如电脑、电视)上的应用也日益增多。但OLED显示屏的良率提升仍然是各大面板厂面对的难题。提升OLED显示屏的良率可从阵列基板上的布线入手。现有的大尺寸阵列基板上的布线存在走线之间易短路、相邻走线之间易形成串扰等线不良问题。
综上，现有的阵列基板的布线有待于改进。
发明内容
本发明实施例提供一种显示面板，以解决现有的阵列基板的布线存在线不良，进而影响显示产品良率的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明实施例提供一种显示面板，包括：
阵列分布的像素单元，所述像素单元包括沿第一方向分布的多个子像素；
多条数据线，沿所述第一方向分布，且位于相邻的所述子像素之间，所述数据线包括位于相邻的所述像素单元之间的第一数据线；
多个第一电线组，位于相邻的所述像素单元之间，所述第一电线组包括两条所述第一数据线和位于两条所述第一数据线之间的第一电源线；以及
多个第二电线组，位于其他相邻的所述像素单元之间，所述第二电线组包括两条所述第一数据线和位于两条所述第一数据线之间的第二电源线；其中，
所述第一电源线和所述第二电源线同层设置，所述第一电源线和所述第二电源线与所述第一数据线异层设置。
在本申请的一些实施例中，所述显示面板包括：
底层金属层，包括遮光层、所述第一电源线、所述第二电源线；
第一金属层，设置于所述底层金属层上，包括所述第一数据线。
在本申请的一些实施例中，所述显示面板还包括：
第二金属层，设置于所述第一金属层上，包括均沿第二方向分布的多条扫描线和多条第一连接走线，所述扫描线与所述数据线相互交错形成多个像素区域，所述子像素一一对应位于所述像素区域内，所述第一连接走线电连接多条所述第一电源线。
在本申请的一些实施例中，所述显示面板包括：
底层金属层，包括遮光层、所述第一数据线；
第二金属层，设置于所述底层金属层上，包括所述第一电源线和所述第二电源线。
在本申请的一些实施例中，所述显示面板还包括：
第一金属层，设置于所述底层金属层和所述第二金属层之间，包括均沿第二方向分布的多条扫描线和多条第一连接走线，所述扫描线与所述数据线相互交错形成多个像素区域，所述子像素一一对应位于所述像素区域内，所述第一连接走线电连接多条所述第一电源线。
在本申请的一些实施例中，所述数据线还包括和位于像素单元内的相邻所述子像素之间的第二数据线，所述底层金属层包括所述第二数据线。
在本申请的一些实施例中，所述第一电源线的线宽和所述第二电源线的线宽为10～14微米。
在本申请的一些实施例中，所述显示面板还包括多条降阻线，所述降阻线与所述第一连接走线同层设置，任一所述降阻线与所述第一电源线或所述第二电源线电连接。
在本申请的一些实施例中，所述降阻线、所述第一电源线、所述第二电源线的延伸方向相同，且部分所述降阻线在其对应电连接的所述第一电源线上的正投影位于所述第一电源线上，其余所述降阻线在其对应电连接的所述第二电源线上的正投影位于所述第二电源线上。
在本申请的一些实施例中，所述第一电线组和所述第二电线组沿所述第一方向交替排布于相邻的所述像素单元之间。
本申请的有益效果为：本申请的实施例提供的显示面板，包括阵列分布的像素单元、多条数据线、多个第一电线组、多个第二电线组，像素单元包括沿第一方向分布的多个子像素，多条数据线沿第一方向分布且位于相邻的所述子像素之间，数据线包括位于相邻的像素单元之间的第一数据线，第一电线组位于相邻的像素单元之间，第一电线组包括两条第一数据线和位于两条第一数据线之间的第一电源线，第二电线组位于其他相邻的像素单元之间，第二电线组包括两条第一数据线和位于两条一数据线之间的第二电源线；其中，第一电源线和第二电源线同层设置，第一电源线和第二电源线与第一数据线异层设置。通过将第一电源线和第二电源线与第一数据线异层设置，可降低第一电源线/第二电源线与对应相邻的第一数据线之间的短路风险，改善显示面板的线不良现象。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的显示面板的平面布线示意图；
图2为本申请实施例提供的像素驱动电路的电路原理示意图；
图3为本申请实施例提供的显示面板的膜层叠构示意图；
图4为本申请其他实施例提供的显示面板的平面布线示意图。
附图标记说明：
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。第一特征在第二特征“上”或可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，可以是固定连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
如图1所示，本申请提供一种显示面板，包括阵列分布的像素单元100、多条数据线50、多个第一电线组60、多个第二电线组70。其中，所述像素单元100包括沿第一方向X分布的多个子像素110，具体地，所述像素单元100可包括三个颜色不同的子像素110，如红色子像素110、绿色子像素110以及蓝色子像素110。所述数据线50沿第一方向X分布，且位于相邻的所述子像素110之间，一条所述数据线50电连接一列所述子像素110，用于传输数据电压信号Vdata以驱动子像素110发光。所述第一电线组60位于相邻的像素单元100之间，所述第二电线组70位于其他相邻的所述像素单元100之间。
请继续参阅图1，所述数据线50包括第一数据线51和第二数据线52，所述第一数据线51位于相邻的像素单元100之间，所述第二数据线52位于像素单元100内的相邻子像素110之间。
所述第一电线组60包括两条第一数据线51和位于两条第一数据线51之间的第一电源线61，所述第一电源线61用于接入恒定的电源正电压Vdd，所述第一电源线61与子像素110的发光二极管的阳极电连接。所述第一电源线61两侧的第一数据线51分别对应电连接一列子像素110。
所述第二电线组70包括两条第一数据线51和位于两条第一数据线51之间的第二电源线71，所述第二电源线71用于接入恒定的电源低电压Vss，所述第二电源线71与子像素110的发光二极管的阴极电连接。所述第二电源线71两侧的第一数据线51分别对应电连接一列子像素110。
所述第一电线组60和所述第二电线组70沿所述第一方向交替排布于相邻的所述像素单元100之间。
请参阅图1，一个像素单元100的两侧分别设置所述第一电线组60和所述第二电线组70，该像素单元100内的两相邻子像素110之间设有一条第二数据线52，另外两相邻子像素110之间设有一条感应信号线84。像素单元100的三个子像素110中，位于外侧的两个子像素110分别与第一电线组60中对应邻近的第一数据线51、第二电线组70中对应邻近的第一数据线51连接，中间的一子像素110与该第二数据线52电连接。一条感应信号线84电连接同一像素单元100的三个子像素110。
在本申请的实施例中，所述第一电源线61和第二电源线71同层设置，所述第一电源线61和所述第二电源线71与所述第一数据线51异层设置，如此设计，可将第一电源线61/第二电源线71与相邻的两条第一数据线51隔开，以降低第一电源线61/第二电源线71与相邻的第一数据线51之间产生短路的风险，以及降低第一电源线61/第二电源线71与相邻的第一数据线51之间的电容耦合作用，可改善显示面板的线不良和串扰。
所述显示面板包括阵列分布的像素驱动电路，所述像素驱动电路与所述子像素110电连接，以驱动对应的所述子像素110发光。具体地，所述像素驱动电路可为3T1C(3个晶体管和1个电容)电路、6T1C电路或7T1C电路等，本申请以3T1C电路为例进行说明。
请参阅图1，所述显示面板还包括多条沿第二方向Y分布的扫描线83和多条沿第一方向X分布的感应信号线84，所述扫描线83与所述数据线相互交叉限定出多个像素区域101，所述子像素110一一对应位于所述像素区域101内，所述感应信号线84位于所述像素单元100内的相邻子像素110之间，所述感应信号线84用于传输恒定的低电压Vsense。
请参阅图2，所述像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及存储电容Cs，所述第一晶体管T1可为驱动晶体管，所述第二晶体管T2可为开关晶体管，所述第三晶体管T3可为感应晶体管。所述第一晶体管T1、所述第二晶体挂T2、所述T3晶体管可为P型晶体管，在其他实施例中也可为N型晶体管。
所述第二晶体管T2的栅极与扫描线83电连接，所述第二晶体管T2的源极和漏极中的一者与数据线电连接，所述第二晶体管T2的源极和漏极中的另一者与所述第一晶体管的栅极电连接。所述第一晶体管的源极和漏极中的一者与所述第一电源线61电连接，所述第一晶体管的源极和漏极中的另一者与所述第三晶体管的源极和漏极中的一者电连接，所述第三晶体管的源漏和漏极中的另一者与感应信号线84电连接，所述第三晶体管的栅极与所述扫描线83电连接。所述存储电容的第一电极板11电连接于所述第二晶体管的源极和漏极中的另一者与所述第一晶体管的栅极之间，所述存储电容的第二电极板21电连接所述第一晶体管的源极和漏极中的另一者与所述第三晶体管的源极和漏极中的一者之间，所述第一晶体管的源极和漏极中的另一者还连接一发光二极管的阳极，所述发光二极管的阴极电连接所述第二电源线71。
所述像素驱动电路驱动显示面板发光，在一帧显示时间内，包括复位阶段t1，数据写入阶段t2以及发光阶段t3。
请参阅图2，在复位阶段t1，扫描线83等于对应的低电位以控制第二晶体管T2开启，数据线上的数据电压信号Vdata等于对应的低电位通过第二晶体管T2传输至第一晶体管T1的栅极31以复位第一晶体管T1的栅极31，同时，第三晶体管T3的栅极等于对应的低电位以控制第三晶体管T3开启，感应信号线84上的复位电压信号Vsense恒等于对应的低电位通过第三晶体管T3传输至第一晶体管T1的源极41以复位第一晶体管T1的源极41；
数据写入阶段t2，扫描线83维持对应的低电位以维持第二晶体管T2开启，数据线上的数据电压信号Vdata等于对应的高电位通过第二晶体管T2传输至第一晶体管T1的栅极31，使得第一晶体管T1的栅极31的栅极电压Vg等于Vdata，同时，第三晶体管T3的栅极等于对应的低电位以维持第三晶体管T3开启，感应信号线84上的复位电压信号Vsense恒等于对应的低电位通过第三晶体管T3传输至第一晶体管T1的源极41，保持发光二极管LED截止；
发光阶段t3，扫描线83等于对应的高电位以控制第二晶体管T2、第三晶体管T3关闭，初始时刻第一晶体管T1的栅极31的栅极电压Vg仍然等于Vdata，第一电源线61上的电压信号Vdd恒等于对应的高电位，第二电源线71上的信号电压Vss恒等于对应的低电位，发光二极管LED导通，驱动电流Ids以第一电流值I1流经发光二极管LED。
请参阅图3，本申请实施例的显示面板包括底层金属层10、设置于所述底层金属层10上的第一金属层30、设置于所述第一金属层30上的第二金属层40，以及位于所述第一金属层30和所述第二金属层40之间的半导体层20。可以理解的是，所述底层金属层10、所述半导体层20、所述第一金属层30以及所述第二金属层40中的两两膜层之间均设有绝缘层以起到隔离绝缘的作用。
其中，所述半导体层20包括像素驱动电路的有源层，即各个晶体管的有源层。所述半导体层20的材料包括但不限于铟镓锌氧化物(IGZO)。
所述底层金属层10至少用于形成遮光层12，所述遮光层12与所述有源层的沟道正对设置，即所述有源层的沟道在所述遮光层12上的正投影位于所述遮光层12内，所述遮光层12用于遮挡环境光，避免环境光照射至所述有光层的沟道，对晶体管的电性产生不良影响。
在本申请的实施例中，所述底层金属层10还包括感应信号线84。
所述第一金属层30至少用于形成各个晶体管的栅极。所述第二金属层40至少用于形成各个晶体管的源极和漏极。
通常会将数据线、第一电源线61以及第二电源线71均设计在底层金属层10，即底层金属层10还包括数据线、第一电源线61以及第二电源线71，但此种设计中，如图1所示，由于第一电源线61与两数据线邻近，第二电源线71与两数据线邻近，若同层设置，会导致第一电线组60中的信号线之间相互短路、第二电线组70中的信号线相互短路，以及还会出现第一电源线61/第二电源线71与其相邻数据线之间产生耦合电容，出现串扰。因此本申请实施例，将与第一电源线61、第二电源线71相邻的第一数据线51设置在第一金属层30或第二金属层40，第一数据线51设置在底层金属层10；或将第一数据线51设置在第一金属层30或第二金属层40，将第一电源线61、第二电源线71设置在底层金属层10，如此以改善第一电线组60/第二电线组70中的相邻信号线之间的线不良、串扰。
具体地，请参阅图1，在一些实施例中，所述底层金属层10包括遮光层12、第一电源线61和第二电源线71。所述第一金属层30包括栅极、第一数据线51。
进一步地，由于第二数据线52位于像素单元100内的相邻子像素110之间，不与第一电源线61/第二电源线71邻近，与第一电源线61/第二电源线71发生短路的几率较小，因此所述第二数据线52可与所述第一电源线61、所述第二电源线71同层设置，即所述底层金属还进一步包括所述第二数据线52。
所述底层金属层10还包括所述存储电容的第一极板，通过将第一数据线51设置在与第一极板不同层的第一金属层30，可避免第一极板与第一数据线51之间发生短路。
所述有源层还包括所述存储电容的第二极板，所述第二极板与所述第一极板正对设置。
所述第二金属层40还包括与所述第一极板对应的金属块43，所述金属块43通过过孔与所述第一极板电连接，即所述存储电容由三层导电层构成。
所述第二金属层40还包括多条所述扫描线83和多条第一连接走线81，所述扫描线83和所述第一连接走线81均沿所述第二方向分布，沿第一方向延伸。所述扫描线83电连接一行子像素110，具体地与一行子像素110对应的第二晶体管T2的栅极以及第三晶体管T3的栅极电连接。
每一所述第一连接走线81电连接所述多条第一电源线61，所述多条第一连接走线81与所述多条第一电源线61电连接，形成网格状图案。如此设计，可提高第一电源线61的驱动能力，保证某个位置的第一电源线61断线后，可以通过其他路径提供Vdd电压，避免因第一电源线61断线造成显示异常，同时通过多路径传输Vdd电压，也能起到降低IR-drop(电压降)的作用。
通过将沿第一方向延伸的扫描线83和第一连接走线81设计在第二金属层40，沿第二方向延伸的第一数据线51设计在第一金属层30，虽然两层金属层的布线的层间间距较小，但由于两层金属层的布线之间的重叠面积较小，因此产生的层间短路风险也会较低。
在本申请的实施例中，所述第一电源线61的线宽和所述第二电源线71的线宽为10～14微米，具体可为11微米、12微米或13微米等。相比于将第一电源线61/第二电源线71与其相邻的第一数据线51同层设置时的第一电源线61/第二电源线71的线宽(8微米)，本申请实施例可提高第一电源线61和第二电源线71的线宽，减小第一电源线61和第二电源线71的电阻，以改善第一电源线61/第二电源线71在远端近端传输电压信号的电压降影响。
进一步地，所述显示面板还包括多条降阻线82，任一所述降阻线82与所述第一电源线61或所述第二电源线71电连接。如此以增加第一电源线61和第二电源线71的面积，进而降低第一电源线61和第二电源线71的电阻，以改善第一电源线61/第二电源线71在远端近端传输电压信号的电压降影响。
所述降阻线82与所述第一连接走线81同层设置，所述降阻线82可通过与第一连接走线81接触连接的方式，来实现与第一电源线61/第二电源线71的电连接，也可通过过孔直接与第一电源线61/第二电源线71接触连接。即在此实施例中，所述第二金属层40还可包括所述降阻线82。
进一步地，所述降阻线82、所述第一电源线61、所述第二电源线71的延伸方向相同。为降低金属的占地面积，与所述第一电源线61连接的降阻线82位于该所述第一电源线61所在区域内，与所述第二电源线71连接的降阻线82位于该所述第二电源线71所在区域内。即部分所述降阻线82在其对应电连接的所述第一电源线61上的正投影位于所述第一电源线61上，其余所述降阻线82在其对应电连接的所述第二电源线71上的正投影位于所述第二电源线71上。
请参阅图4，在本申请的其他一些实施例中，与上述图1所示的实施例的区别在于，所述第一数据线51位于所述底层金属层10，所述第一电源线61和所述第二电源线71位于所述第二金属层40。即所述底层金属层10包括遮光层12和所述第一数据线51，所述第二金属层40包括第一电源线61和所述第二电源线71。
通过将第一数据线51设置在底层金属层10，第一电源线61和第二电源线71设置在第二金属层40，可降低第一电源线61/第二电源线71与其相邻的第一数据线51之间的短路风险，以及降低电容耦合作用。
在此种实施例中，同样可加宽所述第一电源线61和所述第二电源线71的线宽，将所述第一电源线61和所述第二电源线71的线宽设计为10～14微米，以减小第一电源线61和第二电源线71的电阻。
在此实施例中，所述多条扫描线83和所述多条第一连接走线81位于所述第一金属层30，即所述第一金属层30包括所述扫描线83和所述第一连接走线81。通过将扫描线83和第一连接走线81设计在第一金属层30，可避免与位于第二金属层40的第二电极板21之间产生短路现象，可改善线不良。
由于第一连接走线81设计在第一金属层30，具有较大的设计空间，因此可加宽第一连接走线81的宽度，所述第一连接走线81的宽度为6～8微米，具体可为6.5微米、7微米或8微米，相比于将第一连接走线81位于第二金属层40的设计(由于布线空间限制，其线宽为5微米)，本实施例可减小第一连接走线81的电阻，改善第一电源线61在远端和近端传输Vdd电压产生的电压降现象。
所述降阻线82与所述第一连接走线81同层设置，换言之，所述第一金属层30还可包括所述降阻线82。
在本申请的实施例中，所述显示面板还包括依次层叠的阳极、发光层以及阴极，所述阳极对应位于每一像素区域101内。
综上，本申请的实施例提供的显示面板，包括阵列分布的像素单元100、多条数据线、多个第一电线组60、多个第二电线组70，像素单元100包括沿第一方向分布的多个子像素110，多条数据线沿第一方向分布且位于相邻的所述子像素110之间，数据线包括位于相邻的像素单元100之间的第一数据线51，第一电线组60位于相邻的像素单元100之间，第一电线组60包括两条第一数据线51和位于两条第一数据线51之间的第一电源线61，第二电线组70位于其他相邻的像素单元100之间，第二电线组70包括两条第一数据线51和位于两条一数据线之间的第二电源线71；其中，第一电源线61和第二电源线71同层设置，第一电源线61和第二电源线71与第一数据线51异层设置。通过将第一电源线61和第二电源线71与第一数据线51异层设置，可降低第一电源线61/第二电源线71与对应相邻的第一数据线51之间的短路风险，改善显示面板的线不良现象。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本发明实施例所提供的一种显示面板进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (10)
1.一种显示面板，其特征在于，包括：
阵列分布的像素单元，所述像素单元包括沿第一方向分布的多个子像素；
多条数据线，沿所述第一方向分布，且位于相邻的所述子像素之间，所述数据线包括位于相邻的所述像素单元之间的第一数据线；
多个第一电线组，位于相邻的所述像素单元之间，所述第一电线组包括两条所述第一数据线和位于两条所述第一数据线之间的第一电源线；以及
多个第二电线组，位于其他相邻的所述像素单元之间，所述第二电线组包括两条所述第一数据线和位于两条所述第一数据线之间的第二电源线；其中，
所述第一电源线和所述第二电源线同层设置，所述第一电源线和所述第二电源线与所述第一数据线异层设置。
2.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括：
底层金属层，包括遮光层、所述第一电源线、所述第二电源线；
第一金属层，设置于所述底层金属层上，包括所述第一数据线。
3.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括：
第二金属层，设置于所述第一金属层上，包括均沿第二方向分布的多条扫描线和多条第一连接走线，所述扫描线与所述数据线相互交错形成多个像素区域，所述子像素一一对应位于所述像素区域内，所述第一连接走线电连接多条所述第一电源线。
4.根据权利要求1所述的显示面板，其特征在于，所述显示面板包括：
底层金属层，包括遮光层、所述第一数据线；
第二金属层，设置于所述底层金属层上，包括所述第一电源线和所述第二电源线。
5.根据权利要求4所述的显示面板，其特征在于，所述显示面板还包括：
第一金属层，设置于所述底层金属层和所述第二金属层之间，包括均沿第二方向分布的多条扫描线和多条第一连接走线，所述扫描线与所述数据线相互交错形成多个像素区域，所述子像素一一对应位于所述像素区域内，所述第一连接走线电连接多条所述第一电源线。
6.根据权利要求3或5所述的显示面板，其特征在于，所述数据线还包括和位于像素单元内的相邻所述子像素之间的第二数据线，所述底层金属层包括所述第二数据线。
7.根据权利要求1～5任一项所述的显示面板，其特征在于，所述第一电源线的线宽和所述第二电源线的线宽为10～14微米。
8.根据权利要求3或5所述的显示面板，其特征在于，所述显示面板还包括多条降阻线，所述降阻线与所述第一连接走线同层设置，任一所述降阻线与所述第一电源线或所述第二电源线电连接。
9.根据权利要求8所述的显示面板，其特征在于，所述降阻线、所述第一电源线、所述第二电源线的延伸方向相同，且部分所述降阻线在其对应电连接的所述第一电源线上的正投影位于所述第一电源线上，其余所述降阻线在其对应电连接的所述第二电源线上的正投影位于所述第二电源线上。
10.根据权利要求1所述的显示面板，其特征在于，所述第一电线组和所述第二电线组沿所述第一方向交替排布于相邻的所述像素单元之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310134800.1A CN117479673A (zh) | 2023-02-03 | 2023-02-03 | 显示面板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310134800.1A CN117479673A (zh) | 2023-02-03 | 2023-02-03 | 显示面板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117479673A true CN117479673A (zh) | 2024-01-30 |
Family
ID=89633680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310134800.1A Pending CN117479673A (zh) | 2023-02-03 | 2023-02-03 | 显示面板 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117479673A (zh) |
-
2023
- 2023-02-03 CN CN202310134800.1A patent/CN117479673A/zh active Pending
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Legal Events
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