CN117472146A - 一种实时时钟电路和计算设备 - Google Patents

Abstract

本发明涉及电子电路技术领域，公开了一种实时时钟电路和计算设备。包括：与各关键计数单元一一对应的若干门控时钟；与各门控时钟连接的门控时钟控制单元，其用于根据各门控时钟的计数范围生成对应的若干时钟控制信号，将各时钟控制信号分别发送至对应的各门控时钟以控制各门控时钟的开启或关闭；与各门控时钟一一对应连接的若干低耗多位触发器，其用于接收连接的门控时钟发送的时钟信号并根据时钟信号生成计数信号，输出所有低耗多位触发器生成的计数信号以得到当前时钟，其中，每个低耗多位触发器包括根据数据位宽并联的若干基础多位触发器，数据位宽与连接的门控时钟对应的关键计数单元的计数范围关联。本发明有效降低了RTC芯片的面积和功耗。

Description

一种实时时钟电路和计算设备

技术领域

本发明涉及电子电路技术领域，尤其涉及一种实时时钟电路和计算设备。

背景技术

RTC（Real-Time Clock，实时时钟）芯片和RTC功能模块分别是消费类电子产品和工业控制领域中应用最广泛的芯片和芯片子模块，能够适用于一切需要微功耗和准确计时场景，例如手机、电视机、复费率电表、高精度时钟、可编程时间控制器和数码相机等场景。RTC芯片的基本功能是向 MCU（Microcontroller Unit，微控制单元）等主系统处理器提供时、分、秒、日历等时间信息，在主系统掉电以后由片内或片外的备用电池供电，继续保持片内时钟的运行，使得RTC芯片的功耗直接影响着续航时间，因此功耗是RTC芯片的关键性能指标。

相关技术中，通常针对RTC芯片的精度和频率锁定及自校准进行改善，仍存在RTC芯片功耗高和面积大的问题。因此，亟需提出一种实时时钟电路来解决上述问题。

发明内容

有鉴于此，本发明提出了实时时钟电路和计算设备。

基于上述目的，本发明实施例的一方面提供了一种实时时钟电路，该实时时钟电路具体包括：

与各关键计数单元一一对应的若干门控时钟；以及

与各所述门控时钟连接的门控时钟控制单元，所述门控时钟控制单元用于根据各所述门控时钟的计数范围生成对应的若干时钟控制信号，并将各所述时钟控制信号分别发送至对应的各所述门控时钟以控制各所述门控时钟的开启或关闭；

与各所述门控时钟一一对应连接的若干低耗多位触发器，各所述低耗多位触发器用于接收连接的所述门控时钟发送的时钟信号并根据所述时钟信号生成计数信号，输出所有所述低耗多位触发器生成的所述计数信号以得到当前时钟，

其中，每个所述低耗多位触发器包括根据数据位宽并联的若干基础多位触发器，所述数据位宽与连接的所述门控时钟对应的所述关键计数单元的计数范围关联。

在一些实施方式中，所述门控时钟控制单元还配置为：

响应于所述门控时钟对应的关键计数单元不为秒，根据所述门控时钟的计数范围设置第一计数值和第二计数值；

获取所述门控时钟连接的所述低耗多位触发器接收的第一计数信号，并判断所述第一计数信号是否满足小于所述第一计数值或大于所述第二计数值；

响应于所述第一计数信号满足小于所述第一计数值或大于所述第二计数值，将所述时钟控制信号的值置为一，并向所述门控时钟发送所述时钟控制信号以控制所述门控时钟开启，其中，所述第一计数信号为由与所述低耗多位触发器串联的上一个低耗多位触发器生成的计数信号。

在一些实施方式中，所述门控时钟控制单元还配置为：

响应于所述第一计数信号大于所述第一计数值且小于所述第二计数值，将对应的所述时钟控制信号的值置为零，并向对应的所述门控时钟发送所述时钟控制信号以控制所述门控时钟关闭。

在一些实施方式中，所述门控时钟控制单元还配置为：

响应于所述门控时钟对应的关键计数单元为秒，直接将所述时钟控制信号的值置为一以控制所述门控时钟一直开启。

在一些实施方式中，所述低耗多位触发器还配置为：

响应于串联的上一个低耗多位触发器生成的计数信号满足所述低耗多位触发器连接的所述门控时钟的计数范围的最大值，将所述门控时钟发送的所述时钟信号加一以得到所述计数信号。

在一些实施方式中，所述实时时钟电路还包括中断控制器，所述中断控制器用于从所述低耗多位触发器收集或产生中断信号，并根据各所述中断信号的中断优先级将各所述中断信号进行上报或锁存。

在一些实施方式中，所述中断控制器还配置为：

响应于收集到或产生所述中断信号且所述中断信号的中断优先级不为第一优先级，将所述中断信号锁存于所述中断控制器内；

查询与所述中断优先级匹配的第二低耗多位触发器；

响应于所述第二低耗多位触发器接收到的第二计数信号满足第二计数范围，将所述中断控制器内锁存的所述中断优先级对应的全部所述中断信号发送至中央处理器，其中，所述第二计数信号由与所述第二低耗多位触发器串联的上一个低耗多位触发器发送。

在一些实施方式中，所述中断控制器还配置为：

响应于所述中断控制器内锁存的所述中断优先级对应的全部所述中断信号发送完成，释放用于锁存所述中断优先级对应的全部所述中断信号的锁存器的值。

在一些实施方式中，所述中断控制器还配置为：

响应于收集到或产生所述中断信号且所述中断信号的中断优先级为第一优先级，直接将所述中断信号发送至中央处理器。

在一些实施方式中，各所述低耗多位触发器之间按照所述关键计数单元的顺序进行串联，其中，所述关键计数单元的顺序为根据各所述关键计数单元的时长按照由短到长的排序。

在一些实施方式中，所述实时时钟电路还包括寄存器单元，所述寄存器单元用于配置各所述中断信号的中断优先级。

在一些实施方式中，所述基础多位触发器包括2位触发器类型和3位触发器类型。

在一些实施方式中，所述实时时钟电路还包括分频器，所述分频器用于将输入时钟进行分频以输出1Hz的时钟信号至各所述门控时钟。

在一些实施方式中，所述关键计数单元包括年、月、日、时、分和秒。

本发明实施例的另一方面，还提供了一种计算设备，包括中央处理器和如上所述的实时时钟电路，所述中央处理器与所述实时时钟电路中的低耗多位触发器连接。

本发明至少具有以下有益技术效果：

（1）本申请提供的实时时钟电路，通过门控时钟逻辑控制单元对年、月、日、时、分和秒的各关键计数单元实现了独立的门控时钟和中断模块的功耗控制策略，即门控时钟逻辑控制单元分别对不同门控时钟设置了对应的第一计数值和第二计数值来控制各门控时钟在特定情况上开启，避免了每个门控时钟都处于常开状态使得多位触发器内部不断接收时钟信号并对其进行翻转，导致产生大量动态功耗的情况，进一步的，门控时钟逻辑控制单元分别根据中断优先级控制各中断信号的锁存或上报，避免了中断信号频繁上报产生不必要的功耗。

（2）本申请提供的实时时钟电路，基于数据位宽将若干基础多位触发器进行并联实现了针对性对每个独立的门控时钟设置一个低耗多位触发器，既能够避免了对实时时钟电路内部器件的尺寸进行更改，达到了减少实时时钟芯片的面积的目的，又能够在不影响实时时钟电路精度和性能的前提下实现了降低实时时钟电路的功耗。

此外，本发明还提供了一种计算设备同样能实现上述技术效果，这里不再赘述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为本发明提供的实时时钟电路的一实施例的示意图；

图2为本发明提供的实时时钟电路的一实施例的结构示意图；

图3为单位触发器的一实施例的结构示意图；

图4为2位基础多位触发器的一实施例的结构示意图；

图5为3位基础多位触发器的一实施例的结构示意图；

图6为本发明提供的各低耗多位触发器的一实施例的结构示意图

图7为本发明提供的计算设备的一实施例的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

由于主系统掉电后需要使用电池供电，因此RTC芯片的功耗就直接影响着主系统的续航时间。集成电路功耗包括动态功耗和静态功耗，就芯片功耗而言，大部分芯片在正常工作时，动态功耗将占系统总功耗的90%以上，其中RTC电路上的动态功耗占主系统总功耗的40%左右，因此降低RTC电路上的功耗将会高效地减少集成电路的总功耗。另一方面，RTC电路实现时得到的RTC芯片面积也影响着芯片的成本，因此RTC芯片面积也是RTC芯片的关键性能指标，特别在大多数对芯片成本敏感的应用领域，降低RTC芯片面积也是非常有必要的。

当数据线过多导致时钟信号的驱动能力不足或产生较大延迟导致时序不满足要求时，实时时钟电路无法正常工作，相关技术中通过增大时钟端器件（如反相器）的尺寸来增强时钟信号的驱动能力，但器件尺寸的增加会导致RTC芯片面积和功耗增加。

基于上述目的，本发明实施例的第一个方面，提出了实时时钟电路的实施例。如图1所示，该实时时钟电路1具体包括与各关键计数单元一一对应的若干门控时钟10、与各门控时钟10连接的门控时钟控制单元20以及与各门控时钟10一一对应连接的若干低耗多位触发器30。

其中，门控时钟控制单元20用于根据各门控时钟的计数范围生成对应的若干时钟控制信号，并将各时钟控制信号分别发送至对应的各门控时钟以控制各门控时钟的开启或关闭。

各低耗多位触发器30用于接收连接的门控时钟发送的时钟信号并根据时钟信号生成计数信号，输出所有低耗多位触发器生成的计数信号以得到当前时钟，其中，每个低耗多位触发器包括根据数据位宽并联的若干基础多位触发器，数据位宽与连接的门控时钟对应的关键计数单元的计数范围关联。

在一些实施方式中，图2为本发明提供的实时时钟电路的一实施例的结构示意图。图2中，M_GATE为门控时钟控制单元，其通过内部计算生成多组独立的时钟控制信号（如Clk_en_s、Clk_en_m、Clk_en_h、Clk_en_d、Clk_en_mo和Clk_en_y），并将生成的时钟控制信号传递至后续对应的门控时钟中以控制时钟门控的开启和关闭。GATE为门控时钟，其可以实现控制时钟的开启和关闭，门控时钟包括由分频器产生的时钟信号和门控时钟控制单元产生的时钟控制信号两个输入信号，即当接收到的时钟控制信号的值为一时控制时钟开启以将时钟信号发送至后续对应的低耗多位触发器中，当接收到的时钟控制信号的值为零时控制时钟关闭以停止将时钟信号发送至后续对应的低耗多位触发器中。门控时钟还包括一个时钟信号（如Clk_s、Clk_m、Clk_h、Clk_d、Clk_mo和Clk_y）。关键计数单元包括年、月、日、时、分和秒。如图2所示针对每个关键计数单元都设置存在对应的门控时钟GATE，每个关键计数单元对应的门控时钟都一一连接了相应的低耗多位触发器，6 Bit-FF second为秒低耗多位触发器，6 Bit-FF minute为分低耗多位触发器，5 Bit-FF hour为时低耗多位触发器，5 Bit-FF day为天低耗多位触发器，4 Bit-FF month为月低耗多位触发器，14 Bit-FFyear为年低耗多位触发器。有上述可知低耗多位触发器包括4 Bit-FF、5 Bit-FF、6 Bit-FF和14 Bit-FF四种类型的低耗多位触发器。

在一些实施方式中，基础多位触发器包括2位触发器类型（2 Bit-FF）和3位触发器类型（3 Bit-FF）。4 Bit-FF、5 Bit-FF、6 Bit-FF和14 Bit-FF四种类型的低耗多位触发器是分别基于上述两个基础多位触发器并联得到。

在一些实施方式中，图3为单位触发器的一实施例的结构示意图。触发器是一种可以存储电路状态的电子元件，也是集成电路中最基本的元器件，如图3所示为一种单位（1bit）触发器，其包括一个主锁存器（Latch-1）和一个副锁存器（Latch-2）组成，在主锁存器和副锁存器中包含了由相反时钟信号控制的传输门结构，因此在实时时钟电路上设置存在一对相反器（inverter）来为触发器提供相反的时钟相位。图3中D为输入端，Q为输出端，CLK为时钟信号，CLK-v为CLK的反相时钟信号。在单位触发器中，每个反相器驱动一个锁存器，每个触发器需要2个inverter 和2个Latch。这种结构性能较好，但消耗了较多的inverter和latch。图4为2位基础多位触发器的一实施例的结构示意图。图5为3位基础多位触发器的一实施例的结构示意图。多位触发器是一种使用一组inverter驱动多组输入信号的触发器，可以减少时钟信号的数量、inverter的数量和latch的数量，实现节省资源并降低功耗的效果，且在RTC芯片中实时时钟电路主频较低的情况下，并不会影响到RTC芯片的性能。因为使用2位多位触发器和3位多位触发器并不需要改变时钟端器件的尺寸，因此将其作为基本多位触发器来构建更多位的触发器。即对于2位多位触发器，只需要2个inverter，4个latch，当使用2个单位触发器时，则需要4个inverter，4个latch。同样的，对于3位多位触发器，只需要2个inverter，6个latch。当使用3个单位触发器时，则需要6个inverter，6个latch。单位触发器需要消耗更多数量的时钟信号、inverter和latch，导致RTC芯片面积和功耗增加。对于不同的低耗多位触发器，其数据位宽是不同的，例如秒和分的计数范围为1-60，因此需要的数据位宽为6，对应6位多位触发器，其他的以此类推。对于4 Bit-FF、5 Bit-FF、6 Bit-FF、14 Bit-FF基于3bit-FF和2bit-FF通过并行的处理方式构造得到。例如5Bit-FF，则使用一个3bit-FF和一个2bit-FF实现，使用3bit-FF和2bit-FF通过并行的处理方式实现5Bit-FF需要4个inverter，10个latch。相比于5个单位触发器节省了器件资源，达到降低了RTC芯片面积的目的。如图6为本发明提供的各低耗多位触发器的一实施例的结构示意图。

在一些实施方式中，如图2所示的REG（Register，寄存器单元）用于根据实际的时钟时间配置实时时钟的初始值，并为不同装置产生的中断信号配置中断优先级。INT_C（Interrupt Controller，中断控制器）用于根据配置的中断优先级控制中断信号在不同中断优先级对应的条件下输出至CPU（Central Processing Unit，中央处理器）。

在一些实施方式中，时钟信号一般由外部设备输入，常用的外部设备输入方式为外接晶振（常见如1MHz和32.768KHz）和谐振电路产生，但该方式得到的时钟信号的频率一般要远高于RTC计时的时钟频率（1Hz）。因此需要通过分频器将外部输入的时钟信号（Clk_in）进行分频处理，将外部输入的时钟信号的时钟频率降低至1Hz后在通过对应门控时钟传递至相应的低耗多位触发器，如图2所示。

本申请提供的实时时钟电路，通过门控时钟逻辑控制单元对年、月、日、时、分和秒的各关键计数单元实现了独立的门控时钟和中断模块的功耗控制策略，即门控时钟逻辑控制单元分别对不同门控时钟设置了对应的第一计数值和第二计数值来控制各门控时钟在特定情况上开启，避免了每个门控时钟都处于常开状态使得多位触发器内部不断接收时钟信号并对其进行翻转，导致产生大量动态功耗的情况，进一步的，门控时钟逻辑控制单元分别根据中断优先级控制各中断信号的锁存或上报，避免了中断信号频繁上报产生不必要的功耗。本申请的实时时钟电路中还基于数据位宽将若干基础多位触发器进行并联实现了针对性对每个独立的门控时钟设置一个低耗多位触发器，既能够避免了对实时时钟电路内部器件的尺寸进行更改，达到了减少实时时钟芯片的面积的目的，又能够在不影响实时时钟电路精度和性能的前提下实现了降低实时时钟电路的功耗。

在一些实施方式中，门控时钟控制单元还配置为：响应于门控时钟对应的关键计数单元不为秒，根据门控时钟的计数范围设置第一计数值和第二计数值；获取门控时钟连接的低耗多位触发器接收的第一计数信号，并判断第一计数信号是否满足小于第一计数值或大于第二计数值；响应于第一计数信号满足小于第一计数值或大于第二计数值，将时钟控制信号的值置为一，并向门控时钟发送时钟控制信号以控制门控时钟开启，其中，第一计数信号为由与低耗多位触发器串联的上一个低耗多位触发器生成的计数信号。

在一些实施方式中，门控时钟控制单元还配置为：响应于第一计数信号大于第一计数值且小于第二计数值，将对应的时钟控制信号的值置为零，并向对应的门控时钟发送时钟控制信号以控制门控时钟关闭。

在一些实施方式中，门控时钟控制单元还配置为：响应于门控时钟对应的关键计数单元为秒，直接将时钟控制信号的值置为一以控制门控时钟一直开启。

在一些实施方式中，低耗多位触发器还配置为：响应于串联的上一个低耗多位触发器生成的计数信号满足低耗多位触发器连接的门控时钟的计数范围的最大值，将门控时钟发送的时钟信号加一以得到计数信号。

在一些实施方式中，以下对门控时钟控制单元通过内部计算生成多组独立的时钟控制信号的过程进行说明：

时钟控制信号Clk_en_s用于控制关键计数单元“秒”对应的门控时钟输入至秒低耗多位触发器（6 Bit-FF second）的时钟信号clk_s，由于时钟信号clk_s信号的时钟频率为1Hz，即每秒变化一次，因此在实时时钟电路启动工作后，保持“秒”对应的门控时钟处于常开状态，即除了在实时时钟电路初始化的过程中将时钟控制信号Clk_en_s的值初始化为0外，其余时候将时钟控制信号Clk_en_s的值始终设置为1，当“秒”对应的门控时钟检测到接收的时钟控制信号Clk_en_s的值为1时控制时钟进行开启。

时钟控制信号Clk_en_m用于控制关键计数单元“分”对应的门控时钟输入至分低耗多位触发器（6 Bit-FF minute）的时钟信号clk_m。由于clk_m信号的时钟频率也为1Hz，而分钟计数范围为1-60，即分低耗多位触发器只在秒低耗多位触发器中的计数信号（second-Q）记到60时，才会在时钟信号clk_m的基础上进行加一变化以得到“分”输出时间，并更新分低耗多位触发器的计数信号（minute-Q）。当second-Q在1-59的计数范围内时不会对时钟信号clk_m进行变化。相关技术中将外部输入的时钟信号直接连接到对应的触发器中，虽然触发器在计数信号在1-59的计数范围内时不会对时钟信号进行变化，但内部仍会对时钟信号不断进行翻转变化导致实时时钟电路产生动态功耗。而本申请中门控时钟控制单元通过对“分”对应的门控时钟设置第一计数值和第二计数值来控制“分”对应的门控时钟开启和关闭，其中，第一计数值为在分钟计数范围1-60内控制“分”对应的门控时钟关闭的最低计数值，第二计数值为在分钟计数范围1-60内控制“分”对应的门控时钟关闭的最高计数值。例如设置第一计数值为2，第二计数值为58，当秒低耗多位触发器输出的计数信号大于第一计数值且小于第二计数值（即2<second-Q<58）时，将时钟控制信号Clk_en_m的值置为0，暂时关闭“分”对应的门控时钟，即“分”对应的门控时钟检测到接收的时钟控制信号Clk_en_m的值为0时控制时钟进行关闭。当秒低耗多位触发器输出的计数信号小于第一计数值或大于第二计数值（即58<second-Q或second-Q<58）时，将时钟控制信号Clk_en_m的值置为1，暂时开启“分”对应的门控时钟，即“分”对应的门控时钟检测到接收的时钟控制信号Clk_en_m的值为1时控制时钟进行开启。

时钟控制信号Clk_en_h时钟控制信号用于控制关键计数单元“时”对应的门控时钟输入至时低耗多位触发器（5 Bit-FF hour）的时钟信号clk_h。clk_h信号的时钟频率也同样为1Hz，而小时计数范围为1-60，即时低耗多位触发器只在分低耗多位触发器中的计数信号（minute-Q）记到60时，才会在时钟信号clk_h的基础上进行加一变化以得到“时”输出时间，并更新时低耗多位触发器的计数信号（hour-Q），当minute-Q在1-59的计数范围内时不会对时钟信号clk_h进行变化。本申请中门控时钟控制单元通过对“时”对应的门控时钟设置第一计数值和第二计数值来控制“分”对应的门控时钟开启和关闭，其中，第一计数值为在小时计数范围1-60内控制“时”对应的门控时钟关闭的最低计数值，第二计数值为在小时计数范围1-60内控制“时”对应的门控时钟关闭的最高计数值。例如设置第一计数值为2，第二计数值为58，当分低耗多位触发器输出的计数信号大于第一计数值且小于第二计数值（即2<minute-Q<58）时，将时钟控制信号Clk_en_h的值置为0，暂时关闭“时”对应的门控时钟，即“时”对应的门控时钟检测到接收的时钟控制信号Clk_en_h的值为0时控制时钟进行关闭。当分低耗多位触发器输出的计数信号小于第一计数值或大于第二计数值（即58<minute-Q或minute-Q<58）时，将时钟控制信号Clk_en_h的值置为1，暂时开启“时”对应的门控时钟，即“时”对应的门控时钟检测到接收的时钟控制信号Clk_en_h的值为1时控制时钟进行开启。

时钟控制信号Clk_en_d用于控制关键计数单元“天”对应的门控时钟输入至天低耗多位触发器（5 Bit-FF day）的时钟信号clk_d。clk_d信号的时钟频率也同样为1Hz，而天计数范围为1-24，即天低耗多位触发器只在时低耗多位触发器中的计数信号（hour-Q）记到24时，才会在时钟信号clk_d的基础上进行加一变化以得到“天”输出时间，并更新天低耗多位触发器的计数信号（day-Q），当hour-Q在1-23的计数范围内时不会对时钟信号clk_d进行变化。本申请中门控时钟控制单元通过对“天”对应的门控时钟设置第一计数值和第二计数值来控制“天”对应的门控时钟开启和关闭，其中，第一计数值为在天计数范围1-24内控制“天”对应的门控时钟关闭的最低计数值，第二计数值为在天计数范围1-60内控制“天”对应的门控时钟关闭的最高计数值。例如设置第一计数值为2，第二计数值为22，当时低耗多位触发器输出的计数信号大于第一计数值且小于第二计数值（即2<hour-Q<22）时，将时钟控制信号Clk_en_d的值置为0，暂时关闭“天”对应的门控时钟，即“天”对应的门控时钟检测到接收的时钟控制信号Clk_en_d的值为0时控制时钟进行关闭。当时低耗多位触发器输出的计数信号小于第一计数值或大于第二计数值（即22<hour-Q或hour-Q<2）时，将时钟控制信号Clk_en_d的值置为1，暂时开启“天”对应的门控时钟，即“天”对应的门控时钟检测到接收的时钟控制信号Clk_en_d的值为1时控制时钟进行开启。

时钟控制信号Clk_en_mo用于控制关键计数单元“月”对应的门控时钟输入至月低耗多位触发器（4 Bit-FF month）的时钟信号clk_mo。clk_mo信号的时钟频率也同样为1Hz，而月计数范围为1-30，即月低耗多位触发器只在天低耗多位触发器中的计数信号（day-Q）记到30时，才会在时钟信号clk_mo的基础上进行加一变化以得到“月”输出时间，并更新月低耗多位触发器的计数信号（month-Q），当day-Q在1-29的计数范围内时不会对时钟信号clk_mo进行变化。本申请中门控时钟控制单元通过对“月”对应的门控时钟设置第一计数值和第二计数值来控制“月”对应的门控时钟开启和关闭，其中，第一计数值为在月计数范围1-30内控制“月”对应的门控时钟关闭的最低计数值，第二计数值为在月计数范围1-30内控制“月”对应的门控时钟关闭的最高计数值。例如设置第一计数值为2，第二计数值为26，当天低耗多位触发器输出的计数信号大于第一计数值且小于第二计数值（即2<day-Q<26）时，将时钟控制信号Clk_en_mo的值置为0，暂时关闭“月”对应的门控时钟，即“月”对应的门控时钟检测到接收的时钟控制信号Clk_en_mo的值为0时控制时钟进行关闭。当天低耗多位触发器输出的计数信号小于第一计数值或大于第二计数值（即26<day-Q或day-Q<2）时，将时钟控制信号Clk_en_mo的值置为1，暂时开启“月”对应的门控时钟，即“月”对应的门控时钟检测到接收的时钟控制信号Clk_en_mo的值为1时控制时钟进行开启。

时钟控制信号Clk_en_y用于控制关键计数单元“年”对应的门控时钟输入至年低耗多位触发器（14 Bit-FF year）的时钟信号clk_y。clk_y信号的时钟频率也同样为1Hz，而年计数范围为1-12，即年低耗多位触发器只在月低耗多位触发器中的计数信号（month-Q）记到12时，才会在时钟信号clk_y的基础上进行加一变化以得到“年”输出时间，并更新年低耗多位触发器的计数信号（year-Q），当month-Q在1-11的计数范围内时不会对时钟信号clk_year进行变化。本申请中门控时钟控制单元通过对“年”对应的门控时钟设置第一计数值和第二计数值来控制“年”对应的门控时钟开启和关闭，其中，第一计数值为在年计数范围1-12内控制“年”对应的门控时钟关闭的最低计数值，第二计数值为在年计数范围1-12内控制“年”对应的门控时钟关闭的最高计数值。例如设置第一计数值为2，第二计数值为10，当月低耗多位触发器输出的计数信号大于第一计数值且小于第二计数值（即2<month-Q<10）时，将时钟控制信号Clk_en_y的值置为0，暂时关闭“年”对应的门控时钟，即“年”对应的门控时钟检测到接收的时钟控制信号Clk_en_y的值为0时控制时钟进行关闭。当月低耗多位触发器输出的计数信号小于第一计数值或大于第二计数值（即10<month-Q或month-Q<2）时，将时钟控制信号Clk_en_y的值置为1，暂时开启“年”对应的门控时钟，即“年”对应的门控时钟检测到接收的时钟控制信号Clk_en_y的值为1时控制时钟进行开启。

本申请提供的实时时钟电路，通过门控时钟控制单元生成时钟控制信号的方法能够避免了时钟信号不断传输至低耗多位触发器而导致时钟信号不断翻转变化产生动态功耗，达到降低实时时钟电路功耗以降低RTC芯片功耗的目的。

在一些实施方式中，实时时钟电路还包括中断控制器，中断控制器用于从低耗多位触发器收集或产生中断信号，并根据各中断信号的中断优先级将各中断信号进行上报或锁存。

在一些实施方式中，中断控制器还配置为：响应于收集到或产生中断信号且中断信号的中断优先级不为第一优先级，将中断信号锁存于中断控制器内；查询与中断优先级匹配的第二低耗多位触发器；响应于第二低耗多位触发器接收到的第二计数信号满足第二计数范围，将中断控制器内锁存的中断优先级对应的全部中断信号发送至中央处理器，其中，第二计数信号由与第二低耗多位触发器串联的上一个低耗多位触发器发送。

在一些实施方式中，中断控制器还配置为：响应于中断控制器内锁存的中断优先级对应的全部中断信号发送完成，释放用于锁存中断优先级对应的全部中断信号的锁存器的值。

在一些实施方式中，中断控制器还配置为：响应于收集到或产生中断信号且中断信号的中断优先级为第一优先级，直接将中断信号发送至中央处理器。

在一些实施方式中，中断信号由实时时钟电路或外部输入的时钟信号clk_in驱动。相关技术中RTC中的中断信号一旦产生，就会立即传递至CPU。由于中断信号一般只在特定的情况下产生，如发生错误或设定的任务完成时，因此时钟信号常开也会产生功耗的浪费，并且实际应用中并不是所有的中断信号都需要立即上报，很多中断信号并没有实时性的要求，延迟一段时间后再发送也是可以的。因此，本申请通过寄存器单元配置不同中断信号的中断优先级。例如最高级为level-1，其他的依次为level-2、level-3等，对于level-1的中断信号为使用clk_in进行驱动的中断信号，即只要产生就立即上报cpu。对于level-2的中断信号产生时，首先将其在RTC内部锁存，若查询与level-2匹配的低耗多位触发器为分低耗多位触发器，并在检测到分低耗多位触发器接收到秒低耗多位触发器输出的计数信号满足分计数范围时，将锁存的全部level-2中断信号发送给cpu，同时释放此锁存器的值。其他等级的中断信号的处理方式类似。需要说明的是本实施例中说涉及的中断信号优先级的定义、中断信号优先级的层数、不同优先级对应在不同时刻（秒分时日月年）的变化仅用于举例说明，不应理解为对本发明方案的限制，在具体实施过程中实际应用的需要依据具体业务场景可进行灵活变化。本申请提供的实时时钟电路，通过门控时钟逻辑控制单元分别根据中断优先级控制各中断信号的锁存或上报，避免了中断信号频繁上报产生不必要的功耗。

在一些实施方式中，各低耗多位触发器之间按照关键计数单元的顺序进行串联，其中，关键计数单元的顺序为根据各关键计数单元的时长按照由短到长的排序。

在一些实施方式中，实时时钟电路还包括寄存器单元，寄存器单元用于配置各中断信号的中断优先级。

在一些实施方式中，实时时钟电路还包括分频器，分频器用于将输入时钟进行分频以输出1Hz的时钟信号至各门控时钟。

在一些实施例中，请参照图7所示，本发明还提供了一种计算设备100，包括CPU110和如上的实时时钟电路1，CPU与实时时钟电路中的低耗多位触发器连接。

本申请提供的计算设备，通过门控时钟逻辑控制单元对年、月、日、时、分和秒的各关键计数单元实现了独立的门控时钟和中断模块的功耗控制策略，即门控时钟逻辑控制单元分别对不同门控时钟设置了对应的第一计数值和第二计数值来控制各门控时钟在特定情况上开启，避免了每个门控时钟都处于常开状态使得多位触发器内部不断接收时钟信号并对其进行翻转，导致产生大量动态功耗的情况，进一步的，门控时钟逻辑控制单元分别根据中断优先级控制各中断信号的锁存或上报，避免了中断信号频繁上报产生不必要的功耗。本申请的实时时钟电路中还基于数据位宽将若干基础多位触发器进行并联实现了针对性对每个独立的门控时钟设置一个低耗多位触发器，既能够避免了对实时时钟电路内部器件的尺寸进行更改，达到了减少实时时钟芯片的面积的目的，又能够在不影响实时时钟电路精度和性能的前提下实现了降低实时时钟电路的功耗。

最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体（ROM）或随机存储记忆体（RAM）等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围（包括权利要求）被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (15)

1.一种实时时钟电路，其特征在于，包括：

与各关键计数单元一一对应的若干门控时钟；以及

与各所述门控时钟连接的门控时钟控制单元，所述门控时钟控制单元用于根据各所述门控时钟的计数范围生成对应的若干时钟控制信号，并将各所述时钟控制信号分别发送至对应的各所述门控时钟以控制各所述门控时钟的开启或关闭；

与各所述门控时钟一一对应连接的若干低耗多位触发器，各所述低耗多位触发器用于接收连接的所述门控时钟发送的时钟信号并根据所述时钟信号生成计数信号，输出所有所述低耗多位触发器生成的所述计数信号以得到当前时钟，

其中，每个所述低耗多位触发器包括根据数据位宽并联的若干基础多位触发器，所述数据位宽与连接的所述门控时钟对应的所述关键计数单元的计数范围关联。

2.根据权利要求1所述的实时时钟电路，其特征在于，所述门控时钟控制单元还配置为：

响应于所述门控时钟对应的关键计数单元不为秒，根据所述门控时钟的计数范围设置第一计数值和第二计数值；

获取所述门控时钟连接的所述低耗多位触发器接收的第一计数信号，并判断所述第一计数信号是否满足小于所述第一计数值或大于所述第二计数值；

响应于所述第一计数信号满足小于所述第一计数值或大于所述第二计数值，将所述时钟控制信号的值置为一，并向所述门控时钟发送所述时钟控制信号以控制所述门控时钟开启，其中，所述第一计数信号为由与所述低耗多位触发器串联的上一个低耗多位触发器生成的计数信号。

3.根据权利要求2所述的实时时钟电路，其特征在于，所述门控时钟控制单元还配置为：

响应于所述第一计数信号大于所述第一计数值且小于所述第二计数值，将对应的所述时钟控制信号的值置为零，并向对应的所述门控时钟发送所述时钟控制信号以控制所述门控时钟关闭。

4.根据权利要求2所述的实时时钟电路，其特征在于，所述门控时钟控制单元还配置为：

响应于所述门控时钟对应的关键计数单元为秒，直接将所述时钟控制信号的值置为一以控制所述门控时钟一直开启。

5.根据权利要求1所述的实时时钟电路，其特征在于，所述低耗多位触发器还配置为：

响应于串联的上一个低耗多位触发器生成的计数信号满足所述低耗多位触发器连接的所述门控时钟的计数范围的最大值，将所述门控时钟发送的所述时钟信号加一以得到所述计数信号。

6.根据权利要求1所述的实时时钟电路，其特征在于，所述实时时钟电路还包括中断控制器，所述中断控制器用于从所述低耗多位触发器收集或产生中断信号，并根据各所述中断信号的中断优先级将各所述中断信号进行上报或锁存。

7.根据权利要求6所述的实时时钟电路，其特征在于，所述中断控制器还配置为：

响应于收集到或产生所述中断信号且所述中断信号的中断优先级不为第一优先级，将所述中断信号锁存于所述中断控制器内；

查询与所述中断优先级匹配的第二低耗多位触发器；

响应于所述第二低耗多位触发器接收到的第二计数信号满足第二计数范围，将所述中断控制器内锁存的所述中断优先级对应的全部所述中断信号发送至中央处理器，其中，所述第二计数信号由与所述第二低耗多位触发器串联的上一个低耗多位触发器发送。

8.根据权利要求7所述的实时时钟电路，其特征在于，所述中断控制器还配置为：

响应于所述中断控制器内锁存的所述中断优先级对应的全部所述中断信号发送完成，释放用于锁存所述中断优先级对应的全部所述中断信号的锁存器的值。

9.根据权利要求8所述的实时时钟电路，其特征在于，所述中断控制器还配置为：

响应于收集到或产生所述中断信号且所述中断信号的中断优先级为第一优先级，直接将所述中断信号发送至中央处理器。

10.根据权利要求2或7所述的实时时钟电路，其特征在于，各所述低耗多位触发器之间按照所述关键计数单元的顺序进行串联，其中，所述关键计数单元的顺序为根据各所述关键计数单元的时长按照由短到长的排序。

11.根据权利要求9所述的实时时钟电路，其特征在于，所述实时时钟电路还包括寄存器单元，所述寄存器单元用于配置各所述中断信号的中断优先级。

12.根据权利要求1所述的实时时钟电路，其特征在于，所述基础多位触发器包括2位触发器类型和3位触发器类型。

13.根据权利要求1所述的实时时钟电路，其特征在于，所述实时时钟电路还包括分频器，所述分频器用于将输入时钟进行分频以输出1Hz的时钟信号至各所述门控时钟。

14.根据权利要求1所述的实时时钟电路，其特征在于，所述关键计数单元包括年、月、日、时、分和秒。

15.一种计算设备，包括中央处理器和如权利要求1到14任一项所述的实时时钟电路，所述中央处理器与所述实时时钟电路中的低耗多位触发器连接。