CN117459038A - 一种高精度定时器硬件实现方法 - Google Patents

一种高精度定时器硬件实现方法 Download PDF

Info

Publication number
CN117459038A
CN117459038A CN202311545109.9A CN202311545109A CN117459038A CN 117459038 A CN117459038 A CN 117459038A CN 202311545109 A CN202311545109 A CN 202311545109A CN 117459038 A CN117459038 A CN 117459038A
Authority
CN
China
Prior art keywords
resolution
low
timer
pwm
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311545109.9A
Other languages
English (en)
Inventor
张国兵
周玉洁
孙坚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Hangxin Electronic Technology Co ltd
Original Assignee
Shanghai Hangxin Electronic Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hangxin Electronic Technology Co ltd filed Critical Shanghai Hangxin Electronic Technology Co ltd
Priority to CN202311545109.9A priority Critical patent/CN117459038A/zh
Publication of CN117459038A publication Critical patent/CN117459038A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明涉及芯片技术领域，提供了一种高精度定时器硬件实现方法，包括如下步骤：根据定时器分频值对定时器计数counter进行低位无效处理；经过输出控制后的低分辨率PWM波使用DLL延迟处理；根据置位和复位控制寄存器中的控制信号，使用对应比较寄存器的低无效位值，以选择DLL延迟后的高精度PWM波；实现方法包括对时钟分频器进行调整、对定时器计数counter进行调整、对经过输出控制后的低分辨率PWM波进行DLL延迟处理，本发明提供的高精度定时器硬件实现方法，可以在普通定时器的基础上进行改动即可实现；不增加内核主频速率，即可实现高分辨率；通过设置工作时钟分频值，分辨率可灵活调节。

Description

一种高精度定时器硬件实现方法
技术领域
本发明涉及芯片技术领域，尤其涉及一种高精度定时器硬件实现方法。
背景技术
随着芯片的发展，其功能也越来越丰富，市场对定时器的需求也越来越广泛。但普通定时器已经满足不了市场的一些需求，例如驱动开关模式电源或照明系统等电源转换系统，对时间分辨率有极高要求的应用领域，需要更高精度的PWM波输出。若提高普通定时器的内核频率至1GHz以上的速率，设计上基本无法实现，所以如何在不改变内核时钟频率的情况下，提高定时器精度是目前市场的需求。
DLL(delay lock loop)延迟锁相环是一种用于产生一个精准的时间延迟,且这个delay不随外界条件如温度,电压的变化而改变，由模拟器件搭建而成。
发明内容
本发明的目的是为了解决上述现有技术中存在的缺点,而提供了一种高精度定时器硬件实现方法，包括以下步骤：
S1：对定时器的分频器进行调整，根据所述定时器的分频值对定时器计数counter进行低位无效处理；
S2：对经过输出控制后的脉冲宽度调制PWM波使用延迟锁相环DLL延迟处理；
S3：根据置位和复位控制寄存器中的控制信号，使用对应的比较寄存器的低位无效位值，用来选择延迟锁相环DLL延迟后的高精度脉冲宽度调制PWM波。
进一步地，在步骤S1中，对所述分频器进行调整，将一个内核时钟周期进行32、16、8、4、2等分，对应的所述分频值为0、1、2、3、4进行高精度选择。
优选地，在步骤S1中，对所述定时器计数counter进行调整，所述定时器计数counter高有效位的计数值为低分辨率计数值，根据所述分频值将所述内核时钟实现最大32倍频。
进一步地，在步骤S2中，所述延迟锁相环DLL由模拟器件搭建而成，对内核时钟进行精准分割成32份，经过所述DLL延迟处理后的脉冲宽度调制PWM波为PWMDLx，x代表一个所述内核时钟周期内所述脉冲宽度调制PWM波延迟0-32中的其中一个脉冲宽度调制PWM波。
进一步地，在步骤S3中，对所述比较寄存器进行低位无效处理，所述比较寄存器的高位有效位值为低分辨率比较值，所述低分辨率比较值与所述低分辨率计数值进行比较，经过所述定时器输出控制后生成的所述脉冲宽度调制PWM波为低分辨率脉冲宽度调制PWM波。
优选地，所述比较寄存器在写入时，所述低位无效位值作为高分辨率脉冲宽度调制PWM波选择值，为高分辨率脉宽调制器HRPWMSEL。
更优地，所述低分辨率比较值与所述低分辨率计数值相等时产生一个所述内核时钟宽度的脉冲，所述脉冲处于置位源时称为SET_SELEN，处于复位源时称为RESET_SELEN。
进一步地，在步骤S3中，所述高分辨率脉冲宽度调制PWM的输出置位和复位由对应的所述置位和复位控制寄存器决定，利用所述SET_SELEN和所述RESET_SELEN将置位和复位的所述高分辨率脉宽调制器HRPWMSEL进行选择，得到最终高分辨率脉宽调制器FHRPWMSEL。
优选地，所述低分辨率脉冲宽度调制PWM波经过所述延迟锁相环DLL延迟后产生32组高分辨率脉冲宽度调制PWM波，使用所述最终高分辨率脉宽调制器FHRPWMSEL作为多路选择器的选择信号，选择需要输出的高分辨率输出。
与现有技术相比，本发明的有益效果是：
(1)通过对时钟分频器和定时器计数counter进行调整，并且根据所述分频值对定时器计数counter和寄存器做低位无效处理，来实现将普通定时器输出分辨率提高三十二倍之高；
(2)对经过输出控制后的脉冲宽度调制PWM波进行延迟锁相环DLL延迟处理，根据定时器脉冲宽度调制PWM波输出的置位和复位寄存器控制信号，取对应比较寄存器的低无效位值来选择需要输出的高精度脉冲宽度调制PWM波形。
(3)在普通定时器的基础上进行改动即可实现，不增加内核主频速率，即可实现高分辨率；
(4)通过设置工作时钟分频值，分辨率可灵活调节。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。
在附图中：
图1为本发明一种高分辨率脉冲宽度调制PWM波输出流程图；
图2为本发明一种定时器计数counter与比较寄存器在不同分频值下的处理方式示意图；
图3为本发明一种高分辨率脉冲宽度调制PWM波产生的时序图。
具体实施方式
使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。
普通定时器已经满足不了市场的一些需求，例如驱动开关模式电源或照明系统等电源转换系统，对时间分辨率有极高要求的应用领域，需要更高精度的PWM波输出。若提高普通定时器的内核频率至1GHz以上的速率，设计上基本无法实现，所以如何在不改变内核时钟频率的情况下，提高定时器精度是目前市场的需求。
本实施例提供一种普通定时器改进为基于DLL的高精度定时器硬件实现方法，能够将普通定时器输出分辨率提高三十二倍之高。例如模块主频为100MHz，普通定时器分辨率为10ns，经过本发明的高精度处理后，其分辨率可达到312.5ps。
实施例1
如图1所示，本实施例提供的一种高精度定时器硬件实现方法的技术方案包括如下步骤：
S1：对定时器的分频器进行调整，根据所述定时器的分频值对定时器计数counter进行低位无效处理；
S2：对经过输出控制后的脉冲宽度调制PWM波使用延迟锁相环DLL延迟处理；
S3：根据置位和复位控制寄存器中的控制信号，使用对应的比较寄存器的低位无效位值，用来选择延迟锁相环DLL延迟后的高精度脉冲宽度调制PWM波。
具体地，在步骤S1中，对所述分频器进行调整，将一个内核时钟周期进行32、16、8、4、2等分，对应的所述分频值为0、1、2、3、4进行高精度选择。
更优地，本实施例技术方案提供了一种根据分频值对定时器计数counter低位调节的方法，如图1所示，在步骤S1中，对所述定时器计数counter进行调整，所述定时器计数counter高位有效的计数值为低分辨率计数值。当CKPSC设置为0时，计数counter低五位无效，有效位最低位进行计数，有效位最低位增加1，相当于计数counter增加32，因此，此时低分辨率计数值为上一个低分辨率计数值加32；当CKPSC设置为1时，计数counter低四位无效，有效位最低位进行计数，有效位最低位增加1，相当于计数counter增加16，此时低分辨率计数值为上一个低分辨率计数值加16；所述定时器计数counter根据所述分频值进行倍频，在一个所述内核时钟周期内实现最大32倍频。
进一步地，在步骤S2中，所述延迟锁相环DLL由模拟器件搭建而成，对内核时钟进行精准分割成32份，经过所述DLL延迟处理后的脉冲宽度调制PWM波为PWMDLx，x代表一个所述内核时钟周期内所述脉冲宽度调制PWM波延迟0-32中的其中一个脉冲宽度调制PWM波。
进一步地，在步骤S3中，对所述比较寄存器进行低位无效处理，所述比较寄存器的高位有效位值为低分辨率比较值，所述低分辨率比较值与所述低分辨率计数值进行比较，经过所述定时器输出控制后生成的所述脉冲宽度调制PWM波为低分辨率脉冲宽度调制PWM波。
优选地，所述比较寄存器在写入时，所述低位无效位值作为高分辨率脉冲宽度调制PWM波选择值，为高分辨率脉宽调制器HRPWMSEL。
更优地，所述低分辨率比较值与所述低分辨率计数值相等时产生一个所述内核时钟宽度的脉冲，所述脉冲处于置位源时称为SET_SELEN，处于复位源时称为RESET_SELEN。
进一步地，所述高分辨率脉冲宽度调制PWM的输出置位和复位由对应的所述置位和复位控制寄存器决定，因此高分辨率PWM置位和复位处的上述HRPWMSEL也是不一样的，利用所述SET_SELEN和所述RESET_SELEN将置位和复位的所述高分辨率脉宽调制器HRPWMSEL进行选择，得到最终高分辨率脉宽调制器FHRPWMSEL。
此外，如图1和图2所示，图1为本实施例一种高分辨率脉冲宽度调制PWM波输出流程图，图3为本实施例为低分辨率脉冲宽度调制PWM波实现高分辨率脉冲宽度调制PWM波的时序图，所述低分辨率脉冲宽度调制PWM波经过所述延迟锁相环DLL延迟后产生32组高分辨率脉冲宽度调制PWM波，使用所述最终高分辨率脉宽调制器FHRPWMSEL作为多路选择器的选择信号，选择需要输出的高分辨率输出。
综上所述，通过本发明提供的一种普通定时器改进为基于DLL的高精度定时器硬件实现方法，可以以普通定时器的内核时钟频率，实现皮秒级的分辨率提高了性能且不增加功耗；分辨率能够通过分频值进行调节，以满足用户需求，具有很高的推广价值。
最后应说明的是：以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

Claims (9)

1.一种高精度定时器硬件实现方法，其特征在于，包括以下步骤：
S1：对定时器的分频器进行调整，根据所述定时器的分频值对定时器计数counter进行低位无效处理；
S2：对经过输出控制后的脉冲宽度调制PWM波使用延迟锁相环DLL延迟处理；
S3：根据置位和复位控制寄存器中的控制信号，使用对应的比较寄存器的低位无效位值，用来选择延迟锁相环DLL延迟后的高精度脉冲宽度调制PWM波。
2.根据权利要求1所述的高精度定时器硬件实现方法，其特征在于，在步骤S1中，对所述分频器进行调整，将一个内核时钟周期进行32、16、8、4、2等分，对应的所述分频值为0、1、2、3、4进行高精度选择。
3.根据权利要求2所述的高精度定时器硬件实现方法，其特征在于，在步骤S1中，对所述定时器计数counter进行调整，所述定时器计数counter高有效位的计数值为低分辨率计数值，根据所述分频值将所述内核时钟实现最大32倍频。
4.根据权利要求1所述的高精度定时器硬件实现方法，其特征在于，在步骤S2中，所述延迟锁相环DLL由模拟器件搭建而成，对内核时钟进行精准分割成32份，经过所述DLL延迟处理后的脉冲宽度调制PWM波为PWMDLx，x代表一个所述内核时钟周期内所述脉冲宽度调制PWM波延迟0-32中的其中一个脉冲宽度调制PWM波。
5.根据权利要求1或3所述的高精度定时器硬件实现方法，其特征在于，在步骤S3中，对所述比较寄存器进行低位无效处理，所述比较寄存器的高位有效位值为低分辨率比较值，所述低分辨率比较值与所述低分辨率计数值进行比较，经过所述定时器输出控制后生成的所述脉冲宽度调制PWM波为低分辨率脉冲宽度调制PWM波。
6.根据权利要求5所述的高精度定时器硬件实现方法，其特征在于，所述比较寄存器在写入时，所述低位无效位值作为高分辨率脉冲宽度调制PWM波选择值，为高分辨率脉宽调制器HRPWMSEL。
7.根据权利要求5所述的高精度定时器硬件实现方法，其特征在于，所述低分辨率比较值与所述低分辨率计数值相等时产生一个所述内核时钟宽度的脉冲，所述脉冲处于置位源时称为SET_SELEN，处于复位源时称为RESET_SELEN。
8.根据权利要求6或7所述的高精度定时器硬件实现方法，其特征在于，在步骤S3中，所述高分辨率脉冲宽度调制PWM的输出置位和复位由对应的所述置位和复位控制寄存器决定，利用所述SET_SELEN和所述RESET_SELEN将置位和复位的所述高分辨率脉宽调制器HRPWMSEL进行选择，得到最终高分辨率脉宽调制器FHRPWMSEL。
9.根据权利要求8所述的高精度定时器硬件实现方法，其特征在于，所述低分辨率脉冲宽度调制PWM波经过所述延迟锁相环DLL延迟后产生32组高分辨率脉冲宽度调制PWM波，使用所述最终高分辨率脉宽调制器FHRPWMSEL作为多路选择器的选择信号，选择需要输出的高分辨率输出。
CN202311545109.9A 2023-11-20 2023-11-20 一种高精度定时器硬件实现方法 Pending CN117459038A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311545109.9A CN117459038A (zh) 2023-11-20 2023-11-20 一种高精度定时器硬件实现方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311545109.9A CN117459038A (zh) 2023-11-20 2023-11-20 一种高精度定时器硬件实现方法

Publications (1)

Publication Number Publication Date
CN117459038A true CN117459038A (zh) 2024-01-26

Family

ID=89579879

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311545109.9A Pending CN117459038A (zh) 2023-11-20 2023-11-20 一种高精度定时器硬件实现方法

Country Status (1)

Country Link
CN (1) CN117459038A (zh)

Similar Documents

Publication Publication Date Title
US7579883B2 (en) Frequency divider
CN107402597B (zh) 一种数据与时钟对齐的方法、装置、介质及磁共振设备
CN102077505B (zh) 时钟转换电路以及使用其的试验装置
US6259283B1 (en) Clock doubler circuit and method
CN107222189B (zh) 一种数字脉冲宽度调制器
WO2010059938A1 (en) Method and systems for digital pulse width modulator
CN106533401A (zh) 一种基于fpga的同步分段延时链的dpwm模块
JP2002025259A (ja) リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US6031401A (en) Clock waveform synthesizer
US8633739B2 (en) Frequency divider circuit
CN110365317A (zh) 具有自适应延迟补偿的高精度混合型数字脉宽调制器
US8644447B2 (en) System and a method for generating time bases in low power domain
CN111884631A (zh) 一种采用混合结构的数字脉冲宽度调制模块
CN110492872B (zh) 数字占空比校正电路系统
CN113948030A (zh) 一种显示信号产生装置、驱动装置、显示装置
EP1829215B1 (en) Microcontroller having a digital to frequency converter and/or a pulse frequency modulator
CN109088623A (zh) 一种适用于不同开关频率的高线性度混合数字脉宽调制器
CN117459038A (zh) 一种高精度定时器硬件实现方法
US6501815B1 (en) Loadable divide-by-N with fixed duty cycle
CN112290939A (zh) 一种分频时钟产生电路及其分频方法
EP1588488A2 (en) Programmable dual-edge triggered counter
US7733152B2 (en) Control signal generating circuit enabling value of period of a generated clock signal to be set as the period of a reference signal multiplied or divided by an arbitrary real number
JPH1198007A (ja) 分周回路
US6268751B1 (en) Duty cycle optimized prescaler
US8575972B2 (en) Digital frequency synthesizer device and method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination