CN117438454A - 半导体器件和制造半导体器件的方法 - Google Patents

半导体器件和制造半导体器件的方法 Download PDF

Info

Publication number
CN117438454A
CN117438454A CN202310904834.4A CN202310904834A CN117438454A CN 117438454 A CN117438454 A CN 117438454A CN 202310904834 A CN202310904834 A CN 202310904834A CN 117438454 A CN117438454 A CN 117438454A
Authority
CN
China
Prior art keywords
schottky
group iii
iii nitride
contacts
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310904834.4A
Other languages
English (en)
Inventor
G·普雷切尔
O·哈伯伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN117438454A publication Critical patent/CN117438454A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Abstract

在实施例中，提供了一种半导体器件，半导体器件包括集成在III族氮化物本体中的III族氮化物晶体管器件和肖特基势垒二极管。半导体器件包括：公共漏极/阴极指状物，布置在III族氮化物本体上；两个或更多个源极接触件，布置在III族氮化物本体上并且在一行中间隔开，所述行与公共漏极/阴极指状物横向间隔开，并且基本上平行于公共漏极/阴极指状物延伸；栅极电极结构，布置在III族氮化物本体上；以及一个或多个肖特基金属接触件，布置在III族氮化物本体上。至少一个肖特基金属接触件布置在相邻的源极接触件之间并与相邻的源极接触件间隔开。栅极电极结构包括针对每个源极接触件的闭合环区段，闭合环区段横向地围绕该源极接触件，其中相邻的闭合环区段通过栅极连接区段连接。

Description

半导体器件和制造半导体器件的方法
背景技术
迄今为止，电力电子应用中使用的晶体管通常利用硅(Si)半导体材料制造。用于功率应用的常见晶体管器件包括Si Si功率MOSFET和Si绝缘栅双极晶体管(IGBT)。最近，已经考虑了碳化硅(SiC)功率器件。III族N半导体器件(诸如氮化镓(GaN)器件)目前正在成为承载大电流、支持高电压并提供极低导通电阻和快速开关时间的有吸引力的候选。
为了允许基于III族氮化物的晶体管器件高速操作，可以包括肖特基势垒二极管(SBD)。US2016/0035719A1公开了一种常关HEMT(高电子迁移率晶体管)和肖特基势垒二极管，它们制造在公共氮化物半导体衬底上。然而，为了提高性能并简化器件的制造，期望对包括III族氮化物晶体管器件和肖特基势垒二极管的半导体器件进行进一步改进。
发明内容
根据本发明，提供了一种半导体器件，所述半导体器件包括集成在III族氮化物本体中的III族氮化物晶体管器件和肖特基势垒二极管。所述半导体器件还包括布置在III族氮化物本体上的公共漏极/阴极指状物以及布置在III族氮化物本体上并且在一行中间隔开的两个或更多个源极接触件，所述行与公共漏极/阴极指状物横向间隔开并且基本上平行于公共漏极/阴极指状物延伸。所述半导体器件还包括布置在III族氮化物本体上的栅极电极结构以及布置在III族氮化物本体上的一个或多个肖特基金属接触件。至少一个肖特基金属接触件布置在相邻的源极接触件之间并与相邻的源极接触件间隔开。所述栅极电极结构包括针对每个源极接触件的闭合环区段，所述闭合环区段横向地围绕所述源极接触件。相邻的闭合环区段通过栅极连接区段连接。
由于肖特基金属接触件布置在相邻源极接触件之间并与其间隔开，因此沿着半导体器件的长度形成交替的III族氮化物晶体管区段和肖特基势垒二极管区段，所述半导体器件的长度平行于公共漏极/阴极晶体管延伸。所述半导体器件可以被认为具有中断的源极指状物，所述中断的源极指状物由多个分立区段形成，其中肖特基势垒二极管形成在源极指状物的各区段之间的间隙中。晶体管区段和肖特基势垒二极管区段的布置可以被认为是叉指式的。
在一些实施例中，晶体管器件是HEMT(高电子迁移率晶体管)，并且在一些实施例中是增强型HEMT。
在一些实施例中，栅极连接区段布置在III族氮化物本体上并且与III族氮化物本体直接接触。这种布置的有用之处在于栅极电极结构形成在单个平面中并且更易于制造。
在一些实施例中，栅极连接区段布置在与闭合环区段所位于的平面不同的平面中。栅极连接结构可以布置在位于III族氮化物本体的第一主表面上方并与第一主表面间隔开的平面中。可以使用这种布置，使得单个肖特基接触件可以形成肖特基势垒二极管，其中两个漏极/阴极指状物布置在肖特基接触件的两个相对横向侧上。
在一些实施例中，源极接触件通过欧姆金属层电耦合至肖特基金属接触件并且彼此电耦合。在一些实施例中，源极接触件和肖特基金属接触件与欧姆金属层分开形成，并且可以通过一个或多个导电通孔电连接到欧姆金属层。
在一些实施例中，源极接触件与欧姆金属层成为整体。欧姆金属层具有位于第一表面上的区段，该区段用于形成由到III族氮化物本体的两个或更多个源极接触件组成的行，欧姆金属层在栅极结构上方延伸并延伸到所述一个或多个肖特基金属接触件上。因此，所述欧姆金属层形成源极接触件并提供这些源极接触件和肖特基金属接触件之间的横向电连接。
在一些实施例中，肖特基接触件横向地在栅极连接区段与公共漏极/阴极指状物之间布置在III族氮化物本体上。
在一些实施例中，栅极连接区段与源极接触件的行对齐，并且肖特基金属接触件从所述行朝向公共漏极/阴极指状物横向移位。在源极接触件的行沿着两个单元的中心线布置并形成两个单元公共的源极接触件的实施例中，肖特基金属接触件在公共漏极/阴极指状物的方向上从中心线横向移位或偏移。
在一些实施例中，栅极连接区段从源极接触件的行朝向公共漏极/阴极指状物横向移位，并且肖特基金属接触件与所述行对齐。在源极接触件的行沿着两个单元的中心线布置并且形成两个单元公共的源极接触件的实施例中，栅极连接区段从中心线横向移位或偏移，并且肖特基接触件布置在中心线上。
在一些实施例中，栅极连接区段和肖特基金属接触件从源极接触件的行朝向公共漏极/阴极指状物横向移位。在源极接触件的行沿着两个单元的中心线布置并且形成两个单元公共的源极接触件的实施例中，栅极连接区段和肖特基接触件从中心线横向移位或偏移。栅极连接区段和肖特基接触件可以在相反方向上从中心线横向移位或偏移，即在中心线的相对侧上从中心线移位。
在一些实施例中，两个肖特基接触件位于相对侧上并且与栅极连接区段横向间隔开。在该实施例中，栅极连接区段可以布置在中心线上并且与源极接触件的行对齐。在该实施例中，两个相邻单元包括肖特基势垒二极管，肖特基势垒二极管在垂直于公共漏极/阴极指状物的长度的方向上彼此对齐。在源极接触件的行和栅极连接区段沿两个单元的中心线布置使得源极接触件形成两个单元公共的源极接触件的实施例中，所述两个肖特基接触件从中心线横向移位或偏移。所述两个肖特基接触件在相反方向上从中心线横向移位或偏移，即在中心线的相对侧上从中心线移位。
在一些实施例中，提供两个或更多个肖特基接触件，并且相邻的肖特基接触件被布置为邻近相邻的栅极连接区段并且布置在源极接触件的行的相对侧上，例如布置在源极接触件所位于的中心线的相对侧上。
根据本发明，提供了一种半导体器件，半导体器件包括集成在III族氮化物本体中的III族氮化物晶体管器件和肖特基势垒二极管。所述半导体器件包括：公共漏极/阴极指状物，布置在III族氮化物本体上；栅极电极结构，布置在III族氮化物本体上；欧姆金属层，具有位于III族氮化物本体上并且在行中间隔开的两个或更多个区段，所述行与公共漏极/阴极指状物横向间隔开并且基本上平行于公共漏极/阴极指状物延伸，每个区段形成到III族氮化物本体的源极接触件以及一个或多个肖特基金属接触件，至少一个肖特基金属接触件布置在III族氮化物本体上，在相邻源极接触件之间并与相邻源极接触件间隔开，以形成交替的III族氮化物晶体管区段和肖特基势垒二极管区段。所述欧姆层在栅极电极结构上方进一步延伸并与栅极电极结构电绝缘，并且延伸到肖特基金属接触件上，以便将两个或更多个源极接触件和所述一个或多个肖特基接触件彼此电耦合。
该实施例可以用于具有细长条状栅极指状物的晶体管器件结构，该栅极指状物平行于所述公共漏极/阴极指状物延伸并且不具有闭合环区段。所述欧姆金属层形成晶体管区段的源极接触件，并且还提供这些源极接触件和肖特基接触件之间的横向电连接。
在一些实施例中，欧姆金属层的横向范围大于源极接触件的横向范围，使得欧姆金属层还形成场板。在一些实施例中，场板与公共漏极/阴极指状物之间的距离小于栅极结构与公共漏极/阴极指状物之间的最短距离。换句话说，欧姆金属层面向漏极/阴极指状物的外围边缘与漏极/阴极指状物面向欧姆金属层的外围边缘之间的距离小于栅极电极结构的最靠近漏极/阴极指状物的部分的外围边缘与漏极/阴极指状物面向栅极电极结构的外围边缘之间的最短距离。
在一些实施例中，肖特基金属接触件还包括场板，所述场板在栅极电极结构上方延伸并与栅极电极结构电绝缘。
在一些实施例中，半导体器件还包括布置在相邻源极接触件和肖特基接触件之间在栅极电极结构中的隔离区。隔离区可以是注入区，使得所述隔离区包括破裂或损坏的晶体结构，该破裂或损坏的晶体结构可以包括注入物质。
在一些实施例中，栅极电极结构包括布置在III族氮化物本体上的p掺杂的III族氮化物层和布置在p掺杂的III族氮化物层上的栅极金属层。该实施例可以用于提供常关的堤坝型晶体管器件。栅极金属可以由形成到p掺杂的III族氮化物层的欧姆接触件或到p掺杂的III族氮化物层(例如TiN)的肖特基接触件的金属形成。在一些实施例中，p掺杂的III族氮化物层是p掺杂的GaN。
在一些实施例中，位于相邻源极接触件和肖特基接触件之间的p掺杂的III族氮化物层的区域包括具有损坏的晶体结构的注入区，即具有损坏的晶体结构的分立局部区域。该损坏区域可以通过注入形成并且可以包括注入物质和/或不规则晶体结构。这种对晶体结构的损坏或破裂阻止了在该区域中在HEMT的III族氮化物沟道和势垒层之间的异质结处形成的二维电荷气体的形成。在一些实施例中，注入区距第一主表面的深度大于III族氮化物沟道和势垒层之间的异质结距第一表面的深度，以便局部中断二维电荷气体。
在一些实施例中，栅极电极结构包括凹陷栅极结构，并且在一些实施例中，p掺杂的III族氮化物层布置在所述凹陷中。凹陷栅极结构可用于形成增强型晶体管器件。
在一些实施例中，提供了一种半导体器件，所述半导体器件包括并联电耦合的多个单元，每个单元均包括漏极指状物、源极结构和栅极结构。这些单元可以例如通过漏极总线、源极总线和栅极总线并联电耦合。一个或多个单元包括上述实施例中任一实施例的半导体器件，并且具有中断的源极指状物以及多个晶体管区段和多个肖特基势垒二极管区段。在一些实施例中，所有单元均包括上述实施例中任一实施例的半导体器件，并且具有中断的源极指状物以及多个晶体管区段和多个肖特基势垒二极管区段。
在一些实施例中，每个均包括漏极指状物、源极结构和栅极结构的一个或多个单元包括具有不中断的源极指状物的源极结构。因此，源极指状物是连续的。该单元或这些单元不包括肖特基势垒二极管并且仅提供晶体管器件。两种类型的单元例如通过漏极总线、源极总线和栅极总线并联电耦合。
具有晶体管器件和肖特基势垒二极管的单元的数量以及它们在具有晶体管器件且不具有肖特基势垒二极管的单元之间的分布可以变化并且可以根据肖特基势垒二极管的期望额定值相对于由具有中断的源极指状物的单元的晶体管器件区段提供的晶体管器件和由具有不中断的源极指状物的单元形成的晶体管器件的额定值来选择。
根据本发明，提供了一种制造半导体器件的方法。该方法包括：提供III族氮化物本体和在III族氮化物本体上的至少一个栅极电极结构；在栅极电极结构上方形成绝缘层；形成穿过所述绝缘层的一个或多个第一开口和两个或更多个第二开口，第一开口和第二开口暴露III族氮化物本体，第一开口和第二开口与栅极电极结构横向间隔开，并在平行于栅极电极结构的方向上交替布置；在第一开口中形成肖特基金属层，以形成到III族氮化物本体的肖特基接触件；以及在第二开口中形成欧姆金属层，以形成到III族氮化物层的欧姆源极接触件，并进一步在绝缘层上和在第一开口中的肖特基金属层上形成所述欧姆金属层，以电连接所述肖特基接触件和所述源极接触件。
在一些实施例中，所述肖特基金属选择性地沉积在第一开口中。
在一些实施例中，所述方法还包括：在形成所述欧姆金属层之前，在第二开口中和在所述绝缘层上形成所述肖特基金属层，并从第二开口去除所述肖特基金属层并暴露第一表面。
在一些实施例中，所述方法还包括：在绝缘层中形成一个或多个第三开口并暴露第一表面，其中第三开口与第一开口和第二开口横向间隔开，并且第二开口和第三开口布置在栅极电极结构的相对侧上。所述欧姆金属层还形成在第三开口中以形成到III族氮化物本体的欧姆漏极/阴极接触件。
在一些实施例中，该方法还包括：在形成所述欧姆金属层之前，在第三开口中形成所述肖特基金属层，并从第三开口去除所述肖特基金属层以暴露第一表面。
在一些实施例中，该方法还包括：在第一开口中和在绝缘层上形成另一绝缘层；在第一开口中形成第四开口，第四开口的横向范围小于第一开口的横向范围并且第四开口暴露第一表面；以及然后在第四开口中和在所述另一绝缘层上形成所述肖特基金属层，以形成包括场板结构的到III族氮化物本体的肖特基接触件。
在一些实施例中，栅极指状物包括通过栅极连接区段连接的闭合环形区段。用于源极接触件的一个第二开口形成在每个环形区段内，并且用于肖特基接触件的第一开口横向邻近所述栅极连接区段形成。
在一些实施例中，欧姆金属层、源极接触件和漏极/阴极指状物具有多层结构，例如Ti、Al和诸如Ti的顶盖金属。
在一些实施例中，肖特基金属接触件由以下各项中的一项或多项形成：TiN、Ti、W、WSix、Ta、TaN、Ni、Pd、Pt和Ir。
在一些实施例中，栅极金属由TiN形成。
在一些实施例中，III族氮化物本体包括多层结构。在一些实施例中，所述多层结构包括沟道层(例如GaN)和位于沟道层上的势垒层(例如AlGaN)，其间形成异质结，该异质结支持二维电荷气体，诸如二维电子气体(2DEG)。在一些实施例中，势垒层形成III族氮化物本体的第一主表面。
在一些实施例中，III族氮化物本体布置在衬底上，所述衬底包括能够支持一个或多个III族氮化物基层的外延生长的上表面或生长表面。在一些实施例中，公共衬底是异质衬底，即，由除III族氮化物材料之外的材料形成，该材料包括能够支持一个或多个III族氮化物基层的外延生长的上表面或生长表面。公共异质衬底可以由硅形成，并且可以由单晶硅或外延硅层(例如，蓝宝石)形成。
在一些实施例中，在衬底的生长表面上形成缓冲结构，并且所述沟道层布置在所述缓冲结构上。在一些未图示的实施例中，基于III族氮化物的半导体本体还包括后势垒层，并且所述沟道层形成在后势垒层上并且与后势垒层形成异质结，并且所述势垒层形成在沟道层上。后势垒层可以具有与沟道层不同的带隙并且可以包括例如AlGaN。后势垒层的AlGaN的构成可以不同于用于势垒层的AlGaN的构成。
本领域技术人员在阅读以下详细描述并查看附图后将认识到附加的特征和优点。
附图说明
附图的元件不一定相对于彼此按比例绘制。相似的附图标记表示对应的相似部分。各种所示实施例的特征可以组合，除非它们相互排斥。示例性实施例在附图中被描绘并且在下面的描述中被详细描述。
图1包括图1A至图1C，图示了具有晶体管器件和肖特基势垒二极管的半导体器件，其中图1A图示了顶视图，图1B图示了沿着图1A中所示的线A-A的剖视图，并且图1C图示了沿着图1A中所示的线B-B的剖视图。
图2图示了根据一个实施例的半导体器件的顶视图。
图3包括图3A至图3C，图示了根据一个实施例的半导体器件，其中图3A图示了顶视图，图3B图示了沿着图3A中所示的线A-A的剖视图，并且图3C图示了根据另一个实施例的剖视图。
图4包括图4A至图4E，图示了根据一个实施例的半导体器件，其中图4A图示了平面视图，图4B图示了沿着图4A中所示的线B-B的剖视图，图4C图示了沿着图4A中所示的线C-C的剖面图，图4D图示了根据替代实施例的半导体器件的顶视图，并且图4E图示了替代实施例的沿着图4A中所示的线C-C的剖视图。
图5图示了肖特基接触件的剖视图。
图6包括图6A至图6E，图示了形成源极接触件16和肖特基接触件以及用于电连接它们的方法。
图7包括图7A至图7D，图示了根据实施例的具有位于两个平面中的栅极连接结构的半导体器件，其中图7A图示了晶体管器件的顶视图，图7B图示了沿着线D-D的剖视图，图7C图示了沿着线E-E的剖视图，并且图7D图示了沿着线F-F的剖视图。
图8包括图8A和8B，图示了具有位于两个平面中的栅极连接结构的晶体管器件。
图9包括图9A至图9C，图示了用于定位中断的源极指状物的三种替代方案。
具体实施方式
在下面的详细描述中参考附图，附图形成了详细描述的一部分，并且在附图中以说明的方式示出了可以实践本发明的具体实施例。在这点上，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等方向术语是参考正描述的(一个或多个)附图的取向来使用的。因为实施例的部件可以以多种不同的取向定位，所以方向术语用于说明的目的并且决不具有限制性。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。因此，下面的详细描述不应被理解为限制性的，并且本发明的范围由所附权利要求限定。
下面将解释多个示例性实施例。在这种情况下，相同的结构特征在附图中由相同或相似的附图标记来标识。在本说明书的上下文中，“横向”或“横向方向”应当理解为意指大体上平行于半导体材料或半导体载体的横向范围延伸的方向或范围。因此横向方向通常平行于这些表面或侧面延伸。与此相对，术语“竖直”或“竖直方向”被理解为意指大体上垂直于这些表面或侧面并且因此垂直于横向方向延伸的方向。因此，竖直方向沿着半导体材料或半导体载体的厚度方向延伸。
如本说明书中所采用的，当诸如层、区域或衬底之类的元件被称为在另一元件“上”或延伸到另一元件“上”时，它可以直接在另一元件上或直接延伸到另一元件上，或者也可以存在中间元件。相反，当一个元件被称为“直接在另一个元件上”或“直接延伸到另一个元件上”时，不存在中间元件。
如本说明书中所采用的，当一个元件被称为“连接”或“耦合”至另一元件时，它可以直接连接或耦合至另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。
耗尽型器件(诸如高压耗尽型晶体管)具有负阈值电压，这意味着它可以在零栅极电压下传导电流。这些器件是常开的。增强型器件(诸如增强型晶体管)具有正阈值电压，这意味着它不能在零栅极电压下传导电流并且是常关的。
如本文所使用的，短语“III族氮化物”是指包括氮(N)和至少一种III族元素的复合物半导体，所述至少一种III族元素包括铝(Al)、镓(Ga)、铟(In)和硼(B)，并且包括但不限于其任何合金，诸如例如氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、氮化铝铟镓(AlxInyGa(1-x-y)N)、镓砷磷氮化物(GaAsaPbN(1-a-b))、以及铝铟镓砷磷氮化物(AlxInyGa(1-x-y)AsaPbN(1-a-b))。氮化铝镓和AlGaN是指用化学式AlxGa(1-x)N描述的合金，其中0＜x＜1。
可以产生具有良好性能的包括p-GaN栅极结构的增强型功率HEMT。然而，由于固有地缺乏本体二极管，此类HEMT的反向导通电压(VRC)取决于阈值电压(VTH)和关断状态栅极偏置(VGS)。p-GaN栅极HEMT的VTH通常高于硅二极管的导通电压，而开关操作期间的动态VTH偏移使情况变得甚至更加复杂。为了抑制高频应用中晶体管的误导通，可以使用负栅极电压来关断器件，这进一步增加了反向导通损耗。
已经提出了几种方法来解决GaN功率晶体管中的上述问题，包括严格的死区时间控制或外部肖特基势垒。这些方法增加了系统成本和设计复杂性。在漏极侧接入区域中嵌入肖特基接触件原则上可用于提高反向导通能力。然而，由于肖特基接触件边缘周围存在高电场，这种结构通常表现出相对较大的关断状态漏电流。
本文中，提供叉指式基于GaN的肖特基势垒二极管(SBD)/晶体管结构，以便在不严重牺牲正向RON的情况下获得优异的反向导通能力，即在正向导通和反向导通之间具有良好的折衷。与VRC取决于VTH和关断状态VGS的常规pGaN栅极HEMT相比，即使VGS为负，也会获得低VRC。此外，该半导体器件在正向导通和反向导通中都利用了接入区域(即漂移区)，并且因此与使用并排晶体管/二极管对的双器件解决方案相比，有效面积多得多。
在一些实施例中，提供连续的栅极布线，而不需要额外的金属层来连接分立的栅极岛。由于避免了中断的栅极构造，因此避免了额外的栅极金属。因为不需要用于连接的额外金属层，自对齐栅极金属堆叠也可用于实现小栅极长度，这在低压GaN HEMT中常见。不中断的栅极连接实现过程和空间优化的GAN HEMT设计。提供了肖特基势垒二极管(SBD)与过程和空间优化的晶体管设计的集成，这种集成也用于低压GaN晶体管。如果使用自对齐栅极过程，所提出的概念也适用于具有类似优点的HV晶体管设计。
另外，避免使用栅极金属作为场板，因为连接栅极的场板可能对Cgd提供很大的贡献。在一些实施例中，还可以包括连接源极的场板。连接源极的场板是有利的，因为Cgd不会像它被连接栅极的场板影响那样受到影响。在一些实施例中，肖特基二极管的场板比对应的HEMT的场板长。这将导致肖特基接触件边缘处朝向漏极接触件的电场非常低。利用这种集成概念，欧姆金属还可用作连接源极的场板，与连接栅极的场板概念相比，导致FoM改善。提供了针对肖特基二极管和欧姆金属的交替接触件，并且可以在同一金属层内获得该接触件序列。
在一些实施例中，肖特基接触件放置可以被设计为肖特基势垒二极管的场板的长度Lfp大于或等于HEMT的场板的长度Lfp。利用这种设计，肖特基接触件边缘处朝向漏极的电场与HEMT栅极边缘处朝向漏极的电场相似。
在一些实施例中，栅极包括在栅极金属和III族氮化物势垒层之间的p掺杂的III族氮化物(例如GaN)层。该布置可用于形成增强型器件。在一些实施例中，pGaN过程损坏注入用于隔离区。这些注入物也可以放置在pGaN栅极区上，这导致隔离的pGaN结构。在一些实施例中，肖特基接触件周围的pGaN区通过损坏注入而变得无源。利用该实施例，可以抑制pGaN栅极和肖特基接触件之间可能的泄漏路径。在一些实施例中，损坏注入还延伸到肖特基接触件和无源pGaN栅极之间的2DEG区域中。
图1A图示了包括III族氮化物晶体管器件11和肖特基势垒二极管12的半导体器件10的顶视图，图1B图示了沿线A-A的剖视图，并且图1C图示了沿图1A中所示的线B-B的剖视图。
III族氮化物晶体管器件11和肖特基势垒二极管12集成在具有第一主表面14的公共III族氮化物本体13中。半导体器件10包括：公共漏极/阴极指状物15，布置在III族氮化物本体13上；和一个或多个源极接触件16，布置在III族氮化物本体13上并在一行中间隔开。漏极/阴极指状物15是细长的并且具有长条形式。源极接触件16的行与公共漏极/阴极指状物15横向间隔开并且基本平行于公共漏极/阴极指状物15延伸。源极接触件16中的各个源极接触件可以具有细长的长条状形式，其中长条的较长维度基本平行于公共漏极/阴极指状物15和所述行的长度延伸。晶体管器件11可以是高电子迁移率晶体管(HEMT)。
使用笛卡尔坐标系，在图1中所示的视图中，可以认为漏极/阴极指状物15和源极接触件16的行的最长维度在X方向上延伸。源极接触件16在垂直于所述行的长度的方向上以及在使用笛卡尔坐标系的Y方向上与漏极/阴极指状物15横向间隔开。
栅极电极结构18和一个或多个肖特基金属接触件19也布置在III族氮化物本体上。至少一个肖特基金属接触件19布置在相邻的源极接触件16之间并与其间隔开。
栅极电极结构18包括用于每个源极接触件16的闭合环区段20。每个个体闭合环区段20横向且连续地围绕一个源极接触件16并且与源极接触件16横向间隔开。在一些实施例中，每个闭合环区段20包括沿X方向延伸的两个侧部26，这两个侧部26由沿Y方向延伸的两个侧部27连接，从而形成基本矩形的闭合环区段。由于提供了两个或更多个源极接触件16，因此提供了相同数量的闭合环区段20。
在一些实施例中，诸如图1中所示的实施例中，栅极电极结构18的相邻闭合环区段20由栅极连接区段21连接，栅极连接区段21布置在III族氮化物本体13上并与其直接接触。栅极连接区段21在相邻的闭合环区段20之间延伸。在一些实施例中，栅极连接区段21与两个相邻的闭合环区段20成为整体。
由于栅极电极结构的闭合环区段20横向地围绕源极接触件16，所以该闭合环区段20的各部分位于源极接触件16和漏极/阴极指状物15之间，使得半导体器件10的该区段提供了III族氮化物晶体管区段22。然而，栅极电极结构18的一部分没有横向地位于肖特基金属接触件19和漏极/阴极指状物15之间。因此，半导体器件的该区段提供肖特基势垒二极管区段23。III族氮化物晶体管区段22和肖特基势垒二极管区段23在X方向交替布置。III族氮化物晶体管区段22被并联电耦合以形成III族氮化物晶体管11，并且肖特基势垒区段23被并联电耦合以形成肖特基势垒二极管12。
源极接触件16和漏极/阴极指状物15均可以由形成到下层的III族氮化物本体13的欧姆接触件的材料形成。在一些实施例中，源极接触件16和漏极/阴极指状物15包括Al。源极接触件16和漏极/阴极指状物15还可以具有多层结构，例如Ti、Al和顶盖金属，例如TiN。
肖特基金属接触件19由形成到下层的III族氮化物本体13的肖特基接触件的材料形成，并且可以由以下各项中的一项或多项形成：TiN、Ti、W、WSix、Ta、TaN、Ni、Pd、Pt和Ir。
在一些实施例中，诸如图1中所示的实施例中，栅极电极结构18在III族氮化物本体13的第一表面14上形成连续导电路径，该连续导电路径具有平行于漏极/阴极指状物15的总体方向。栅极电极结构18位于单个平面中，与多平面布置相比，这通过减少处理步骤的数量而简化了制造。
在一些实施例中，源极接触件16彼此电耦合并且通过欧姆金属层24电耦合至肖特基金属接触件19。在一些实施例中，源极接触件16和肖特基金属接触件19是预先形成的并且均具有金属岛的形式。欧姆金属层24可以形成为沉积到预先形成的源极接触件16和肖特基金属接触件19上的单独层。在其他实施例中，例如参考图3C所示和描述的，源极接触件16与欧姆金属层24成为整体。
欧姆金属层24位于源极接触件16上并在栅极电极结构18上方延伸并延伸到所述一个或多个肖特基接触件19上。欧姆金属层24与下层的栅极电极结构21间隔开且电绝缘，但直接位于源极接触件16和肖特基金属接触件19上并且电连接到源极接触件16和肖特基金属接触件19，以便将肖特基金属接触件19和源极接触件16电耦合在一起。因此，半导体器件10具有多个肖特基势垒二极管区段23，该肖特基势垒二极管区段23在源极接触件16与漏极/阴极指状物15之间并联电耦合并且与晶体管器件区段22并联电耦合。
半导体器件10包括多个单元25、25’，图1中图示了其中两个。在图1中所示的实施例中，源极接触件16为两个邻接的单元25、25’提供公共源极。第二漏极/阴极指状物15’布置在源极接触件16的与第一漏极/阴极指状物15相对的一侧上。由于栅极电极结构18的闭合环区段20围绕源极接触件16，因此它为两个邻接的单元25、25’提供了栅极电极。两个单元25、25’具有关于中心线17的镜像对称布置，中心线17在Y方向上延伸穿过闭合环区段20、源极接触件16和栅极连接区段21的中心。单元25、25’中的每个单元都包括由多个晶体管区段22提供的III族氮化物晶体管器件11和由多个肖特基势垒区段23提供的肖特基势垒二极管12。
在一些实施例中，诸如图1中所示的实施例中，肖特基接触件19在III族氮化物本体13上在Y方向上横向地布置在栅极连接区段21和公共漏极/阴极指状物15之间。因此，肖特基金属接触件19与漏极/阴极指状物15之间在Y方向上的距离大于栅极连接区段21与漏极/阴极指状物15之间在Y方向上的距离。肖特基接触件19、19’被布置为在Y方向上与栅极连接区段21的相对侧邻近且间隔开。
在一些实施例中，诸如图1中所示的实施例中，栅极连接区段21与源极接触件16的行对齐，使得源极接触件16和栅极连接区段21以在Y方向上距漏极/阴极指状物15基本上相同的距离布置。在这些实施例中，肖特基金属接触件19在Y方向上从所述行朝向公共漏极/阴极指状物15横向移位。
电连接到源极接触件16和位于中心线17的相对侧上的肖特基接触件19、19’的欧姆金属层24具有一横向范围，使得其在Y方向上横向延伸超过肖特基接触件19、19’和栅极电极结构18的闭合环区段20。欧姆金属层24可以具有长条状形式并且具有一横向范围，使得其延伸超出肖特基接触件19、19’和闭合环区段20的距离为Lfp并且提供连接源极的场板。在该实施例中，对于肖特基接触件19、19’和闭合环区段20的面向公共漏极/阴极指状物15、15’的各个侧部26，距离Lfp是相同的。
闭合环区段20的各侧部26与其所面向的公共漏极/阴极指状物15、15’之间在Y方向上的距离被表示为距离Lgd。在该实施例中，肖特基接触件19、19’与其相应的公共漏极/阴极指状物15、15’之间的间距也基本上与Lgd相同。
可以选择各个源极接触件16的长度和各个肖特基接触件19的长度(该长度是在平行于公共漏极/阴极指状物15的最长维度延伸的方向上测量的)以及源极接触件16的长度和肖特基接触件19的长度之间的比率，以便提供III族氮化物晶体管区段22和肖特基势垒二极管区段23的长度之间的期望比率。
图1B图示了沿着线A-A的半导体器件10的剖视图，并且图1C图示了沿着图1A中所示的线B-B的半导体器件10的剖视图。III族氮化物本体13的结构可以在剖视图中看到。III族氮化物本体13具有多层结构并布置在衬底30上。III族氮化物本体包括位于衬底30上的缓冲结构31、位于缓冲层上的GaN沟道层32以及位于GaN沟道层32上的AlGaN势垒层33，GaN沟道层32和AlGaN势垒层33之间形成异质结，该异质结支持二维电荷气体，诸如二维电子气体(2DEG)。在该实施例中，AlGaN势垒层33形成III族氮化物本体13的上表面14。
衬底30包括能够支持一个或多个III族氮化物基层的外延生长的上表面或生长表面。在一些实施例中，公共衬底是异质衬底，即，由除III族氮化物材料之外的材料形成，该材料包括能够支持一个或多个III族氮化物基层的外延生长的上表面或生长表面。公共异质衬底30可以由硅形成，并且可以由单晶硅或外延硅层或者例如蓝宝石形成。
在一些未图示的实施例中，基于III族氮化物的半导体本体13还可以包括后势垒层。沟道层32形成在后势垒层上，并与后势垒层形成异质结，并且势垒层33形成在沟道层32上。后势垒层具有与沟道层不同的带隙，并且可以包括例如AlGaN。后势垒层的AlGaN的构成可以不同于用于势垒层33的AlGaN的构成。
用于硅衬底的典型过渡或缓冲结构31包括在硅衬底上可以具有几个100nm厚度的AlN起始层，随后是AlxGa(1-x)N层序列，厚度同样是每个层几个100nm，其中Al含量从约50-75％降低至10-25％，然后生长GaN层或AlGaN后势垒(如果存在的话)。替代地，可以使用超晶格缓冲器。再次，使用硅衬底上的AlN起始层。根据所选择的超晶格，生长由AlN和AlxGa(1-x)N对构成的序列，其中AlN层和AlxGa(1-x)N的厚度在2-25nm范围内。根据所期望的击穿电压，超晶格可以包括20到100个对。替代地，如上所述的AlxGa(1-x)N层序列可以与上述超晶格组合使用。
源极接触件16直接布置在势垒层33上或者可以在使势垒凹陷之后放置。栅极电极结构18包括p掺杂的III族氮化物层34(例如p掺杂的氮化镓)以及布置在p掺杂的III族氮化物层34上的栅极金属层35。栅极电极结构18的这种结构提供了常关的增强型器件。在其他实施例中，附加于p掺杂的III族氮化物层34或者代替p掺杂的III族氮化物层34，栅极电极结构18可以具有凹陷结构，以提供增强型器件。在其他未图示的实施例中，省略了p掺杂的III族氮化物层，并且栅极电极结构18仅包括栅极金属层35并且提供常开的耗尽型器件。
电绝缘层36布置在III族氮化物本体13的上表面14上，电绝缘层36覆盖栅极电极结构18并且具有开口41、42，开口41、42使源极接触件16和肖特基接触件19暴露。欧姆金属层24位于绝缘层36上，以便与下层的栅极电极结构18竖直间隔开并电绝缘。欧姆金属层24通过导电通孔38与源极接触件16和肖特基接触件19接触，导电通孔38延伸穿过电绝缘层36。欧姆金属层24在通孔38之间延伸以将源极接触件16和肖特基接触件19彼此电耦合。
由欧姆金属层24和肖特基接触件19、19’之间的导电通孔38提供的竖直连接可以在图1C的剖视图中看到，肖特基接触件19、19’在III族氮化物本体13的表面14上被布置在栅极连接区段21沿Y方向的相对侧上。欧姆金属层24通过中间电绝缘层36与栅极连接区段21电绝缘。在一些实施例中，诸如图3C中所示的实施例中，导电通孔38与欧姆金属层成为整体。
图2图示了具有交替的III族氮化物晶体管区段22和肖特基势垒区段23的半导体器件10的顶视图，该半导体器件10的布局与图1A至图1C中所示的布局相对应。半导体器件10包括布置在相邻的源极接触件16和肖特基接触件19之间的隔离区37。
在图2中所示的实施例中，隔离区37在相邻的源极接触件16和肖特基接触件19之间布置在栅极电极结构18中。具体地，栅极电极结构18的位于肖特基势垒二极管区段23和相邻的III族氮化物晶体管区段22之间的p掺杂的III族氮化物层34例如通过p掺杂的III族氮化物层34的注入而被损坏。在一些实施例中，相邻的闭合环区段20的侧部27的至少一部分被注入，并且在其他实施例中，相邻的闭合环区段20的侧部27的至少一部分以及在侧部27之间延伸的栅极连接区段21被注入。栅极金属层35在III族氮化物本体13的表面上遍及闭合环区段20和栅极连接区段21连续地延伸，以便为沿着漏极指状物15的长度不中断地延伸的栅极提供单个导电连接。
该损坏区域可以包括注入物质和/或不规则晶体结构。对晶体结构的这种损坏或中断阻止了该区域中形成二维电荷气体。注入区37距第一表面14的深度可以大于所述异质结距第一表面14的深度，以便局部中断二维电荷气体。
图3A图示了半导体器件10的顶视图，并且图3B图示了沿着图3A中所示的线A-A的剖视图，并且示出了两个单元25、25’，每个单元具有沿着X方向交替的III族氮化物晶体管区段22和肖特基势垒区段23。类似于图1和图2中所示的实施例，半导体器件10包括两个或更多个源极接触件16，这些源极接触件16在X方向上在沿着中心线17的一行中间隔开，中心线17位于两个平行的公共漏极/阴极指状物15之间，公共漏极/阴极指状物15布置在III族氮化物本体13的顶表面14上以形成两个单元25、25’。与图1和图2中所示的实施例相反，肖特基接触件19沿中心线17布置，使得肖特基接触件19与公共漏极/阴极指状物15之间在Y方向上的距离与源极接触件16和公共漏极/阴极指状物15之间的距离基本上相同。在该实施例中，源极接触件16和肖特基接触件19对于两个单元25、25’是公共的。
栅极电极结构18包括布置在半导体本体13的第一表面14上的闭合环区段20，一个闭合环区段20横向地围绕每个源极接触件16。在该实施例中，闭合环区段20通过栅极连接区域21彼此连接，栅极连接区域21布置成在Y方向上从中心线17偏移或移位。栅极连接区段21可以平行于中心线17并且在闭合环区段20中的相邻闭合环区段20的侧部26之间延伸。因此，栅极连接区段21位于肖特基接触件19和公共漏极/阴极指状物15’之间。在图3中所示的实施例中，相邻的栅极连接区段21布置在中心线17的沿Y方向移位的相对侧上。因此，第一肖特基区段23形成在肖特基接触件19和布置在中心线17一侧的第一单元25的公共漏极/阴极指状物15之间，并且下一个肖特基区段23形成在肖特基接触件19’和布置在中心线17的相对侧的第二单元25’的公共漏极/阴极指状物15’之间。
由于肖特基接触件19布置在中心线上，所以肖特基接触件19的边缘与针对肖特基区段23的欧姆金属层24的边缘之间的距离Lfp大于栅极连接结构18与晶体管区段22中的欧姆金属层24的边缘之间的距离Lfp。与图1和图2的实施例相比，距离L肖特基-漏极也大于距离Lgd。
如在图3B的剖视图中可以看出的，源极接触件16由分立金属岛形成，该金属岛由形成到III族氮化物本体的欧姆接触件的金属形成。类似地，肖特基接触件由分立金属岛形成，该金属岛由形成到III族氮化物本体13的肖特基接触件的金属形成。这些金属岛通过延伸穿过电绝缘层36的导电通孔38电耦合到欧姆金属层24。在一些实施例中，导电通孔38与欧姆金属层24成为整体。
在一些实施例中，半导体器件10包括源极接触件16和/或肖特基接触件19的不同布置，这可以用来代替分立的金属岛。参考图3C，其图示了沿线A-A的剖视图，源极接触件19与欧姆金属层24成为整体。电绝缘层36具有开口41，开口41暴露二维III族氮化物本体13的与源极接触件的期望横向尺寸和位置相对应的区域。金属层24延伸到开口41中并且具有区段40，区段40位于第一表面13上并且形成到III族氮化物本体13的两个或更多个源极接触件16组成的行。区段40可以与III族氮化物本体13直接接触并且可以是细长的，具有沿着中心线17延伸的长方向，使得源极接触件16与III族氮化物本体13的接触面积对应于图3B的分立金属岛的接触面积。欧姆金属层24在绝缘层36的顶表面上以及栅极结构18上方延伸，并且通过电绝缘层36与下层的栅极结构18电绝缘。电绝缘层36具有开口42，在开口42中肖特基接触件19被暴露。欧姆金属层24进一步延伸到开口42中并延伸到所述一个或多个肖特基接触件19上，以便将源极接触件16和肖特基接触件19彼此电连接。
肖特基接触件19可以由形成在III族氮化物本体13的顶表面14上的分立金属岛形成。在一些实施例中，金属层形成肖特基接触件19并且还延伸穿过电绝缘层36中的开口42并且在电绝缘层36的顶表面上方延伸。该肖特基层在栅极电极结构18上方延伸并且通过电绝缘层36与下层的栅极电极结构18电绝缘。
这种布置可以通过如下步骤来制造：首先施加电绝缘层36，然后在用于形成源极接触件16和肖特基接触件19的位置处形成暴露III族氮化物本体13的区域的开口41、42。肖特基接触金属层43可以在交替的开口(即开口42)中形成，以形成肖特基接触件19，然后可以沉积欧姆金属层24，从而衬里开口42并覆盖肖特基金属接触件19并且还衬里不含肖特基金属的开口41，以便形成到III族氮化物本体13的欧姆源极接触件16并将肖特基金属层43和接触件19电连接到欧姆接触层14和欧姆金属层24的形成源极接触件16的区段40。欧姆金属层24在开口41、42中的区段提供导电通孔38。
在一些实施例中，可以沉积肖特基金属层43，使得其完全覆盖电绝缘层36的顶表面并且衬里用于肖特基接触件的开口42以及还衬里用于源极接触件的开口41。然后，在沉积欧姆金属层24之前，从用于源极接触件的开口41选择性地去除肖特基金属层43。肖特基层43可以保留在欧姆金属层24和电绝缘层36之间的界面(包括用于肖特基接触件19的开口42的侧壁)处。
图4A图示了半导体器件10的两个单元25、25’的顶视图。每个单元25、25’均具有多个晶体管器件区段22和多个肖特基势垒二极管区段23。单元25、25’共享源极接触件16的行并且包括具有图3A中所示的顶部布局的栅极电极结构18，源极接触件16布置在中心线17上并且平行于公共漏极/阴极指状物15、15’。图4B图示了沿图4A中所示的线B-B的剖视图，并且图4C图示了沿图4A中所示的线C-C的剖视图。
栅极电极结构18包括闭合环区段20，每个源极接触件16一个闭合环区段20，闭合环区段20通过连接区域21连接在一起，连接区域21直接位于III族氮化物本体13的上表面14上并且沿Y方向从中心线17移位。邻近的栅极连接区段21在相反的方向上沿Y方向从中心线17偏移。
与图3A中所示的实施例相反，肖特基接触件19也在Y方向上从中心线17移位，其中肖特基接触件19和位于肖特基二极管区段23中的栅极连接区域21位于中心线17的相对侧上。相邻的肖特基接触件19布置在中心线17的相对侧上。因此，与图1至图3中所示的布置相比，针对每个公共漏极/阴极指状物的肖特基二极管区段23的数量减少并且仅交替的栅极连接区段21与漏极/阴极指状物15，15’之一形成肖特基二极管。在该实施例中，肖特基接触件19和欧姆金属层24的边缘之间的距离Lfp与闭合环区段20的侧部26和欧姆金属层24的边缘之间的距离Lfp基本上相同。
图4B图示了沿着线B-B的剖视图，并且图示了半导体器件10的晶体管区段22的剖视图。图4B图示了源极接触件16与欧姆金属层24成为整体。另外，公共漏极/阴极指状物15、15’也由金属层的一区段形成，并且具有与源极接触件16基本相同的形式。漏极/阴极指状物15、15’可以由一个或多个沉积层制造，所述沉积层用于通过沉积层的适当结构化来形成欧姆金属层24。例如，在沉积电绝缘层36之后，除了用于源极接触件16和肖特基接触件19的开口41、42之外，还可以形成用于漏极/阴极指状物15、15’的长条开口44、45。然后，在将欧姆金属层24沉积到开口41、42中的同时，将欧姆金属层24沉积到开口44、45中。然后可以将沉积的层结构化以去除布置在电绝缘层的顶表面上的各部分，从而将漏极/阴极指状物15、15’与源极接触件16和肖特基接触件19以及欧姆金属层24分开。在其他实施例中，漏极指状物15和/或源极接触件16可以由与欧姆金属层24分开的金属层形成。
在该实施例中，欧姆金属层24不是平面的，而是具有位于栅极连接结构18上方的升高的上区段46和在其外围边缘处与栅极连接结构18横向邻近布置的下区段47。下区段47所处的位置距III族氮化物本体的第一主表面14的距离比上区段46更小。该布置可用于在欧姆金属层24中形成场板结构48。
图4C图示了沿着线C-C并穿过半导体器件10的肖特基势垒二极管区段23的剖视图。在该实施例中，肖特基接触件19与肖特基金属层43成为整体，肖特基金属层43形成欧姆金属层24的下子层。肖特基层43和欧姆金属层24可以具有基本相同的横向范围。然而，在其他实施例中，肖特基接触件19可以由包括肖特基金属的分立岛形成，并且欧姆金属层24由欧姆金属形成，使得肖特基金属层43不再在金属层24的整个横向区域上方延伸。
图4D图示了半导体器件10的顶视图，该半导体器件10具有如图4A中所示的在Y方向上从中心线17偏移的栅极电极结构18和肖特基接触件的布置。该替代实施例的半导体器件10与图4A中所示的半导体器件的不同之处在于肖特基接触开口43在Y方向上的宽度w。在该实施例中，肖特基接触件19在Y方向上的宽度与在X方向上的长度近似相同。然而，肖特基接触件19仍然在Y方向上从中心线17移位，并且距离L肖特基-漏极和Lgd基本上相同。
图4E图示了沿着半导体器件的与图4A中所示的线C-C对应的肖特基势垒二极管区段23的剖视图，所述半导体器件具有与图4A中所示那样的顶部布局。在该实施例中，欧姆金属层24包括具有两个场板49、49’的场板结构48。双场板结构48向漏极/阴极指状物15延伸，漏极/阴极指状物15与肖特基接触件19一起形成二极管区段23。第一场板49由一延伸部形成，该延伸部布置在III族氮化物本体13的上表面14上方且与其间隔开并且该延伸部在Y方向上朝向漏极/阴极指状物15延伸。第二场板49’从第一场板结构49延伸并且与III族氮化物本体13的上表面14间隔开的距离大于第一场板49与上表面14间隔开的距离并且第二场板49’还沿Y方向朝向阴极指状物15延伸。
图5图示了包括场板结构58的肖特基接触件19的剖视图，该场板结构58可以用在本文描述的任一实施例的半导体器件中。场板结构58包括在两个相对侧上向外延伸的两个场板59、59’。电绝缘层36由两个子层50、51形成。第一子层50布置在III族氮化物本体13的上表面14上并且被结构化以形成具有宽度W1的开口52，宽度W1大于肖特基接触件19的宽度WSBD。第二电绝缘子层51在第一子层50的上表面53上方并且在开口52的侧面54上以及在被暴露在开口52内的III族氮化物本体13的上表面14上方延伸。第二子层51本身包括暴露III族氮化物本体13的一部分的开口55。开口55具有宽度W2，宽度W2小于第一子层50中的开口的宽度W1。宽度W2对应于肖特基接触件19的宽度WSBD。
第二子层51与第一子层50共形，使得在两个相对侧上形成具有台阶的开口。通过沉积肖特基金属层56来形成肖特基接触件，肖特基金属层56在第二介电层51的上表面57、第二子层51的台阶和III族氮化物本体13的暴露部分上方延伸以在开口55的基部形成肖特基接触件19。第二子层51的上表面57上的肖特基金属层56的横向范围被限定以形成具有两个场板的场板结构58，在开口的所述台阶上形成第一场板59，并且在第二子层51的上表面57上形成第二场板59’。第一和第二场板59、59’与III族氮化物本体13的上表面14间隔开的距离增加。欧姆金属层24布置在肖特基层56的顶部。因此，肖特基接触件19在两个相对侧上具有两个场板。
图5中所示的肖特基二极管19在高场(低漏电流)方面更加鲁棒。第一电绝缘子层50可以具有10nm至30nm的厚度并且可以通过例如ALD来沉积。然后，在沉积肖特基金属之前，在第一开口内预先形成第二接触开口。第二和第一接触开口52、55之间的距离用肖特基金属形成场板59。
将参考图6描述形成源极接触件16和肖特基接触件19以及用于使用欧姆金属层24将源极接触件16和肖特基接触件19电连接在一起的方法，源极接触件16和肖特基接触件19用于根据本文描述的任一实施例的半导体器件中。将参考沿着图3A中所示的布置的中心线17的剖视图来图示该方法，但是该方法可以用于源极接触件16和肖特基接触件19的其他布置，包括本文描述的那些布置。该方法不限于具有栅极电极结构18的设计，该栅极电极结构18具有闭合环区段和栅极连接区段，并且该方法可以用于在包括III族氮化物器件(例如具有肖特基势垒二极管(SBD)的III族氮化物HEMT)的其他类型的半导体器件中形成并电连接源极接触件和/或肖特基接触件，所述III族氮化物器件具有不同的栅极电极结构布置，该栅极电极结构包括细长的直条状栅极电极。
参照图6A，首先在III族氮化物本体13的第一表面14上形成栅极电极结构18。栅极电极结构18包括p掺杂的III族氮化物层34(例如p掺杂的氮化镓)以及布置在p掺杂的III族氮化物层34上的栅极金属层35。栅极电极结构18的这种结构提供了常关的增强型器件。在其他实施例中，省略p掺杂的III族氮化物层，并且栅极电极结构18仅包括栅极金属层35并且提供常开的耗尽型器件。在图6的剖视图中示出了两个环部。栅极电极结构18被第一电绝缘层60覆盖，第一电绝缘层60可以例如由氮化硅形成。如图6B中可以看出，开口61形成在电绝缘层60中，开口61暴露III族氮化物本体13的第一主表面14的用于形成肖特基接触件的位置处的区域。开口61的横向尺寸对应于肖特基接触件19和下层的III族氮化物本体13之间期望的接触面积。还在电绝缘层60中形成开口63，开口63暴露III族氮化物本体13的第一主表面14的用于形成源极接触件的位置处的区域。开口63的横向尺寸可以对应于源极接触件16和下层的III族氮化物本体13之间期望的接触面积。
如图6C中所示，然后沉积肖特基金属层62，肖特基金属层62共形地覆盖第一绝缘层60的上表面、开口61的侧壁以及III族氮化物本体13的在开口61的基部被暴露的区域，以便在层62和III族氮化物本体13的III族暴露区域之间形成肖特基接触件。如图6D中所示，肖特基金属层62和电绝缘层60的选定部分在用于形成源极接触件的位置处被去除。开口64形成在电绝缘层60中，开口64位于栅极连接结构18的闭合环区段20的中心处。III族氮化物本体13的区域65暴露在开口64的基部处。
如图6E中所示，然后沉积一个或多个欧姆金属层66，欧姆金属层66覆盖位于开口61中的肖特基金属层62以及覆盖绝缘层60的上表面67的剩余部分，并且还与III族氮化物本体13的暴露在开口64中的区域65接触，以便在金属层66和III族氮化物本体13之间提供欧姆接触件，并形成与欧姆金属层24成为整体的源极接触件16。源极接触件16通过欧姆金属层66电连接至在开口61中形成的肖特基接触件19。电绝缘层60的上表面上的沉积层62、66的横向范围然后被限定为形成欧姆金属层24。
使用该方法形成空间优化和层优化的肖特基/欧姆接触件序列。肖特基金属层62可以包括两个或更多个子层，例如TiN、W等。对于欧姆源极接触件16，肖特基金属62和钝化部60被去除以暴露III族氮化物本体13的表面14。在清洁暴露的AlGaN表面的蚀刻残留物之后，在用于欧姆源极接触件16的开口63内并且在肖特基金属层62的顶部沉积欧姆金属层66或多层堆叠，诸如Ti/Al/Ti，以便电连接源极接触件16和肖特基接触件19。
在参考图1至图5描述并在图1至图5中图示的实施例中，栅极电极结构18被提供在单个平面中，在该单个平面中提供沿着公共漏极/阴极电极15的整个长度的连续导电路径。包括p掺杂的III族氮化物层34和栅极金属层35的整个栅极电极结构18在X方向上沿着III族氮化物本体13的上表面14延伸穿过肖特基区段23并与该上表面14直接接触，但是肖特基区段23中的栅极连接区段21不形成肖特基区段23中形成的肖特基二极管器件的一部分。
在其他实施例中，提供位于两个不同平面中的栅极电极结构18。参照图7A，与图3A中所示的实施例类似，半导体器件100包括布置在中心线17上的多个源极接触件16以及也布置在中心线17上并且沿着中心线17与源极接触件16交替布置的多个肖特基接触件19。每个源极接触件16还被栅极连接结构18的连续闭合区段20横向围绕。示出了半导体器件100的两个单元25、25’，两个单元25、25’在中心线17上具有公共源极接触件16和公共肖特基接触件19。每个单元25、25’均包括由多个晶体管区段22提供的III族氮化物晶体管器件11和由多个肖特基势垒区段23提供的肖特基势垒二极管12。
图7B图示了沿着线D-D的剖视图，并且图示了栅极连接结构18的剖视图。图7C图示了沿着线E-E的剖视图，并且图示了肖特基区段23的剖视图，并且图7D图示了沿着线F-F的剖视图，并且图示了晶体管区段22的剖视图。
在该实施例中，闭合环区段20通过栅极连接区段121电连接在一起，栅极连接区段121与闭合环区段20位于不同的平面中，并且位于在III族氮化物本体13的上表面14的第一平面上方间隔的第二平面中。如从图7B的剖视图中可以看出的，在一些实施例中，栅极连接区段121在III族氮化物本体13的第一表面14上方间隔的平面中延伸，并且该栅极连接区段121在Y方向上从中心线横向移位，如图7A的顶视图中的虚线所指示的。将源极接触件16和肖特基接触件19彼此电连接的欧姆金属层24位于第三平面中，该第三平面位于栅极连接区段21所位于的第二平面上方。栅极连接区段121还可以在第二平面中并且平行于公共漏极/阴极指状物15、15’连续延伸。
栅极连接区段121可以仅由栅极金属35形成，而闭合环区段20包括p掺杂的III族氮化物层34，p掺杂的III族氮化物层34与III族氮化物本体13的第一表面14直接接触。栅极金属35位于闭合环区段的p掺杂的III族氮化物层34上，并通过导电通孔122连接到连接区段121。导电通孔122可以与栅极连接区段121和闭合环区段20的栅极金属35成为整体。
栅极连接区段121在与闭合环区段20所位于的平面不同的第二平面中的布置可以用于具有其他类型的顶部布局的半导体器件，该其他类型的顶部布局不同于图7A中所示的顶部布局。
例如，图8A图示了一种布置，在该布置中，与图7的半导体器件100相比，肖特基接触件29具有更大的接触面积并且位于中心线17上。图8B图示了一实施例，在该实施例中肖特基接触件19沿Y方向从中心线17移位，由此邻近的肖特基接触件沿Y方向在相反方向偏移。在该实施例中，布置在第二平面中的栅极连接区段121可以沿着中心线17延伸。在图8A和8B中示出了在中心线17上具有公共源极接触件16的半导体器件100的两个单元25、25’。每个单元25、25’均包括由多个晶体管区段22提供的III族氮化物晶体管器件11和由多个肖特基势垒区段23提供的肖特基势垒二极管12。在图8A的实施例中，肖特基接触件19布置在中心线17上并且为两个单元25、25’所共用。在图8B的实施例中，肖特基接触件19从中心线17偏移并且不为两个单元25、25’所共用。交替的肖特基接触件仅属于单元之一。
半导体器件10、100包括并联电耦合的多个单元25、25’，每个单元25均包括漏极指状物15、源极结构16和栅极结构18。在一些实施例中，所有单元25、25’具有中断的源极指状物和肖特基势垒二极管，并且包括多个叉指状的晶体管区段22和肖特基势垒二极管区段23。
在一些实施例中，半导体器件包括一个或多个单元，所述单元包括漏极指状物、源极结构和栅极结构。然而，源极结构具有不中断源极指状物的形式，即，提供单个源极接触件。因此，源极指状物是连续的。这种类型的单元不包括肖特基势垒二极管并且仅提供晶体管器件。两种类型的单元例如通过漏极总线、源极总线和栅极总线被并联电耦合。
具有晶体管器件和肖特基势垒二极管的单元的数量以及它们在具有晶体管器件和不具有肖特基势垒二极管的单元之间的分布可以变化并且可以根据肖特基势垒二极管的期望额定值相对于由具有中断的源极指状物的单元的晶体管器件区段提供的晶体管器件和由具有不中断的源极指状物的单元形成的晶体管器件的额定值来选择。
图9包括图9A至图9C，图示了用于定位中断的源极指状物(用圆圈110指示)的三种替代方案，该中断的源极指状物包括两个或更多个源极接触件和至少一个肖特基接触件，以便在公共III族氮化物本体13中提供至少一个肖特基区段23和至少一个晶体管区段。可以使用本文描述的实施例中的任一个。
在图9A中，每个源极指状物110包括一个或多个肖特基势垒区段。在图9B中，每隔一个源极指状物100包括肖特基势垒区段，并且源极指状物11的剩余部分是不中断且连续的并且没有肖特基势垒二极管区段。不到一半的源极指状物可能是中断的。在图9C中，仅图示的源极指状物110之一包括肖特基势垒区段，而剩余五个源极指状物111是不中断且连续的并且没有肖特基势垒二极管区段。
诸如“在......以下”、“下方”、“下部”、“上方”、“上部”之类的空间相对术语被用来简化用于解释一个元件相对于第二元件的定位的描述。除了与图中所描绘的取向不同的取向之外，这些术语还旨在涵盖器件的不同取向。此外，诸如“第一”、“第二”之类的术语也用于描述各种元件、区域、区段等，并且也不旨在进行限制。在整个描述中，相似的术语指代相似的元件。
如本文所使用的，术语“具有”、“包含”、“包括”、“含有”和类似术语是开放式术语，其指示所陈述的元件或特征的存在，但不排除另外的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另有明确指示。应当理解，除非另外特别指出，否则本文描述的各种实施例的特征可以彼此组合。
尽管本文已经图示和描述了特定实施例，但是本领域普通技术人员将理解，在不脱离本发明的范围的情况下，可以用各种替代和/或等同实现方式来替代所示和描述的特定实施例。本申请旨在覆盖本文所讨论的特定实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等同物限制。

Claims (15)

1.一种半导体器件，包括集成在III族氮化物本体中的III族氮化物晶体管器件和肖特基势垒二极管，所述半导体器件包括：
公共漏极/阴极指状物，布置在所述III族氮化物本体上；
两个或更多个源极接触件，布置在所述III族氮化物本体上并且在一行中间隔开，所述行与所述公共漏极/阴极指状物横向间隔开，并且基本上平行于所述公共漏极/阴极指状物延伸；
栅极电极结构，布置在所述III族氮化物本体上；
一个或多个肖特基金属接触件，布置在所述III族氮化物本体上，至少一个肖特基金属接触件布置在相邻的源极接触件之间并与相邻的源极接触件间隔开；
其中所述栅极电极结构包括针对每个源极接触件的闭合环区段，所述闭合环区段横向地围绕所述源极接触件，其中相邻的闭合环区段通过栅极连接区段连接。
2.根据权利要求1所述的半导体器件，其中所述源极接触件彼此电耦合并且通过欧姆金属层电耦合到所述肖特基金属接触件。
3.根据权利要求2所述的半导体器件，其中所述源极接触件与所述欧姆金属层成为整体，并且所述欧姆金属层具有位于所述第一表面上的区段用于形成到所述III族氮化物本体的两个或更多个源极接触件组成的行，所述欧姆金属层在所述栅极结构上方延伸并延伸到所述一个或多个肖特基金属接触件上。
4.根据权利要求1至3中任一项所述的半导体器件，其中所述肖特基接触件横向地在所述栅极连接区段与所述公共漏极/阴极指状物之间布置在所述III族氮化物本体上。
5.根据权利要求1至4中任一项所述的半导体器件，其中
所述栅极连接区段与所述源极接触件的行对齐，并且所述肖特基金属接触件从所述行向所述公共漏极/阴极指状物横向移位，或者
所述栅极连接区段从所述行向所述公共漏极/阴极指状物横向移动，并且所述肖特基金属接触件与所述行对齐，或者
所述栅极连接区段和所述肖特基金属接触件从所述行向所述公共漏极/阴极指状物横向移位。
6.根据权利要求1至5中任一项所述的半导体器件，其中
两个肖特基接触件位于所述栅极连接区段的相对侧并与所述栅极连接区段横向间隔开，或者
提供两个或更多个肖特基接触件，相邻的肖特基接触件布置在所述源极接触件的所述行的相对侧上并且与相邻的栅极连接区段横向间隔开。
7.一种半导体器件，包括集成在III族氮化物本体中的III族氮化物晶体管器件和肖特基势垒二极管，所述半导体器件包括：
公共漏极/阴极指状物。布置在所述III族氮化物本体上；
栅极电极结构。布置在所述III族氮化物本体上；
欧姆金属层，具有两个或更多个区段，所述两个或更多个区段位于所述III族氮化物本体上并且在横向间隔开的一行中间隔开并且基本上平行于所述公共漏极/阴极指状物延伸，每个区段均形成到所述III族氮化物本体的源极接触件；
一个或多个肖特基金属接触件，至少一个肖特基金属接触件在相邻的源极接触件之间并与相邻的源极接触件间隔开地布置在所述III族氮化物本体上；
其中所述欧姆层进一步在所述栅极电极结构上方延伸并与所述栅极电极结构电绝缘，并且延伸到肖特基金属接触件上，以便将所述两个或更多个源极接触件和所述一个或多个肖特基接触件彼此电耦合。
8.根据权利要求2至7中任一项所述的半导体器件，其中所述欧姆金属层的横向范围大于所述源极接触件的横向范围，使得所述欧姆金属层进一步形成场板，其中所述场板和所述公共漏极/阴极指状物之间的距离小于所述栅极结构和所述公共漏极/阴极指状物之间的最短距离。
9.根据权利要求1至8中任一项所述的半导体器件，其中所述肖特基金属接触件还包括场板，所述场板在所述栅极电极结构上方延伸并且与所述栅极电极结构电绝缘。
10.根据权利要求1至9中任一项所述的半导体器件，还包括在所述栅极电极结构中布置在相邻源极接触件和肖特基接触件之间的隔离区。
11.一种半导体器件，包括并联电耦合的多个单元，每个单元均包括漏极指状物、源极结构和栅极结构，其中一个或多个单元包括权利要求1至10中任一项所述的半导体器件，并且可选地，一个或多个单元包括源极结构，所述源极结构包括不中断的源极指状物。
12.一种制造半导体器件的方法，所述方法包括：
提供III族氮化物本体以及位于所述III族氮化物本体上的至少一个栅极电极结构；
在所述栅极电极结构上方形成绝缘层；
穿过所述绝缘层形成暴露所述III族氮化物本体的一个或多个第一开口以及两个或更多个第二开口，第一开口和第二开口与所述栅极电极结构横向间隔开并且在平行于栅极电极结构的方向上交替布置，
在第一开口中形成肖特基金属层以形成到所述III族氮化物本体的肖特基接触件；
在第二开口中形成欧姆金属层，以形成到所述III族氮化物层的欧姆源极接触件，以及在所述绝缘层上和在第一开口中的所述肖特基金属层上进一步形成欧姆金属层，以电连接所述肖特基接触件和所述源极接触件。
13.根据权利要求12所述的方法，还包括：在所述绝缘层中形成一个或多个第三开口并暴露所述第一表面，其中所述第三开口与所述第一开口和所述第二开口横向间隔开，并且所述第二开口和所述第三开口布置在所述栅极电极结构的相对侧，其中在所述第三开口中进一步形成所述欧姆金属层以形成到所述III族氮化物本体的欧姆漏极/阴极接触件。
14.根据权利要求12或权利要求13所述的方法，还包括：在所述第一开口中和在所述绝缘层上形成另一绝缘层，在所述第一开口中形成第四开口，所述第四开口的横向范围小于所述第一开口的横向范围并且所述第四开口暴露第一表面，以及然后在所述第四开口中并在所述另一绝缘层上形成所述肖特基金属层，以形成包括场板结构的到所述III族氮化物本体的肖特基接触件。
15.根据权利要求12至14中任一项所述的方法，其中所述栅极指状物包括通过栅极连接区段连接的闭合环形区段，其中在每个环形区段内形成一个第二开口，并且所述第一开口横向邻近所述栅极连接区段形成。
CN202310904834.4A 2022-07-21 2023-07-21 半导体器件和制造半导体器件的方法 Pending CN117438454A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22186233.7 2022-07-21
EP22186233.7A EP4310918A1 (en) 2022-07-21 2022-07-21 Semiconductor device and method of fabricating a semiconductor device

Publications (1)

Publication Number Publication Date
CN117438454A true CN117438454A (zh) 2024-01-23

Family

ID=83229005

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310904834.4A Pending CN117438454A (zh) 2022-07-21 2023-07-21 半导体器件和制造半导体器件的方法

Country Status (3)

Country Link
US (1) US20240030217A1 (zh)
EP (1) EP4310918A1 (zh)
CN (1) CN117438454A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5672756B2 (ja) * 2010-04-16 2015-02-18 サンケン電気株式会社 半導体装置
JP5985162B2 (ja) * 2011-08-15 2016-09-06 富士電機株式会社 窒化物系半導体装置
JP6055799B2 (ja) 2014-07-29 2016-12-27 株式会社豊田中央研究所 半導体装置とその製造方法
WO2017015225A1 (en) * 2015-07-17 2017-01-26 Cambridge Electronics, Inc. Field-plate structures for semiconductor devices

Also Published As

Publication number Publication date
EP4310918A1 (en) 2024-01-24
US20240030217A1 (en) 2024-01-25

Similar Documents

Publication Publication Date Title
US7038252B2 (en) Semiconductor device using a nitride semiconductor
EP2779247B1 (en) High electron mobility semiconductor device and manufacturing method therefor
JP4417677B2 (ja) 電力用半導体装置
US9337279B2 (en) Group III-nitride-based enhancement mode transistor
JP5608322B2 (ja) 双方向スイッチ
US8269272B2 (en) Semiconductor device and method for manufacturing the same
US10672874B2 (en) Insulated-gate semiconductor device and method of manufacturing the same
US11417758B2 (en) Enhancement mode Group III nitride-based transistor device
EP3259781B1 (en) Gan-based schottky diode having large bond pads and reduced contact resistance
US8772835B2 (en) Lateral high electron mobility transistor with Schottky junction
TW201633532A (zh) 半導體裝置及半導體裝置之製造方法
JP2014090159A (ja) ショットキーダイオード構造およびその製造方法
US9231057B2 (en) Power switching device and method of manufacturing the same
CN111223857A (zh) 具有集成的mos选通的二极管或肖特基二极管的半导体器件
EP4033541A1 (en) High electron mobility transistor and method for forming the same
CN114078965B (zh) 高电子迁移率晶体管及其制作方法
EP4310918A1 (en) Semiconductor device and method of fabricating a semiconductor device
EP3955314A1 (en) Group iii nitride device
EP4141958A1 (en) Semiconductor device
US20230387288A1 (en) Nitride semiconductor device
JP2023133798A (ja) 窒化物半導体デバイス
CN115831963A (zh) 集成低压器件的耐高压开关器件及其制备方法、芯片
KR20150104816A (ko) 전력 반도체 소자
CN115799329A (zh) 高压超结hemt器件及其制备方法
CN110707153A (zh) 半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication