CN117423617A - 电子esd保护器件 - Google Patents

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Abstract

本公开涉及电子ESD保护器件。本说明书涉及一种用于制造针对过电压的保护器件的方法，该方法包括以下连续步骤：a)在半导体衬底上外延形成半导体层；b)对所述半导体层的上表面进行氟化等离子体处理；以及c)在所述半导体层的上表面上方形成电绝缘层并与所述半导体层的上表面接触。

Description

电子ESD保护器件
相关申请的交叉引用
本申请要求于2022年7月18日提交的题为“Dispositif électronique deprotection ESD”的法国专利申请号2207307的优先权，该申请在此以法律允许的最大范围通过引用并入本文。
技术领域
本公开一般涉及电子器件，并且更具体地，涉及防止过电压(例如防止静电放电或ESD)的电子器件。
背景技术
已知防止和保护免于静电放电的不同器件。
发明内容
存在一种用于改善防止静电放电的当前器件的性能的用途。
一个实施例提供了一种用于制造针对过电压的保护器件的方法，该方法按以下顺序包括以下步骤：
a)在半导体衬底上外延地形成半导体层；
b)使所述半导体层的上表面经受氟化等离子体处理；以及
c)在所述半导体层的上表面上方形成电绝缘层，并且点绝缘层接触所述上表面。
根据实施例，该方法在步骤a)之前包括在衬底的上部中形成导电类型与衬底的导电类型相对的第一半导体区域的步骤。
根据实施例，第一半导体区域和衬底之间的PN结形成保护器件的齐纳二极管。
根据实施例，该方法在步骤a)之后并且在步骤b)之前包括在半导体层的上部中形成导电类型与半导体层的导电类型相对的第二半导体区域的步骤。
根据实施例，半导体层和第二半导体区域之间的PN结构成保护器件的二极管。
根据实施例，半导体层具有与衬底相对的导电类型。
根据实施例，半导体层具有在1.1013原子/cm3和1.1015原子/cm3之间的掺杂水平。
根据一个实施方案，在步骤b)中施加的等离子体是氟化碳等离子体。
根据一个实施例，在步骤b)中施加的等离子体是电感耦合等离子体。
根据实施例，电绝缘层是氧化硅层。
根据实施例，衬底和半导体层由硅制成。
根据实施例，衬底具有N型掺杂，半导体层具有P型掺杂。
附图说明
前述特征和优点以及其它特征和优点将参照附图在以说明而非限制的方式给出的具体实施例的公开的其余部分中详细描述，其中：
图1A、图1B、图1C、图1D、图1E、图1F和图1G示出了制造静电放电保护器件的方法的实施方式的步骤；以及
图2是示出图1G所示的器件中存在的寄生电容的变化的示例的图形表示。
具体实施方式
在各个附图中，相同的特征由相同的附图标记表示。特别地，在各个实施例中共同的结构和/或功能特征可以具有相同的附图标记并且可以设置相同的结构、尺寸和材料特性。
为了清楚起见，仅示出和详细描述了对理解本文所述的实施例有用的步骤和元件。特别地，没有详细描述所述ESD保护电路的各种可能的应用。
除非另有说明，否则当提及连接在一起的两个元件时，这表示除了导体之外没有任何中间元件的直接连接，并且当提及耦合在一起的两个元件时，这表示这两个元件可以被连接或者它们可以经由一个或多个其它元件被耦合。
在以下公开中，除非另有说明，当提及绝对位置限定词时，例如术语“前”、“后”、“顶”、“底”、“左”、“右”等，或提及相对位置限定词时，例如术语“上”、“下”、“上”、“下”等、或提及取向限定词时，例如“水平”，“竖直”等，是指图中所示的取向。
除非另有说明，表述“约”，“大约”，“基本上”和“以…；量级”表示在10％以内，优选在5％以内。
在此特别考虑具有竖直结构的ESD保护器件，其包括不同掺杂类型的半导体区域的竖直堆叠，例如限定了顶部具有例如基于氧化物的绝缘层的串联或反串联连接的ESD保护二极管。
特别考虑具有小寄生电容的ESD保护器件。在这种情况下，上绝缘层通常与非常轻掺杂的半导体层接触。形成绝缘层的方法可以使得在非常轻掺杂的半导体层和绝缘层之间的界面处捕获电荷。这些电荷导致ESD保护器件的性能降级，并且特别是增加其寄生电容，特别是对于低频信号。
根据实施例的一个方面，提供了在形成绝缘层之前通过氟化等离子体处理上半导体层的表面，以限制在与绝缘层的界面处的电荷捕获，并因此降低器件的寄生电容，特别是对于低频信号。
图1A、图1B、图1C、图1D、图1E、图1F和图1G是示出制造静电放电保护器件的实例的方法的实施方式的连续步骤的截面图。
图1A示出了包括衬底13的初始结构。
衬底13例如由第一导电类型(例如N型)的半导体材料制成。例如，衬底13是重N型掺杂的，例如掺杂水平在2.1019原子/cm3到7.1019原子/cm3的范围内。衬底13例如由硅构成。
图1B示出了在衬底13的上部中形成具有与衬底的导电类型相对的导电类型的半导体区域15的步骤结束时获得的结构。
区域15例如形成在衬底13中，使得其与衬底13的表面(图1B的取向中的上表面)齐平。
区域15例如通过在衬底13的上表面侧上注入掺杂剂元素而形成。作为示例，注入仅位于衬底13的表面的一部分上。因此，在该示例中，区域15仅在衬底13的表面的一部分之上延伸。区域15的掺杂水平例如在1.1017原子/cm3到1.1019原子/cm3的范围内。区域15的厚度例如在从1μm至4μm的范围内。
在本公开的剩余部分中，在图1B的取向中，结构或层的上表面被认为是前侧，而在图1B的取向中，结构或层的下表面被认为是后侧。
图1C示出了在图1B所示结构的前侧上形成半导体层19的步骤结束时获得的结构。
在该步骤期间，层19形成在结构的整个上表面上，即，它形成在衬底13和区域15的整个上表面上。层19例如在结构的整个表面上具有基本恒定的厚度。层19具有例如从8μm至15μm范围内的厚度，例如等于约12μm。
层19例如具有与区域15相同的导电类型，例如P型。例如，层19的掺杂水平低于区域15的掺杂水平。层19优选地非常轻地掺杂。层19的掺杂水平例如在从1.1013原子/cm3到1.1015原子/cm3的范围内。因此，该层的材料优选是强电阻性的。作为实例，层19的材料具有在10Ω.cm至200Ω.cm范围内，或甚至大于200Ω.cm的电导率。
层19例如由与衬底13相同的材料制成，例如由硅制成。作为一个示例，层19通过在图1B的结构的上表面上外延并且与其接触地形成。
图1D示出了在层19的上部中形成导电类型与层19的导电类型相对，例如类型N的第二半导体区域21的步骤结束时获得的结构。
区域21例如形成在层19中，使得区域21的前侧与层19的前侧齐平。区域21例如竖直地与区域15对齐。例如，区域21的中心与区域15的中心竖直对齐。
区域21例如通过在层19的上表面侧上注入掺杂元素而形成。作为示例，注入仅位于衬底13的表面的一部分上。因此，在该示例中，区域21仅在层19的一部分上延伸。例如，区域21在结构前侧的平面中在小于区域15的表面积的表面积上延伸。
区域21的掺杂水平例如等于衬底13的掺杂水平。例如，区域21的掺杂水平在1.1019原子/cm3到1.1020原子/cm3的范围内。区域21的厚度例如在从0.8μm至4μm的范围内。
图1E示出了通过氟化等离子体处理层19的上表面的步骤。在该步骤期间，氟原子被注入到层19的表面部分中，例如在层19的极端(extreme)表面处。
例如，等离子体是氟化碳等离子体，碳原子能够避免在处理工艺期间蚀刻层19。例如，等离子体由四氟化碳(CF4)，八氟环丁烷(octafluorocyclobutane)(C4F8)或三氟甲烷(CHF3)制成。
例如，在该结构的前侧的整个表面上进行等离子体处理。
优选地，在该步骤期间，使用电感耦合等离子体。例如，允许表面处的离子加速的衬底偏压功率大于50W，例如大于100W。
图1F示出了在图1E所示结构的前侧上沉积电绝缘层或钝化层27的步骤结束时获得的结构。
层27例如沉积在该结构的整个上表面上。层27例如跨其整个表面具有基本恒定的厚度。例如，绝缘层27的厚度在从1μm至4μm的范围内，例如，等于大约2μm。
例如，层27由氧化物制成，例如氧化硅，例如由USG(“未掺杂硅酸盐玻璃”)、TEOS(原硅酸四乙酯)或热氧化物制成。例如，层27通过化学气相沉积或CVD形成，例如等离子体增强化学气相沉积(PECVD)或低压化学气相沉积(LPCVD)。例如，该沉积之后是层27的退火。
图1G示出了在从图1F所示的结构局部蚀刻层27的步骤结束时获得的结构。
在该步骤期间，例如在层27中形成通孔，从而暴露区域21的一部分。
作为示例，执行蚀刻，使得开口的侧面是倾斜的，并且开口随着其深度而变窄。换句话说，在图1G中，开口在区域21的前侧的层级处比在层27的前侧的层级处窄。
例如，通过光刻然后蚀刻来进行蚀刻。
在图1G所示的结构中，区域15和衬底13之间的水平PN结形成齐纳二极管TD，例如商品名为Transil的二极管，其阳极由区域15形成，其阴极对应于衬底13。衬底13和区域15各自的掺杂水平限定齐纳二极管TD的雪崩电压，从而限定ESD保护器件的导通电压。
层19和区域21之间的水平PN结形成二极管D，其阴极对应于区域21，并且其阳极对应于层19。在该实施例中，二极管D和齐纳二极管TD反串联连接。
作为示例，器件1G的区域21旨在连接到接地29，并且衬底13旨在连接到要保护的器件的输入/输出焊盘31(I/O)。
保护器件可以包括分别与区域21的上表面(通过在层27中形成的开口)和与衬底13的下表面接触的连接金属化(未示出)，使得能够将器件连接到要保护的外部器件。
该器件还可以包括正向连接在接地29和输入/输出焊盘31之间的第三二极管(未示出)。该第三二极管例如由层19和衬底13之间的PN结形成。在焊盘31上的正过电压的情况下，齐纳二极管开始雪崩，并且过电压通过二极管D放电到接地29，然后二极管D是正向导电的。在焊盘31上的负过电压的情况下，该过电压经由第三二极管(未示出)放电到接地29，该第三二极管随后是正向导电的。
结合图1A至1G描述的方法的优点在于，在形成绝缘层27(图1F)之前实施的氟基等离子体处理(图1E)能够补偿在层19和层27之间的界面处存在的阱(traps)，并因此限制在层19和层27之间的界面处的电荷捕获。这能够减小ESD保护器件的寄生电容。
图2是示出图1G所示的器件中存在的寄生电容的变化的示例的图形表示。
更具体地，图2示出了在应用或不应用关于图1E所述的等离子体处理的情况下二极管D的寄生电容C(横坐标以法拉(F)为单位)的分布(纵坐标以％为单位)的变化。
图2的曲线图包括两条曲线：第一曲线33表示当未实施图1E的等离子体处理时二极管D的寄生电容和结电容的分布；第二曲线35表示当实施图1E的等离子体处理时二极管D的寄生电容和结电容的分布。
这些曲线示出提供氟化等离子体处理能够使寄生电容降低约66％。在这个示例中，在没有等离子体处理的情况下，二极管D的测量的平均寄生电容大约为1.5pF。在存在等离子体处理的情况下，测量的平均寄生电容约为0.5pF。
本实施例的优点在于，在层19的表面注入氟原子能够限制在与层27的界面处捕获寄生电荷(特别是在轻P型掺杂层19的情况下捕获正寄生电荷)。
已经描述了各种实施例和变型。本领域技术人员将理解，这些各种实施例和变型的某些特征可以组合，并且本领域技术人员将想到其它变型。特别地，所述实施例例如不限于上述尺寸和材料的示例。
此外，所描述的实施例不限于结合图1G描述的ESD保护结构的具体示例，而是更一般地适用于集成在半导体衬底内部和顶部上的任何ESD保护器件。
最后，基于以上给出的功能指示，所描述的实施例和变型的实际实现在本领域技术人员的能力范围内。
一种用于制造针对过电压的保护器件的方法，可以概括为按顺序包括以下步骤：a)在半导体衬底(13)上外延形成半导体层(19)；b)对半导体层(19)的上表面进行氟化等离子体处理；以及c)在所述半导体层(19)的上表面上方形成电绝缘层(27)，并且电绝缘层接触所述上表面。
在步骤a)之前，该方法可以包括在衬底(13)的上部中形成与衬底(13)的导电类型相对的导电类型的第一半导体区域(15)的步骤。
第一半导体区域(15)和衬底(13)之间的PN结可以构成保护器件的齐纳二极管(TD)。
在步骤a)之后并且在步骤b)之前，该方法可以包括在半导体层(19)的上部中形成导电类型与半导体层(19)的导电类型相对的第二半导体区域(21)的步骤。
半导体层(19)和第二半导体区域(21)之间的PN结可以构成保护器件的二极管(D)。
半导体层(19)可以具有与衬底(13)相对的导电类型。
半导体层(19)可以具有在1.1013原子/cm3和1.1015原子/cm3之间的掺杂水平。
在步骤b)中施加的等离子体可以是氟化碳等离子体。
在步骤b)中施加的等离子体可以是电感耦合等离子体。
电绝缘层(27)可以是氧化硅层。
衬底(13)和半导体层(19)可以由硅制成。
衬底(13)可以具有N型掺杂，半导体层(19)可以具有P型掺杂。
在一个实施例中，一种方法包括形成具有沿第一方向与第二表面相对的第一表面的半导体层，所述半导体层具有沿所述第一方向的第一厚度和沿横向于所述第一方向的第二方向的第一宽度；在所述半导体层中形成第一半导体区域，所述第一半导体区域具有与所述半导体层的所述第一表面共面的第一表面，所述第一半导体区域具有沿所述第一方向小于所述第一厚度的第二厚度和沿所述第二方向小于所述第一宽度的第二宽度；在所述第一半导体区域的所述第一表面和所述半导体层的所述第一表面上形成半导体层，所述半导体层沿所述第二方向具有大于所述第二宽度的第三宽度；在所述半导体层中形成第二半导体区域，所述第二半导体区域具有小于所述第二宽度的第四宽度，所述第二半导体区域具有与所述半导体层的第一表面共面的第一表面和在所述第二半导体区域的所述第一表面与所述第一半导体区域的所述第一表面之间的第二表面；以及在半导体层的第一表面中形成一氟化等离子体注入。这些特征和关系可以在图1A－图1G和相关描述中看到。
上述各种实施例可以组合以提供另外的实施例。如果需要，可以修改实施例的各方面以采用各种专利，申请和出版物的概念来提供另外的实施例。
根据上述详细描述，可以对实施例进行这些和其它改变。通常，在下面的权利要求中，所使用的术语不应该被解释为将权利要求限制到在说明书和权利要求中公开的特定实施例，而是应该被解释为包括所有可能的实施例以及这些权利要求被授权的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种用于制造器件的方法，包括：
在具有第一导电类型的半导体衬底上形成半导体层；
在氟化等离子体处理工艺期间在所述半导体层的上表面中形成氟化等离子体；以及
在所述半导体层的所述上表面上方形成电绝缘层，并且所述电绝缘层接触所述上表面。
2.根据权利要求1所述的方法，包括：在形成所述半导体层之前，在所述衬底的上部中形成与所述衬底的所述第一导电类型相对的第二导电类型的第一半导体区域。
3.根据权利要求2所述的方法，包括：在所述第一半导体区域和所述衬底之间形成第一PN结。
4.根据权利要求3所述的方法，其中所述第一PN结是齐纳二极管。
5.根据权利要求3所述的方法，包括：在形成所述半导体层之后并且在在所述半导体层的所述上表面中形成所述氟化等离子体之前，在所述半导体层的所述上部中形成所述第一导电类型的第二半导体区域。
6.根据权利要求5所述的方法，包括：在所述半导体层和所述第二半导体区域之间形成PN结，所述PN结构成所述保护器件的二极管。
7.根据权利要求1的方法，其中所述半导体层具有所述第二导电类型。
8.根据权利要求1所述的方法，其中所述半导体层具有在1.1013原子/cm3和1.1015原子/cm3之间的掺杂水平。
9.根据权利要求1所述的方法，其中所述氟化等离子体是氟化碳等离子体。
10.根据权利要求1所述的方法，其中所述氟化等离子体是电感耦合等离子体。
11.根据权利要求1所述的方法，其中所述电绝缘层是氧化硅层。
12.根据权利要求1所述的方法，其中所述衬底和所述半导体层包括硅。
13.根据权利要求1所述的方法，其中所述衬底具有N型掺杂并且所述半导体层具有P型掺杂。
14.一种方法，包括：
形成具有第一表面的半导体层，所述第一表面沿第一方向与第二表面相对，所述半导体层具有沿所述第一方向的第一厚度和沿横向于所述第一方向的第二方向的第一宽度；
在所述半导体层中形成第一半导体区域，所述第一半导体区域具有与所述半导体层的第一表面共面的第一表面，所述第一半导体区域具有沿所述第一方向小于所述第一厚度的第二厚度和沿所述第二方向小于所述第一宽度的第二宽度；
在所述第一半导体区域的第一表面和所述半导体层的第一表面上形成半导体层，所述半导体层具有沿所述第二方向大于所述第二宽度的第三宽度；
在所述半导体层中形成第二半导体区域，所述第二半导体区域具有小于所述第二宽度的第四宽度，所述第二半导体区域具有与所述半导体层的第一表面共面的第一表面和在所述第二半导体区域的第一表面与所述第一半导体区域的第一表面之间的第二表面；以及
在所述半导体层的第一表面中形成注入的氟化等离子体。
15.根据权利要求14所述的方法，包括：在所述半导体层和所述第二半导体区域上形成电绝缘层。
16.根据权利要求14所述的方法，其中所述第二半导体层相对于所述第一半导体层沿所述第一方向被居中定位。
17.根据权利要求15所述的方法，包括：蚀刻穿过所述电绝缘层以暴露所述第二半导体区域。
18.根据权利要求14所述的方法，其中所述半导体衬底和所述第二半导体区域具有第一导电类型，并且所述第一半导体区域和半导体层具有与所述第一导电类型相对的第二导电类型。
19.一种用于制造器件的方法，包括：
在半导体衬底中形成第一半导体区域，所述半导体衬底具有第一导电类型，并且所述第一半导体区域具有与所述第一导电类型相反的第二导电类型；
在所述半导体衬底上形成具有所述第二导电类型的半导体层；
在所述半导体层中形成第二半导体区域，所述第二半导体区域具有所述第一导电类型，所述第二半导体区域相对于所述第一半导体区域沿第一方向被居中定位并且沿横向于所述第一方向的第二方向具有第一宽度；
在所述半导体层的第一表面中、以及在所述第二半导体区域的第一表面中形成等离子体；
在所述半导体层上形成电绝缘层；以及
在所述电绝缘层中蚀刻间隙，所述间隙相对于所述第一半导体区域沿所述第一方向被居中定位，并且沿所述第二方向具有至少与所述第一宽度一样宽的第二宽度。
20.根据权利要求19所述的方法，其中所述间隙的第一侧沿横向于所述第一方向和所述第二方向二者的第三方向延伸。
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